半导体装置、电路板结构及其制作方法与流程

本公开是涉及一种半导体装置、电路板结构及其制作方法。

背景技术：

半导体装置用于例如个人计算机、手机、数码相机及其他电子设备等各种电子应用中。就用于集成电路组件或半导体芯片的封装来说，一个或多个芯片封装一般结合到电路载体(例如，系统板、印刷电路板等)以用于与其他外部装置或电子组件进行电连接。

近来，高性能计算(high-performancecomputing，hpc)已变得更普及且广泛用于高级网络及服务器应用中，特别是需要高数据速率的人工智能(artificialintelligence，ai)相关产品，从而增加带宽并降低延迟。然而，随着包括hpc组件的封装的封装大小越来越大，电路载体的翘曲控制及散热已成为更具挑战性的问题。

技术实现要素：

本发明实施例的一种电路板结构包括第一芯层、第一构成层及第二构成层。第一芯层具有第一表面及与第一表面相对的第二表面，其中第一芯层包括芯介电材料层及嵌入芯介电材料层内的至少一个图案化导电板，芯介电材料层包含第一子介电材料及第二子介电材料，且在第一子介电材料与第二子介电材料之间存在至少一个界面。第一构成层设置在第一芯层的第一表面上，且第二构成层设置在第一芯层的第二表面上。

本发明实施例的一种半导体装置包括电路板结构及半导体封装。电路板结构包括第一芯层、多个第一导电图案、多个第一介电层、多个第二导电图案及多个第二介电层。第一芯层具有第一表面及与第一表面相对的第二表面，其中第一芯层包括芯介电材料层、嵌入芯介电材料内的至少一个图案化导电板以及涂布在芯介电材料层的表面之上且位于第一芯层的第一表面及第二表面处的芯导电层，其中图案化导电板具有介于3ppm/k到11ppm/k范围内的热膨胀系数。所述多个第一导电图案及多个第一介电层交替地堆叠在第一芯层的第一表面之上。所述多个第二导电图案及多个第二介电层交替地堆叠在第一芯层的所述第二表面之上。半导体封装堆叠在电路板结构上且电连接到电路板结构。

本发明实施例的一种制作电路板结构的方法包括以下步骤。形成具有第一表面及与第一表面相对的第二表面的第一芯层。形成所述第一芯层包括以下步骤。对导电板进行图案化以形成具有多个孔隙的第一图案化导电板，其中第一图案化导电板具有介于3ppm/k到11ppm/k范围内的热膨胀系数。形成芯介电材料层，所述芯介电材料层覆盖第一图案化导电板且填充到所述第一图案化导电板的所述孔隙内。在第一芯层的第一表面之上形成第一构成层。在第一芯层的第二表面之上形成第二构成层。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的临界尺寸(criticaldimension)。

图1a到图1i是根据本公开一些示例性实施例的制作半导体装置的方法中的各种阶段的示意性剖视图。

图2是根据本公开一些示例性实施例的半导体装置的示意性剖视图。

图3a到图3d是根据本公开一些其他示例性实施例的制作半导体装置的方法中的各种阶段的示意性剖视图。

图4a到图4c是根据本公开一些其他示例性实施例的制作半导体装置的方法中的各种阶段的示意性剖视图。

图5是根据本公开一些示例性实施例的半导体装置的示意性剖视图。

图6是根据本公开一些示例性实施例的半导体装置的示意性剖视图。

[符号的说明]

10、20、30、40、50、60：半导体装置

102a、202a、302a：第一子介电材料

102b、202b、302b：第二子介电材料

102c：第三子介电材料

104a、104b、204a、204b、304a、304b：芯导电层

105a、105b：导电盖

106a：第一导电图案/导电图案

106b：第一介电层/介电层

108a：第二导电图案/导电图案

108b：第二介电层/介电层

110：图案化掩模层

112、114：导电端子

af：粘合膜

ap：孔隙

bl1：第一构成层/构成层

bl2：第二构成层/构成层

cbs：电路板结构

cdl：芯介电材料层

cl1：第一芯层/芯层

cl1-s1：第一表面

cl1-s2：第二表面

cl2：第二芯层/芯层

cl2-bs：底表面

cl2-ts、cl3-ts：顶表面

cl3：第三芯层/芯层

col：导电层

d1：节距

if、if3：界面

if1、if1a：第一界面/界面

if2、if1b：第二界面/界面

mp：导电板

mp’、mp1a’、mp1b’：图案化导电板

mp1’：第一图案化导电板/图案化导电板

mp2’：第二图案化导电板/图案化导电板

mp3’：第三图案化导电板/图案化导电板

pk1：半导体封装

t1、t1a、t1b、t2：厚度

th：镀覆穿孔

具体实施方式

以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，以下说明中将第二特征形成于第一特征之上或第一特征上可包括其中第二特征及第一特征被形成为直接接触的实施例，且也可包括其中第二特征与第一特征之间可形成有附加特征、进而使得所述第二特征与所述第一特征可能不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，且不是自身表示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“位于…之下(beneath)”、“位于…下方(below)”、“下部的(lower)”、“位于…上(on)”、“位于…之上(over)”、“上覆的(overlying)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可被另外取向(旋转90度或处于其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。

图1a到图1i是根据本公开一些示例性实施例的制作半导体装置的方法中的各种阶段的示意性剖视图。参照图1a，提供导电板mp(或金属板)。在一些实施例中，导电板mp的材料选自由以下组成的群组：镍-铁合金42(含42％的镍及58％的铁的合金；42ni-58fe)、镍-铁合金52(含50.5％的镍及48.5％的铁的合金；50.5ni-48.5fe)及科瓦(kovar，含29％的镍、17％的钴及54％的铁的镍-钴铁合金；29ni-17co-54fe)。在某些实施例中，由于较低的热膨胀系数(coefficientofthermalexpansion，cte)，导电板mp的材料是镍-铁合金42。在一些实施例中，导电板mp是具有介于3ppm/k到11ppm/k范围内的热膨胀系数的材料。在一些实施例中，导电板mp是具有介于16w/mk到100w/mk范围内的热导率的材料。在某些实施例中，导电板mp的厚度介于10μm到3000μm范围内。然而，本公开并非仅限于此，且导电板mp的厚度可基于产品要求进行调整。

参照图1b，在下一步骤中，对导电板mp进行图案化以形成具有多个孔隙ap(或穿孔)的图案化导电板mp’。在一些实施例中，孔隙ap穿透导电板mp。在某些实施例中，执行机械钻孔、打孔或化学刻蚀(例如使用fecl3)工艺以形成穿透导电板mp的孔隙ap。在机械钻孔、打孔或化学刻蚀工艺之后，形成孔隙ap且孔隙ap在图案化导电板mp’上排列成阵列。然而，本公开并非仅限于此，且在一些替代实施例中，孔隙ap基于实际设计要求随机地排列在图案化导电板mp’上。形成在图案化导电板mp’上的孔隙ap的数目并非仅限于此，且此可基于产品要求进行调整。

参照图1c，在形成图案化导电板mp’之后，执行形成芯介电材料层的方法。在示例性实施例中，在图案化导电板mp’的两个相对的侧上提供第一子介电材料102a及第二子介电材料102b。第一子介电材料102a上涂布有芯导电层104a，且第二子介电材料102b上涂布有芯导电层104b。在一些实施例中，图案化导电板mp’布置在第一子介电材料102a与第二子介电材料102b之间无芯导电层104a及104b的一侧上。然后，将第一子介电材料102a、图案化导电板mp’及第二子介电材料102b层压在一起以形成芯介电材料层cdl，如图1d所示。在一些实施例中，芯介电材料层cdl是由第一子介电材料102a及第二子介电材料102b构成，且在第一子介电材料102a与第二子介电材料102b之间存在界面if。举例来说，界面if是第一介电材料102a接触第二子介电材料102b之处。

在一些实施例中，第一子介电材料102及第二子介电材料102b的材料包括玻璃纤维、预浸体(其包括环氧树脂、树脂和/或玻璃纤维)、树脂涂布的铜(resincoatedcopper，rcc)、聚酰亚胺、感光成像介电质(photoimagedielectric，pid)等。然而，本公开并非仅限于此，且也可使用其他介电材料。在一些实施例中，芯导电层104a及104b的材料可包括铜、金、钨、铝、银、其组合和/或类似材料。在某些实施例中，使用任何合适的方法(例如，化学气相沉积(chemicalvapordeposition，cvd)溅射、印刷、镀覆等)在第一子介电材料102a及第二子介电材料102b的表面上沉积导电材料，以分别形成芯导电层104a及104b。

如图1c及图1d所示，芯介电材料层cdl是通过使图案化导电板mp’嵌入其中而形成。换句话说，芯介电材料层cdl(或第一子介电材料102a及第二子介电材料102b)被形成为填充到图案化导电板mp’的孔隙ap中。在示例性实施例中，图案化导电板mp’的孔隙ap中的每一者的节距d1介于100μm到500μm范围内。在某些实施例中，节距d1介于150μm到450μm范围内。此外，在一些实施例中，芯介电材料层cdl的厚度介于60μm到4000μm范围内。在某些实施例中，图案化导电板mp’的厚度t1对芯介电材料层cdl的厚度t2的比率介于1:1.3到1:6范围内。通过将芯介电材料层cdl及图案化导电板mp’控制成处于此种厚度比率范围内，可实现电路板结构的良好散热及翘曲控制。

参照图1e，在层压工艺之后，形成穿透芯介电材料层cdl的多个镀覆穿孔th(platedthroughhole)。在一些实施例中，镀覆穿孔th可穿过图案化导电板mp’的孔隙ap中的每一者，且提供与芯导电层104a及芯导电层104b的电连接。换句话说，镀覆穿孔th提供位于芯介电材料层cdl的两个相对的侧上的电路之间的电路径。在一些实施例中，镀覆穿孔th可通过利用例如机械钻孔或激光钻孔、刻蚀或其他合适的移除技术首先在预定位置处形成穿孔(图中未示出)来形成。可执行除胶渣处理以移除穿孔中剩余的残余物。随后，可以导电材料将穿孔镀覆(例如，通过无电镀覆/电化学镀来镀铜)到预定厚度，从而提供镀覆穿孔th。然后，可以绝缘材料或导电材料填充镀覆穿孔th。在一些实施例中，绝缘材料包括焊接掩模材料、通孔封堵材料、环氧树脂等。在某些实施例中，填充在镀覆穿孔th中的导电材料可相同于用于镀覆穿孔的材料。在此阶段，实现了由芯介电材料层cdl、图案化导电板mp’、镀覆穿孔th、芯导电层104a及104b构成的第一芯层cl1。

参照图1f，在下一步骤中，在芯导电层104a及104b之上形成且在镀覆穿孔th之上形成导电材料(图中未示出)。举例来说，通过镀覆在芯导电层104a及104b上形成导电材料(例如，通过无电镀覆/电化学镀覆进行镀铜)。在一些实施例中，可将导电材料及芯导电层104a及104b一起图案化以形成分别位于芯导电层104a及104b之上的导电盖105a及105b。在某些实施例中，可使用合适的光刻及刻蚀工艺或者任何合适的移除技术来移除导电材料的部分以及芯导电层104a及104b的部分，以对应地在第一芯层cl1的第一表面cl1-s1及第二表面cl1-s2上界定图案。换句话说，对位于第一芯层cl1的第一表面cl1-s1及第二表面cl1-s2上的芯导电层104a及104b进行图案化以暴露出芯介电材料层cdl之下的部分。相似地，也对位于芯导电层104a及104b上的导电盖105a及105b进行图案化以暴露出芯介电材料层cdl之下的部分。在一些实施例中，光刻工艺可包括：分别在导电材料以及芯导电层104a及104b之上形成光刻胶(图中未示出)，对具有开口的光刻胶进行图案化并接着移除光刻胶，所述开口对应地暴露出导电材料以及芯导电层104a及104b中的每一者的预定区。随后，可执行可能以单一刻蚀步骤或多个步骤进行的减性刻蚀工艺，以形成图案化芯导电层104a及104b以及导电盖105a及105b。

参照图1g，在对芯导电层104a及104b进行图案化从而形成导电盖105a及105b之后，在第一芯层cl1的第一表面cl1-s1之上形成第一构成层bl1，且在第一芯层cl2的第二表面cl1-s2之上形成第二构成层bl2。在示例性实施例中，形成第一构成层bl1可包括：在第一芯层cl1的第一表面cl1-s1之上依序形成交替堆叠的多个第一导电图案106a及多个第一介电层106b。相似地，形成第二构成层bl2可包括：在第一芯层cl1的第二表面cl1-s2之上依序形成交替堆叠的多个第二导电图案108a及多个第二介电层108b。尽管对于第一构成层bl1及第二构成层bl2中的每一者示出了导电图案的四个层及介电层的四个层，然而本公开的范围并非仅限于此。在其他实施例中，导电图案(106a/108a)的数目及介电层(106b/108b)的数目可基于设计要求进行调整。在一些示例性实施例中，对于导电图案及介电层来说，第一构成层bl1及第二构成层bl2的总层数总计为28个层到36个层。换句话说，可存在导电图案(106a/108a)的28个层到36个层以及介电层(106b/108b)的28个层到36个层。在某些实施例中，第一构成层bl1中的层数等于第二构成层bl2中的层数。

在所示实施例中，第一构成层bl1及第二构成层bl2电连接到镀覆穿孔th。举例来说，第一导电图案106a及第二导电图案108a可通过芯导电层104a及104b以及导电盖105a及105b电连接到镀覆穿孔th。在一些实施例中，图案化导电板mp’通过芯介电材料层cdl与其他组件隔离。换句话说，芯导电层104a及104b以及导电图案(106a/108a)与图案化导电板mp’电隔离。

在示例性实施例中，介电层(106b/108b)的材料可为聚酰亚胺、聚苯并恶唑(polybenzoxazole，pbo)、苯并环丁烯(benzocyclobutene，bcb)、例如氮化硅等氮化物、例如氧化硅等氧化物、磷硅酸盐玻璃(phosphosilicateglass，psg)、硼硅酸盐玻璃(borosilicateglass，bsg)、掺杂硼的磷硅酸盐玻璃(boron-dopedphosphosilicateglass，bpsg)、其组合等，其可利用光刻工艺(photolithographyprocess)和/或刻蚀工艺(etchingprocess)来图案化。在一些实施例中，通过例如旋转涂布(spin-oncoating)、化学气相沉积(cvd)、等离子体增强型化学气相沉积(plasma-enhancedchemicalvapordeposition，pecvd)等合适的制作技术来形成介电层(106b/108b)。本公开并非仅限于此。

在一些实施例中，导电图案(106a/108a)的材料可由通过电镀或沉积形成的导电材料(例如，铝、钛、铜、镍、钨、和/或其合金)来制成，其可利用光刻工艺及刻蚀工艺来图案化。在一些实施例中，导电图案(106a/108a)可为图案化铜层或其他合适的图案化金属层。在本说明通篇中，用语“铜”旨在包括实质上纯的元素铜、含有不可避免的杂质的铜以及含有少量元素(例如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆等)的铜合金。

参照图1h，在形成第一构成层bl1及第二构成层bl2之后，视需要分别在第一构成层bl1及第二构成层bl2的最外介电层(106b/108b)之上形成图案化掩模层110。举例来说，图案化掩模层110包括多个开口，所述多个开口暴露出最外介电层(106b/108b)的至少一部分。在一些实施例中，图案化掩模层110是由聚合材料或其他合适的绝缘材料制成。在一些实施例中，图案化掩模层110可由具有二氧化硅、硫酸钡及环氧树脂的化学组成的材料和/或类似材料形成。举例来说，可对充当焊接掩模的图案化掩模层110的材料进行选择以耐受随后将设置在开口内的熔融导电材料(例如，焊料、金属和/或金属合金)的温度。至此，实现了具有第一芯层cl1以及分别位于第一芯层cl1的两个表面上的两个构成层(bl1/bl2)的电路板结构cbs。

参照图1i，在形成电路板结构cbs之后，在第一构成层bl1之上的图案化掩模层110的开口中设置多个导电端子112，且在第二构成层bl2之上的图案化掩模层110的开口中设置多个导电端子114。随后，可在电路板结构cbs上堆叠半导体封装pk1，以通过导电端子114电连接到电路板结构cbs。如此一来，制作出在电路板结构cbs上堆叠有半导体封装pk1的半导体装置10。

在一些实施例中，半导体封装pk1可包括系统芯片(system-on-chip，soc)、晶片上芯片(chip-on-wafer，cow)封装、集成扇出型(integrated-fan-out，info)封装、衬底上晶片上芯片(chip-on-wafer-on-substrate，cowos)封装、其他三维集成电路(three-dimensionalintegratedcircuit，3dic)封装和/或类似封装。举例来说，半导体封装pk1可包括各种装置，例如形成在其中的处理器、电阻器、电容器、晶体管、二极管、熔丝装置、存储器、分立的电子装置、电源耦合装置或电源系统、散热装置和/或类似装置。在一些实施例中，导电端子112及导电端子114可为球栅阵列(ballgridarray，bga)连接件、焊球、金属柱和/或类似元件。在某些实施例中，导电端子112可用于安装到附加电子组件(例如，电路载体、系统板、母板等)上。在示例性实施例中，由于电路板结构cbs包括嵌入芯介电材料层cdl中的图案化导电板mp’，因此由于图案化导电板mp’的高热导率，可实现良好的散热性能。此外，通过使用图案化导电板mp’，可减少系统板翘曲，且由于电路板结构cbs的热膨胀系数(cte)减小，可实现良好的板共面性。

图2是根据本公开一些示例性实施例的半导体装置的示意性剖视图。图2所示半导体装置20相似于图1i所示半导体装置10，因此使用相同的参考编号来指代相同及相似的部件，且此处将省略其详细说明。半导体装置10与半导体装置20之间的差异是在芯导电层104a及104b的设计方面。举例来说，在图1i所示实施例中，图案化导电板mp’通过芯介电材料层cdl与其他组件隔离。然而，在图2所示实施例中，芯导电层104a及104b可进一步电连接到图案化导电板mp’。换句话说，第一构成层bl1及第二构成层bl2的导电图案(106a/108a)也可通过芯导电层104a及104b以及导电盖105a及105b电连接到图案化导电板mp’。如此一来，电路板结构cbs的散热性能可得到进一步改善。

图3a到图3d是根据本公开一些其他示例性实施例的制作半导体装置的方法中的各种阶段的示意性剖视图。图3a到图3d所示实施例相似于图1a到图1i所示实施例，因此使用相同的参考编号来指代相同及相似的部件，且此处将省略其详细说明。在以上实施例中，芯介电材料层cdl被形成为具有一个图案化导电板mp’嵌入其中。然而，本公开并非仅限于此。在本实施例中，在芯介电材料层中嵌入了两个图案化导电板。

参照图3a，提供第一图案化导电板mp1’及第二图案化导电板mp2’。制作第一图案化导电板mp1’及第二图案化导电板mp2’的方法相似于上述制作图案化导电板mp’的方法。举例来说，通过对导电板(图中未示出)进行图案化以形成多个孔隙ap来形成第一图案化导电板mp1’及第二图案化导电板mp2’二者。在示例性实施例中，在第一图案化导电板mp1’与第二图案化导电板mp2’之间提供第三子介电材料102c。在第二图案化导电板mp2’之上与第三子介电材料102c所在之处相对的一侧上提供第一子介电材料102a，且在第一图案化导电板mp1’之上与第三子介电材料102c所在之处相对的一侧上提供第二子介电材料102b。第一子介电材料102a上涂布有芯导电层104a，且第二子介电材料102b上涂布有芯导电层104b，其中第三子介电材料102c无导电涂层。然后，将第一子介电材料102a、第二图案化导电板mp2’、第三子介电材料102c、第一图案化导电板mp1’及第二子介电材料102b层压在一起以形成芯介电材料层cdl，如图3b所示。

在一些实施例中，芯介电材料层cdl是由第一子介电材料102a、第二子介电材料102b及第三子介电材料102c构成，其中在第一子介电材料102a与第三子介电材料102c之间存在第一界面if1，且在第二子介电材料102b与第三子介电材料102c之间存在第二界面if2。在一些实施例中，第一界面if1还存在于(或位于)第一子介电材料102a与第二子介电材料102b之间，且第二界面if2还存在于(或位于)第一子介电材料102a与第二子介电材料102b之间。在某些实施例中，第一界面if1是第一子介电材料102a接触第三子介电材料102c之处，且第二界面if2是第二子介电材料102a接触第三子介电材料102c之处。

如图3b所示，两个图案化导电板(mp1’及mp2’)嵌入芯介电材料层cdl内。在一些实施例中，所述两个图案化导电板(mp1’及mp2’)彼此分离。换句话说，第一图案化导电板mp1’不实体上接触第二图案化导电板mp2’。此外，在示例性实施例中，第一图案化导电板mp1’具有t1a的厚度，第二图案化导电板mp2’具有t1b的厚度，其中厚度t1a实质上等于厚度t1b。然而，本公开并非仅限于此，且厚度t1a可不同于厚度t1b。在一些实施例中，芯介电材料层cdl的厚度为t2，其中芯介电材料层cdl的厚度t2对图案化导电板(mp1’及mp2’)的厚度(t1a+t1b)的比率介于1:1.3到1:6范围内。如此一来，可实现电路板结构的良好散热及翘曲控制。

参照图3c，在下一步骤中，形成穿透芯介电材料层cdl的多个镀覆穿孔th。在一些实施例中，镀覆穿孔th可穿过第一图案化导电板mp1’及第二图案化导电板mp2’的孔隙ap中的每一者，且电连接到芯导电层104a及芯导电层104b。随后，在芯导电层104a及104b之上形成且在镀覆穿孔th之上形成导电材料(图中未示出)，然后对导电材料进行图案化以形成分别位于芯导电层104a及104b之上的导电盖105a及105b。对位于第一芯层cl1的第一表面cl1-s1及第二表面cl1-s2上的芯导电层104a及104b进行图案化以暴露出芯介电材料层cdl之下的部分。举例来说，可通过上述光刻工艺及减性刻蚀工艺对芯导电层104a及104b进行图案化。

参照图3d，在形成有两个图案化导电板(mp1’及mp2’)嵌入芯介电材料层cdl中的第一芯层cl1之后，可执行用于形成第一构成层bl1、第二构成层bl2、导电端子112及114的相同工艺以及在电路板结构cbs上堆叠半导体封装pk1的相同步骤，以制作根据本公开另一示例性实施例的半导体装置30。在示例性实施例中，所述两个图案化导电板(mp1’及mp2’)通过芯介电材料层cdl与其他组件隔离。然而，本公开并非仅限于此。在一些其他实施例中，芯导电层104a及104b可分别进一步电连接到所述两个图案化导电板(mp1’及mp2’)。

图4a到图4c是根据本公开一些其他示例性实施例的制作半导体装置的方法中的各种阶段的示意性剖视图。图4a到图4c所示实施例相似于图1a到图1i所示实施例，因此使用相同的参考编号来指代相同及相似的部件，且此处将省略其详细说明。图4a到图4c所示实施例与图1a到图1i所示实施例之间的差异是在电路板结构cbs中的芯层的数目方面。

参照图4a，为了形成第一芯层cl1，以与针对图1d所示结构阐述的相同方式形成第一图案化导电板mp1’，第一图案化导电板mp1’嵌入芯介电材料层cdl中且具有涂布在其上的芯导电层104a、104b。举例来说，第一芯层cl1的芯介电材料层cdl是由第一子介电材料102a、第二子介电材料102b构成，其中在第一子介电材料102a与第二子介电材料102b之间存在界面if1。以相似的方式，为了形成第二芯层cl2，以与针对图1d所示结构阐述的相同方式形成第二图案化导电板mp2’，第二图案化导电板mp2’嵌入芯介电材料层cdl中且具有涂布在其上的芯导电层204a、204b。举例来说，第二芯层cl2的芯介电材料层cdl是由第一子介电材料202a、第二子介电材料202b构成，其中在第一子介电材料202a与第二子介电材料202b之间存在界面if2。

在示例性实施例中，第一芯层cl1具有第一表面cl1-s1及与第一表面cl1-s1相对的第二表面cl1-s2。相似地，第二芯层cl2具有顶表面cl2-ts及与顶表面cl2-ts相对的底表面cl2-bs。在一些实施例中，第二芯层cl2的底表面cl2-bs通过粘合膜af贴合到第一芯层cl1的第二表面cl1-s2。举例来说，第二芯层cl2的芯导电层204b通过粘合膜af贴合到第一芯层cl1的芯导电层104a。此外，分别在第一芯层cl1的第一表面cl1-s1之上以及在第二芯层cl2的顶表面cl2-ts之上形成上面涂布有导电层col的附加粘合膜af。在一些实施例中，用于粘合膜af的材料包括羧酸酯、碳酸酯或有机过氧化物，然而本公开并非仅限于此。在替代实施例中，粘合膜af可为适用于将第二芯层cl2贴合到第一芯层cl1的任何材料。

参照图4b，在随后的步骤中，形成多个镀覆穿孔th以穿透第一芯层cl1及第二芯层cl2。举例来说，镀覆穿孔th可穿过第一图案化导电板mp1’及第二图案化导电板mp2’的孔隙ap(如图1c中所界定)中的每一者，且电连接到芯导电层104b及芯导电层204b。此外，镀覆穿孔th被形成为穿透第一芯层cl1及第二芯层cl2的芯介电材料层cdl，且穿透所有粘合膜af。随后，在导电层col之上形成且在镀覆穿孔th之上形成导电材料(图中未示出)，然后对导电材料进行图案化以形成分别位于导电层col之上的导电盖105a及105b。对导电层col进行图案化以暴露出粘合膜af之下的部分。举例来说，可通过上述光刻工艺及减性刻蚀工艺对导电层col进行图案化。

参照图4c，在形成第一芯层cl1、第二芯层cl2及粘合膜af之后，可执行用于形成第一构成层bl1、第二构成层bl2、导电端子112及114的相同工艺以及在电路板结构cbs上堆叠半导体封装pk1的相同步骤，以制作根据本公开另一示例性实施例的半导体装置40。在示例性实施例中，第一芯层cl1及第二芯层cl2的图案化导电板(mp1’及mp2’)分别通过芯介电材料层cdl与其他组件隔离。然而，本公开并非仅限于此。在一些其他实施例中，芯导电层204a可进一步电连接到第二图案化导电板mp2’，而芯导电层104b可进一步电连接到第一图案化导电板mp1’以改善散热。

图5是根据本公开一些示例性实施例的半导体装置的示意性剖视图。图5所示实施例相似于图4a到图4c所示实施例，因此使用相同的参考编号来指代相同及相似的部件，且此处将省略其详细说明。图5所示实施例与图4a到图4c所示实施例之间的差异是在电路板结构cbs中的芯层的数目方面。

参照图5，为了形成第一芯层cl1，以与针对图1d所示结构阐述的相同方式形成第一图案化导电板mp1’，第一图案化导电板mp1’嵌入芯介电材料层cdl中且具有涂布在其上的芯导电层104a、104b。以相似的方式，为了形成第二芯层cl2，以与针对图1d所示结构阐述的相同方式形成第二图案化导电板mp2’，第二图案化导电板mp2’嵌入芯介电材料层cdl中且具有涂布在其上的芯导电层204a、204b。相似地，为了形成第三芯层cl3，以与针对图1d所示结构阐述的相同方式形成第三图案化导电板mp3’，第三图案化导电板mp3’嵌入芯介电材料层cdl中且具有涂布在其上的芯导电层304a、304b。举例来说，第三芯层cl3的芯介电材料层cdl是由第一子介电材料302a、第二子介电材料302b构成，其中在第一子介电材料302a与第二子介电材料302b之间存在界面if3。在示例性实施例中，第二芯层cl2的底表面cl2-bs通过粘合膜af贴合到第一芯层cl1的第二表面cl1-s2。此外，第三芯层cl3的顶表面cl3-ts通过粘合膜af贴合到第一芯层cl1的第一表面cl1-s1。此外，分别在第二芯层cl2之上以及在第三芯层cl3之上形成上面涂布有导电层col的附加粘合膜af。

随后，形成多个镀覆穿孔th以穿透第一芯层cl1、第二芯层cl2、第三芯层cl3及粘合膜af。即，镀覆穿孔th可穿过第一图案化导电板mp1’、第二图案化导电板mp2’及第三图案化导电板mp3’的孔隙ap中的每一者，且穿过粘合膜af并电连接到位于相对的侧上的导电层col。在形成第一芯层cl1、第二芯层cl2及第三芯层cl3之后，可执行用于形成导电盖105a及105b、第一构成层bl1、第二构成层bl2、导电端子112及114的相同工艺以及在电路板结构cbs上堆叠半导体封装pk1的相同步骤，以制作根据本公开另一示例性实施例的半导体装置50。在示例性实施例中，第一芯层cl1、第二芯层cl2及第三芯层cl3的图案化导电板(mp1’、mp2’及mp3’)分别通过芯介电材料层cdl与其他组件隔离。然而，本公开并非仅限于此。在一些其他实施例中，芯导电层204a可进一步电连接到第二图案化导电板mp2’，且芯导电层304b可进一步电连接到第三图案化导电板mp3’以改善散热。此外，芯导电层104a或104b可视需要连接到第一图案化导电板mp1’以改善散热。

图6是根据本公开一些示例性实施例的半导体装置的示意性剖视图。图6所示实施例相似于图5所示实施例，因此使用相同的参考编号来指代相同及相似的部件，且此处将省略其详细说明。图6所示实施例与图5所示实施例之间的差异是在电路板结构cbs中的芯层的设计方面。在图5所示实施例中，芯层(cl1、cl2及cl3)中的每一者具有一个导电板嵌入芯介电材料中。然而，本公开并非仅限于此。在图6所示实施例中，第一芯层cl1具有两个图案化导电板(mp1a’及mp1b’)嵌入芯介电材料层cdl中。此外，第一芯层cl1的芯介电材料层cdl是由第一子介电材料102a、第二子介电材料102b及第三子介电材料102c构成，其中在第一子介电材料102a与第三子介电材料之间存在第一界面if1a，且在第二子介电材料与第三子介电材料之间存在第二界面if1b。

在一些实施例中，第一界面if1a还存在于(或位于)第一子介电材料102a与第二子介电材料102b之间，且第二界面if1b还存在于(或位于)第一子介电材料102a与第二子介电材料102b之间。在某些实施例中，第一界面if1a是第一子介电材料102a接触第三子介电材料102c之处，且第二界面if1b是第二子介电材料102a接触第三子介电材料102c之处。

制作有两个图案化导电板(mp1a’及mp1b’)嵌入的第一芯层cl1的方法相似于在图3a到图3c中阐述的方法。在示例性实施例中，三个芯层(cl1、cl2及cl3)可使用上述粘合膜af贴合到彼此。随后，可形成穿透芯层(cl1、cl2及cl3)以及粘合膜af的多个镀覆穿孔th。然后可执行用于形成导电盖105a及105b、第一构成层bl1、第二构成层bl2、导电端子112及114的相同工艺以及在电路板结构cbs上堆叠半导体封装pk1的相同步骤，以制作根据本公开另一示例性实施例的半导体装置60。

在以上实施例中，应注意，芯层的数目及嵌入芯层内的导电板的数目不受特别限制，且此可基于产品要求进行调整。通过设计具有至少一个导电板嵌入芯介电层中的电路板结构，可实现良好的散热性能。良好的散热性质是由图案化导电板的高热导率带来的。此外，通过使用具有指定热膨胀系数(cte)的图案化导电板，由于cte失配引起的应力及翘曲可显著减少。如此一来，可实现理想的系统板翘曲及板共面性。

根据本公开的一些实施例，提供一种包括第一芯层、第一构成层及第二构成层的电路板结构。第一芯层具有第一表面及与第一表面相对的第二表面，其中第一芯层包括芯介电材料层及嵌入芯介电材料层内的至少一个图案化导电板，芯介电材料层包含第一子介电材料及第二子介电材料，且在第一子介电材料与第二子介电材料之间存在至少一个界面。第一构成层设置在第一芯层的第一表面上，且第二构成层设置在第一芯层的第二表面上。

在一些实施例中，所述第二芯层包括嵌入所述芯介电材料层内的两个图案化导电板，且所述两个图案化导电板彼此物理分离。在一些实施例中，所述的电路板结构还包括具有顶表面及与所述顶表面相对的底表面的第三芯层，其中所述第三芯层包括芯介电材料层及嵌入所述芯介电材料层内的至少一个图案化导电板，且所述第三芯层的所述顶表面通过粘合膜贴合到所述第一芯层的所述第一表面。

根据本公开的另一实施例，提供一种包括电路板结构及半导体封装的半导体装置。电路板结构包括第一芯层、多个第一导电图案、多个第一介电层、多个第二导电图案及多个第二介电层。第一芯层具有第一表面及与所述第一表面相对的第二表面，其中所述第一芯层包括芯介电材料层、嵌入所述芯介电材料层内的至少一个图案化导电板以及涂布在所述芯介电材料层的表面之上且位于所述第一芯层的所述第一表面及所述第二表面处的芯导电层，其中所述图案化导电板具有介于3ppm/k到11ppm/k范围内的热膨胀系数。所述多个第一导电图案及所述多个第一介电层交替地堆叠在所述第一芯层的所述第一表面之上。所述多个第二导电图案及所述多个第二介电层交替地堆叠在所述第一芯层的所述第二表面之上。所述半导体封装堆叠在所述电路板结构上且电连接到所述电路板结构。

在一些实施例中，所述至少一个图案化导电板的材料选自由镍-铁合金42、镍-铁合金52及镍-钴铁合金组成的群组。在一些实施例中，所述电路板结构还包括多个镀覆穿孔，所述多个镀覆穿孔穿透所述第一芯层并电连接到位于所述第一芯层的所述第一表面及所述第二表面处的所述芯导电层。在一些实施例中，所述的半导体装置还包括具有顶表面及与所述顶表面相对的底表面的第二芯层，其中所述第二芯层包括芯介电材料层、嵌入所述芯介电材料层内的至少一个图案化导电板及涂布在所述芯介电材料层的表面之上且位于所述第二芯层的所述顶表面及所述底表面处的芯导电层，且所述第二芯层的所述底表面通过粘合膜贴合到所述第一芯层的所述第二表面。在一些实施例中，所述的半导体装置还包括具有顶表面及与所述顶表面相对的底表面的第三芯层，其中所述第三芯层包括芯介电材料层、嵌入所述芯介电材料层内的至少一个图案化导电板及涂布在所述芯介电材料层的表面之上且位于所述第三芯层的所述顶表面及所述底表面处的芯导电层，且所述第三芯层的所述顶表面通过粘合膜贴合到所述第一芯层的所述第一表面。根据本公开的又一实施例，阐述一种制作电路板结构的方法。所述方法包括以下步骤。形成具有第一表面及与所述第一表面相对的第二表面的第一芯层。所述第一芯层是通过以下步骤来形成。提供导电板。对所述导电板进行图案化以形成具有多个孔隙的第一图案化导电板，其中所述第一图案化导电板具有介于3ppm/k到11ppm/k范围内的热膨胀系数。形成芯介电材料层，所述芯介电材料层覆盖所述第一图案化导电板且填充到所述第一图案化导电板的所述孔隙内。在所述第一芯层的所述第一表面之上形成第一构成层。在所述第一芯层的所述第二表面之上形成第二构成层。

在一些实施例中，形成所述第一芯层还包括：对第二导电板进行图案化以形成具有多个孔隙的第二图案化导电板，其中所述芯介电材料层被形成为进一步覆盖所述第二图案化导电板并填充到所述第二图案化导电板的所述孔隙中。在一些实施例中，形成所述芯介电材料层包括：提供第一子介电材料、第二子介电材料及第三子介电材料，其中所述第三子介电材料被放置在所述第一图案化导电板与所述第二图案化导电板之间，所述第一子介电材料被放置在所述第二图案化导电板之上与所述第三子介电材料所在之处相对的一侧上，且所述第二子介电材料被放置在所述第一图案化导电板之上与所述第三子介电材料所在之处相对的一侧上；将所述第一子介电材料、所述第二图案化导电板、所述第三子介电材料、所述第一图案化导电板及所述第二子介电材料层压在一起以形成有所述第一图案化导电板及所述第二图案化导电板嵌入的所述芯介电材料层，其中在所述第一子介电材料与所述第三子介电材料之间存在第一界面，且在所述第二子介电材料与所述第三子介电材料之间存在第二界面。在一些实施例中，制作电路板结构的方法还包括：形成具有顶表面及与所述顶表面相对的底表面的第二芯层，其中形成所述第二芯层包括：对导电板进行图案化以形成具有多个孔隙的第二图案化导电板；以及形成芯介电材料层，所述芯介电材料层覆盖所述第二图案化导电板且填充到所述第二图案化导电板的所述孔隙内；通过粘合膜将所述第二芯层的所述底表面贴合到所述第一芯层的所述第二表面，且其中所述第一构成层形成在所述第一芯层的所述第一表面之上，且所述第二构成层形成在所述第二芯层的所述顶表面之上。在一些实施例中，制作电路板结构的方法还包括：形成穿透所述第一图案化导电板的所述孔隙的多个镀覆穿孔，其中所述镀覆穿孔被形成为电连接到所述第一构成层及所述第二构成层。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。