静电防护结构、图像传感器结构及制备方法与流程

本发明属于集成电路制备技术领域，特别是涉及一种静电防护结构、图像传感器结构及各自的制备方法。

背景技术：

静电放电(electrostaticdischarge，简称esd)已成为集成电路芯片失效的主要原因之一，国内外对esd防护的研究逐步开展，对高压集成电路的研究处于起步阶段。其中，静电放电是指当带有不同电荷的物体彼此接近时，两者之间的绝缘介质被电场击穿形成导电通路，从而引起电荷转移的现象。摩擦起电是最常见的静电起电现象。在半导体工业中，静电放电故障已经成为集成电路产品失效最主要的可靠性问题，随着半导体器件逐渐变得更小更复杂，esd问题在集成电路产品中潜在的破坏性变得愈加显著，瞬态高压会导致小型器件中产生大的电场和高的电流密度，使集成电路芯片出现热损伤和绝缘体击穿等。现有的静电防护结构可以基于二极管、双极型晶体管(bjt)、mosfet管以及可控硅(scr)等结构，但是上述结构往往存在击穿电压较高，静电防护结构难触发以及难以形成实现有效的静电防护结构的工艺等缺陷，使得当前的静电防护结构难以实现芯片有效的静电防护。另外，图像传感器，是一种将光学图像转换成电子信号的设备，例如，cmos图像传感器(comsimagesensor，cis)因其性能好、功耗低、集成度高等优点，在诸多领域得到广泛应用，例如，它被广泛地应用在数码相机和其他电子光学设备中，从而图像传感器(如cmos图像传感器)中的有效的静电防护结构的制备也成为研究的热点之一。

因此，如何提供一种静电防护结构、图像传感器结构及各自的制备方法，以解决现有技术中的上述问题实属必要。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种静电防护结构、图像传感器结构及各自的制备方法，用于解决现有技术中静电防护结构击穿电压较高，静电防护结构难触发以及难以形成实现有效的静电防护结构的工艺等问题。

为实现上述目的及其他相关目的，本发明提供一种静电防护结构，包括：

半导体衬底；

第一阱区及第二阱区，均形成于所述半导体衬底中，所述第一阱区与所述第二阱区相邻设置并具有不同的离子掺杂类型；

离子掺杂防护结构，形成于所述第一阱区与所述第二阱区的界面处，并延伸至所述第一阱区和所述第二阱区中，所述离子掺杂防护结构的离子掺杂浓度大于所述第一阱区的离子掺杂浓度，所述离子掺杂防护结构的离子掺杂浓度大于所述第二阱区的离子掺杂浓度；

第一器件结构，形成于所述第一阱区中，所述第一器件结构至少包括横向设置的第一类型离子掺杂的第一掺杂区及第二类型离子掺杂的第二掺杂区；

第二器件结构，形成于所述第二阱区中，所述第二器件结构至少包括横向设置的所述第一类型离子掺杂的第三掺杂区及所述第二类型离子掺杂的第四掺杂区；以及

器件隔离结构，形成于所述第一器件结构与所述第二器件结构之间，并对应位于所述离子掺杂防护结构的上方。

作为本发明的一种可选方案，所述第一阱区包括n阱区，所述第二阱区包括p阱区。

作为本发明的一种可选方案，所述第一类型离子掺杂包括p型掺杂，所述第二类型离子掺杂包括n型掺杂，且所述第一器件结构中所述第一掺杂区与所述第二掺杂区依次设置，所述第二器件结构中所述第三掺杂区与所述第四掺杂区对应依次设置。

作为本发明的一种可选方案，所述离子掺杂防护结构的离子掺杂类型包括n型离子掺杂及p型离子掺杂中的任意一种。

作为本发明的一种可选方案，所述离子掺杂防护结构延伸至所述第一阱区中的部分的离子掺杂类型与所述第一阱区的离子掺杂类型一致，所述离子掺杂防护结构延伸至所述第二阱区中的部分的离子掺杂类型与所述第二阱区的离子掺杂类型一致。

作为本发明的一种可选方案，所述离子掺杂防护结构对称设置在所述第一阱区与所述第二阱区的界面的两侧。

作为本发明的一种可选方案，所述器件隔离结构与所述离子掺杂防护结构相接触，所述器件隔离结构的深度均大于所述第一掺杂区、所述第二掺杂区、所述第三掺杂区及所述第四掺杂区的深度。

作为本发明的一种可选方案，所述器件隔离结构的深度介于200埃-400埃之间。

作为本发明的一种可选方案，所述静电防护结构还包括第一引出端及第二引出端，其中，所述第一引出端同时与所述第一掺杂区及所述第二掺杂区电连接，所述第二引出端同时与所述第三掺杂区及所述第四掺杂区电连接。

作为本发明的一种可选方案，所述第一掺杂区与所述第二掺杂区之间还形成有第一隔离区，所述第三掺杂区与所示第四掺杂区之间还形成有第二隔离区。

作为本发明的一种可选方案，所述第一隔离区下方设置有与所述第一隔离区相接触的第一掺杂防护区，所述第一掺杂防护区的离子掺杂类型与所述第一阱区的离子掺杂类型一致；所述第二隔离区下方设置有与所述第二隔离区相接触的第二掺杂防护区，所述第二掺杂防护区的离子掺杂类型与所述第二阱区的离子掺杂类型一致。

本发明还提供一种图像传感器结构，所述图像传感器结构包括如上述任意一项方案所述的静电防护结构，且所述图像传感器结构还包括像素区，所述像素区中设置有至少一个第一隔离结构，其中，所述第一隔离结构与所述器件隔离结构的大小及形状一致。

作为本发明的一种可选方案，所述图像传感器结构还包括逻辑电路区，所述逻辑电路区中设置有至少一个第二隔离结构，所述第二隔离结构的深度大于所述第一隔离结构的深度。

作为本发明的一种可选方案，所述第二隔离结构的深度介于2500埃-4000埃之间，所述第一隔离结构的深度介于200埃-400埃之间。

本发明还提供一种静电防护结构的制备方法，所述制备方法包括如下步骤：

提供半导体衬底，并于所述半导体衬底中形成器件隔离结构；

于所述半导体衬底中形成相邻设置的第一阱区及第二阱区，所述第一阱区与所述第二阱区具有不同的离子注入类型且二者的界面对应位于所述器件隔离结构的下方；

于所述第一阱区中形成第一器件结构，所述第一器件结构至少包括横向设置的第一类型离子掺杂的第一掺杂区及第二类型离子掺杂的第二掺杂区；

于所述第二阱区中形成第二器件结构，所述第二器件结构至少包括横向设置的所述第一类型离子掺杂的第三掺杂区及所述第二类型离子掺杂的第四掺杂区；以及

基于所述器件隔离结构于所述半导体衬底中形成离子掺杂防护结构，所述离子掺杂防护结构形成于所述器件隔离结构下方，所述离子掺杂防护结构位于所述第一阱区与所述第二阱区的界面处并延伸至所述第一阱区和所述第二阱区中，所述离子掺杂防护结构的离子掺杂浓度大于所述第一阱区的离子掺杂浓度，所述离子掺杂防护结构的离子掺杂浓度大于所述第二阱区的离子掺杂浓度。

作为本发明的一种可选方案，形成所述第一阱区的方式包括进行n型离子注入形成n阱区，形成所述第二阱区的方式包括进行p型离子注入形成p阱区。

作为本发明的一种可选方案，所述第一类型离子掺杂包括p型掺杂，所述第二类型离子掺杂包括n型掺杂，且所述第一器件结构中所述第一掺杂区与所述第二掺杂区依次设置，所述第二器件结构中所述第三掺杂区与所述第四掺杂区对应依次设置。

作为本发明的一种可选方案，所述离子掺杂防护结构的离子掺杂类型包括n型离子掺杂及p型离子掺杂中的任意一种；或者，所述离子掺杂防护结构延伸至所述第一阱区中的部分的离子掺杂类型与所述第一阱区的离子掺杂类型一致，所述离子掺杂防护结构延伸至所述第二阱区中的部分的离子掺杂类型与所述第二阱区的离子掺杂类型一致。

作为本发明的一种可选方案，基于所述器件隔离结构通过离子注入形成所述离子掺杂防护结构，所述离子掺杂防护结构与所述器件隔离结构相接触，所述器件隔离结构的深度均大于所述第一掺杂区、所述第二掺杂区、所述第三掺杂区及所述第四掺杂区的深度。

作为本发明的一种可选方案，所述器件隔离结构的深度介于200埃-400埃之间。

作为本发明的一种可选方案，形成所述器件隔离结构的过程中，还包括基于同一工艺于所述第一掺杂区与所述第二掺杂区之间形成有第一隔离区及所述第三掺杂区与所示第四掺杂区之间形成有第二隔离区的步骤。

作为本发明的一种可选方案，所述制备方法还包括基于所述第一隔离区于所述第一隔离区下方进行离子注入形成与所述第一隔离区相接触的第一掺杂防护区步骤，且所述第一掺杂防护区的离子掺杂类型与所述第一阱区的离子掺杂类型一致；以及包括基于所述第二隔离区于所述第二隔离区下方进行离子注入形成与所述第二隔离区相接触的第二掺杂防护区的步骤，且所述第二掺杂防护区的离子掺杂类型与所述第二阱区的离子掺杂类型一致。

本发明还提供一种图像传感器结构的制备方法，所述图像传感器的制备方法包括采用如上述任意一种制备方法制备所述静电防护结构的步骤，且所述图像传感器结构的制备方法还包括制备像素区的步骤，制备所述像素区的步骤中包括制备第一隔离结构的步骤，其中，所述第一隔离结构与所述器件隔离结构基于同一掩模版于同一工艺下制备。

作为本发明的一种可选方案，所述图像传感器的制备方法还包括制备逻辑电路区的步骤，制备所述逻辑电路区的步骤中包括制备第二隔离结构的步骤，其中所述第二隔离结构的深度大于所述第一隔离结构的深度。

作为本发明的一种可选方案，所述第二隔离结构的深度介于2500埃-4000埃之间，所述第一隔离结构的深度介于200埃-400埃之间。

如上所述，本发明的静电防护结构、图像传感器结构及制备方法，通过在器件隔离结构下方形成离子掺杂防护结构，从而可以降低第一阱区和第二阱区之间的击穿电压，进一步有利于静电防护结构的触发，改善静电防护效果，基于器件隔离结构，可以有效减少器件之间的漏电流，并进一步有利于离子掺杂防护结构的形成，防止制备形成过程中对其他结构的影响，本发明还基于图像传感器中像素区的第一隔离结构的制备工艺制备静电防护结构中的器件隔离结构，简化工艺，节约成本，有利于器件隔离结构的制备工艺，提高防护效果。

附图说明

图1显示为本发明的静电防护结构的制备工艺流程图。

图2显示为本发明的静电防护结构制备中提供半导体衬底的示意图。

图3显示为本发明的静电防护结构制备中形成器件隔离结构的示意图。

图4显示为本发明的静电防护结构制备中形成第一阱区和第二阱区的示意图。

图5显示为本发明的静电防护结构制备中形成第一器件结构和第二器件结构的示意图。

图6显示为本发明的静电防护结构制备中形成离子掺杂防护结构的示意图。

图7显示为本发明的静电防护结构制备中形成离子掺杂防护结构的另一示意图。

图8显示为本发明的静电防护结构制备中形成第一隔离区和第二隔离区的示意图。

图9显示为本发明静电防护结构制备中形成第一掺杂防护区和第二掺杂防护区示意图。

图10显示为本发明的静电防护结构一示例的工作示意图。

图11显示为图10所示静电防护结构工作的等效电路示意图。

图12显示为本发明的图像传感器结构的结构示意图。

元件标号说明

101半导体衬底

102器件隔离结构

103第一阱区

104第二阱区

105第一器件结构

105a第一掺杂区

105b第二掺杂区

106第二器件结构

106a第三掺杂区

106b第四掺杂区

107离子掺杂防护结构

107a离子掺杂防护结构延伸至第一阱区的部分

107b离子掺杂防护结构延伸至第二阱区的部分

108第一隔离区

109第二隔离区

110第一掺杂防护区

111第二掺杂防护区

201像素区

202逻辑电路区

203辅助区

204第一隔离结构

205第二隔离结构

s1～s5步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一：

如图6-9所示，并参考图1-5，本发明提供一种静电防护结构，所述静电防护结构包括：

半导体衬底101；

第一阱区103及第二阱区104，均形成于所述半导体衬底101中，所述第一阱区103与所述第二阱区104相邻设置并具有不同的离子掺杂类型；

离子掺杂防护结构107，形成于所述第一阱区103与所述第二阱区104的界面处，并延伸至所述第一阱区103和所述第二阱区104中，所述离子掺杂防护结构107的离子掺杂浓度大于所述第一阱区103的离子掺杂浓度，所述离子掺杂防护结构107的离子掺杂浓度大于所述第二阱区104的离子掺杂浓度；

第一器件结构105，形成于所述第一阱区103中，所述第一器件结构105至少包括横向设置的第一类型离子掺杂的第一掺杂区105a及第二类型离子掺杂的第二掺杂区105b；

第二器件结构106，形成于所述第二阱区104中，所述第二器件结构106至少包括横向设置的所述第一类型离子掺杂的第三掺杂区106a及所述第二类型离子掺杂的第四掺杂区106b；以及

器件隔离结构102，形成于所述第一器件结构105与所述第二器件结构106之间，并对应位于所述离子掺杂防护结构107的上方。

具体的，参见图6所示，本发明提供一种静电防护结构，该结构中，所述第一阱区103与所述第二阱区104之间具有不同类型的离子掺杂，当在两端施加合适的电压时，可以实现正向导通以及反向击穿，从而可以将静电导出，实现芯片的静电防护，其中，在所述第一阱区103与所述第二阱区104的界面处形成所述离子掺杂防护结构107，并使得所述离子掺杂防护结构107的离子掺杂浓度均大于所述第一阱区103的离子掺杂浓度和所述第二阱区104的离子掺杂浓度，从而可以有利于降低击穿电压，并进一步有利于所述静电防护结构的触发，提高器件的静电防护效果，在一可选示例中，所述第一阱区103与所述第二阱区104的离子掺杂浓度一致，所述离子掺杂防护结构107的离子掺杂浓度均不小于所述第一阱区103的离子掺杂浓度和所述第二阱区104的离子掺杂浓度的两倍，以进一步保证静电防护效果的改善。在一示例中，所述第一阱区103的离子掺杂浓度介于1×10¹⁶cm^-3～1×10¹⁹cm^-3之间，所述第二阱区104的离子掺杂浓度介于1×10¹⁶cm^-3～1×10¹⁹cm^-3之间，所述离子掺杂防护结构107的离子掺杂浓度1×10¹⁶cm^-2-1×10²¹cm^-2，但并不局限于此，可以依据实际情况进行选择。

作为示例，所述第一阱区103包括n阱区，所述第二阱区104包括p阱区，所述第一类型离子掺杂包括p型掺杂，所述第二类型离子掺杂包括n型掺杂。

作为示例，所述第一器件结构105中所述第一掺杂区105a与所述第二掺杂区105b依次设置，所述第二器件结构106中所述第三掺杂区106a与所述第四掺杂区106b对应依次设置。

具体的，在一示例中，所述第一阱区103及所述第二阱区104的离子掺杂类型可以依据实际进行选择，如所述第一阱区103为n型离子掺杂的n阱，如进行磷离子注入，所述第二阱区104为p型离子掺杂的p阱，如进行硼离子注入。另外，在一可选示例中，所述第一器件结构105设置于所述第一阱区103中，其中，所述第一掺杂区105a与所述第二掺杂区105b的掺杂类型可以依据实际进行选择，可以为p型离子掺杂或者n型离子掺杂，二者具有不同的离子掺杂类型，在一示例中，所述第一掺杂区105a和所述第二掺杂区105b是在所述第一阱区103形成的基础上继续进行离子掺杂形成，在一可选示例中，所述第一掺杂区105a与所述第二掺杂区105b横向设置，即与上下竖直方向对应垂直的方向布置，左右方向设置，且二者之间相互接触，当然，在其他示例中，还可以是在所述第一阱区103中设置其他结构，如隔离结构等，同理，所述第二器件结构106在所述第二阱区104中的设置与所述第一器件结构105在所述第一阱区103中的设置类似，在此不再赘述。

另外，在一示例中，所述第一器件结构105中所述第一掺杂区105a与所述第二掺杂区105b依次设置，所述第二器件结构106中所述第三掺杂区106a与所述第四掺杂区106b对应依次设置，是指，例如，所述第一器件结构105自左向右为第一掺杂区105a、第二掺杂区105b，则所述第二器件结构106的排列顺序自左向右为第三掺杂区106a、第四掺杂区106b，相同的离子掺杂类型的掺杂区对应设置，进行上述设置可以有利于静电防护结构作用过程中电流的释放，当然，在其他可选示例中，也可以是不对应的布置方式。

作为示例，所述离子掺杂防护结构107的离子掺杂类型包括n型离子掺杂及p型离子掺杂中的任意一种。

具体的，在一示例中，所述离子掺杂防护结构107的离子掺杂类型可以与所示第一阱区103的离子掺杂类型一致，也可以与所述第二阱区104的离子掺杂类型一致，并不局限于此。

作为示例，所述离子掺杂防护结构延伸至第一阱区中的部分107a的离子掺杂类型与所述第一阱区103的离子掺杂类型一致，所述离子掺杂防护结构延伸至第二阱区中的部分107b的离子掺杂类型与所述第二阱区104的离子掺杂类型一致。

作为示例，所述离子掺杂防护结构107对称设置在所述第一阱区103与所述第二阱区104的界面的两侧。

具体的，如图7所示，在一中所述离子掺杂防护结构107的设置方式中，可以对其进行两部分掺杂形成，所述离子掺杂防护结构延伸至第一阱区中的部分107a与所述第一阱区103的离子掺杂类型一致，如均为n型离子掺杂，所述离子掺杂防护结构延伸至第二阱区中的部分107b与所述第二阱区104的离子掺杂类型一致，如均为p型离子掺杂，从而有利于进一步降低击穿电压的效果，并有利于进行所述静电防护结构工作的控制。进一步，在一示例中，所述离子掺杂防护结构107对称设置在所述第一阱区103与所述第二阱区104的界面的两侧，使得在两个阱区形成的重掺杂部分的大小形状一致，并进一步可以设置两部分的掺杂浓度一致，可以进一步提高器件的稳定性及可控性。

作为示例，所述器件隔离结构102与所述离子掺杂防护结构107相接触，所述器件隔离结构102的深度均大于所述第一掺杂区105a、所述第二掺杂区105b、所述第三掺杂区106a及所述第四掺杂区106b的深度。

作为示例，所述器件隔离结构102的深度介于200埃-400埃之间。

具体的，本发明中将所述离子掺杂防护结构107设置在所述器件隔离结构102的下方，在一示例中，选择设置在所述器件隔离结构102的正下方，可以基于所述器件隔离结构102对所述半导体衬底101进行离子注入以形成所述离子掺杂防护结构107，防止制备过程中注入离子对其他结构的影响，器件隔离结构102的设置还进一步有利于减少两侧器件结构的漏电流发生，提供器件性能及稳定性。在一可选示例中，所述离子掺杂防护结构107形成于所述器件隔离结构102的紧下方，所述离子掺杂防护结构107的顶部与所述器件隔离结构102的底部相接触，从而可以在所述第一阱区103及所述第二阱区104中保留有效足够的空间，使得有利于基于所述离子掺杂防护结构107进行击穿电压的降低，在一可选示例中，设置深度较小的所述器件隔离结构102，这里深度是指自上而下延伸至所述半导体衬底101中的尺寸，也即所述器件隔离结构102位于所述第一阱区103及所述第二阱区104中的上下的高度，在一示例中，较小的深度选择为200埃-400埃，如可以是300埃等，较小的深度使得有利于基于离子注入形成所述离子掺杂防护结构107的工艺。另外，在一示例中，所述第一阱区103与所述第二阱区104的界面设置在所述器件隔离结构102的正下方，优选所述器件隔离结构102关于该界面称轴对称设置，从而有利于后续工艺的进行并提高器件稳定性。

作为示例，所述第一掺杂区105a与所述第二掺杂区105b之间形成有第一隔离区108，所述第三掺杂区106a与所示第四掺杂区106b之间形成有第二隔离区109。

作为示例，所述第一隔离区108下方设置有与所述第一隔离区108相接触的第一掺杂防护区110，所述第一掺杂防护区110的离子掺杂类型与所述第一阱区103的离子掺杂类型一致；所述第二隔离区109下方设置有与所述第二隔离区109相接触的第二掺杂防护区111，所述第二掺杂防护区111的离子掺杂类型与所述第二阱区104的离子掺杂类型一致。

具体的，在一示例中，参见图8及图9所示，所述第一掺杂区105a与所述第二掺杂区105b之间形成有第一隔离区108，所述第三掺杂区106a与所示第四掺杂区106b之间形成有第二隔离区109，在进一步可选示例中，在所述第一隔离区108的下方设置第一掺杂防护区110，在所述第二隔离区109的下方设置第二掺杂防护区111，其中，所述第一掺杂防护区110相对于所示第一隔离区108的设置，以及所述第二掺杂防护区111相对于所述第二隔离区109的设置，均可以参考所述离子掺杂防护结构107相对于所述器件隔离结构102的设置，其中，所述第一掺杂防护区110的离子掺杂类型与所述第一阱区103的离子掺杂类型一致，如均为n型离子掺杂，所述第二掺杂防护区111的离子掺杂类型与所述第二阱区104的离子掺杂类型一致，如均为p型离子掺杂，进一步有利于所述第一阱区103与所述第二阱区104的击穿电压的降低。

作为示例，所述静电防护结构还包括第一引出端及第二引出端，其中，所述第一引出端与所述第一掺杂区105a及所述第二掺杂区105b电连接，所述第二引出端与所述第三掺杂区106a及所述第四掺杂区106b电连接。

具体的，参见图10所示，所述静电防护结构还包括第一引出端及第二引出端，在一示例中，所述第一引出端与正极(anode)相连，如连接vdd，提供一电压，所述第二引出端与负极(cathode)相连，如连接vss，进行接地，从而在静电产生时以形成一条电流释放回路。

为了进一步说明本发明的静电防护结构的工作过程，参见图10所示，提供一示例进行说明，图10中，所述半导体衬底101为p型衬底，所述第一阱区103为n阱，所述第二阱区104为p阱，所述第一掺杂区105a为n型掺杂，所述第二掺杂区105b为p型掺杂，所述第三掺杂区106a为n型掺杂，所述第四掺杂区106b为p型掺杂，所述离子掺杂防护结构107为n型掺杂，形成一基于scr结构的静电防护结构，其中，n阱(所述第一阱区103)中的n+注入(所述第一掺杂区105a)和p+注入(所述第二掺杂区105b)相连作为阳极，p阱(所述第二阱区104)中的n+注入(所述第三掺杂区106a)和p+注入(所述第四掺杂区106b)相连作为阴极，内部寄生了纵向的pnp晶体管和横向的npn晶体管。当阳极受到正向的esd应力时，随着电压不断增大，nwell-pwell反向pn结发生雪崩击穿，从而产生大量的电子空穴对，其中空穴在电场的作用下向阴极漂移，成为空穴电流，并在pwell电阻rpwell上产生电压降，同时电子在电场的作用下向阳极漂移，形成电子电流，经过nwell时在rnwell上产生电压降，在一示例中，当rnwell和rpwell上的电压降达到0.7v左右时，寄生npn晶体管和寄生pnp晶体管导通，此时基于scr的静电防护结构开启，随后，pnp晶体管的集电极电流又作为npn晶体管的基极电流，npn晶体管的集电极电流又作为pnp晶体管的基极电流，构成一个正反馈体系，器件被触发进入到双重注入导电状态，总的电流放大倍数是寄生pnp晶体管和寄生npn晶体管的乘积，使得电导调制更加剧烈，所以scr的回滞要比ggnmos(gategroundednmos)的回滞更深，导致很低的维持电压。回滞后scr会形成一条低阻通道来泄放esd电流，随着泄放电流的不断增大，器件最终会由于过热导致不可恢复的二次击穿而损坏，其中，scr的阱电阻上产生压降的电流来源于nwell与pwell反向pn结雪崩击穿产生的电流。另外，本发明的基于scr的静电防护结构的等效电路图如图11所示，由上述scr的工作原理分析可得，scr的触发电流来源于n阱与p阱的电击穿，例如，可以包括雪崩和隧道击穿，开启后scr会出现深回滞现象，器件两端的电压降到维持电压vh，维持电压就是两级最小的电压差，可表示为：vh＝vbe1+vces2＝vbe2+vces1其中，b代表基极，e：发射极，c：集电极。

另外，如图1-9所示，本发明还提供一种静电防护结构的制备方法，其中，本发明所提供的静电防护结构优选采用本发明所提供的方法制备，所述制备方法包括如下步骤：

提供半导体衬底101，并于所述半导体衬底101中形成器件隔离结构102；

于所述半导体衬底101中形成相邻设置的第一阱区103及第二阱区104，所述第一阱区103与所述第二阱区104具有不同的离子注入类型且二者的界面对应位于所述器件隔离结构102的下方；

于所述第一阱区103中形成第一器件结构105，所述第一器件结构105至少包括横向设置的第一类型离子掺杂的第一掺杂区105a及第二类型离子掺杂的第二掺杂区105b；

于所述第二阱区104中形成第二器件结构106，所述第二器件结构106至少包括横向设置的所述第一类型离子掺杂的第三掺杂区106a及所述第二类型离子掺杂的第四掺杂区106b；

基于所述器件隔离结构102于所述半导体衬底101中形成离子掺杂防护结构107，所述离子掺杂防护结构107形成于所述器件隔离结构102下方，且所述离子掺杂防护结构107位于所述第一阱区103与所述第二阱区104的界面处并延伸至所述第一阱区103和所述第二阱区104中，所述离子掺杂防护结构107的离子掺杂浓度大于所述第一阱区103的离子掺杂浓度，所述离子掺杂防护结构107的离子掺杂浓度大于所述第二阱区104的离子掺杂浓度。

首先，如图1中的s1及图2-3所示，提供半导体衬底101，并于所述半导体衬底101中形成器件隔离结构102。

作为示例，所述器件隔离结构102的深度介于200埃-400埃之间。

具体的，所述半导体衬底101可以选择为本领域熟知的任意衬底材料，如可以是p型掺杂的硅衬底，可以依据实际需求进行选择，另外，在所述半导体衬底101中形成器件隔离结构102，所述器件隔离结构102可以是sti，其材料可以是氧化硅，数量可以依据实际进行选择，其制备工艺可以采用现有浅沟槽隔离结构的制备工艺，其中，所述器件隔离结构102可以单独制备，也可以在器件制备中同其他结构在同一工艺下完成。

本发明中将后续形成的离子掺杂防护结构107形成在所述器件隔离结构102的下方，在一示例中，选择设置在所述器件隔离结构102的正下方，可以基于所述器件隔离结构102对所述半导体衬底101进行离子注入以形成所述离子掺杂防护结构107，防止制备过程中注入离子对其他结构的影响，器件隔离结构102的设置还进一步有利于减少两侧器件结构的漏电流发生，提供器件性能及稳定性。在一可选示例中，所述离子掺杂防护结构107形成于所述器件隔离结构102的紧下方，所述离子掺杂防护结构107的顶部与所述器件隔离结构102的底部相接触，从而可以在所述第一阱区103及所述第二阱区104中保留有效足够的空间，使得有利于基于所述离子掺杂防护结构107进行击穿电压的降低，在一可选示例中，设置深度较小的所述器件隔离结构102，这里深度是指自上而下延伸至所述半导体衬底101中的尺寸，也即所述器件隔离结构102位于所述第一阱区103及所述第二阱区104中的上下的高度，在一示例中，较小的深度选择为200埃-400埃，如可以是300埃等，较小的深度使得有利于基于离子注入形成所述离子掺杂防护结构107的工艺。

接着，如图1中的s2及图4所示，于所述半导体衬底101中形成相邻设置的第一阱区103及第二阱区104，所述第一阱区103与所述第二阱区104具有不同的离子注入类型且二者的界面对应位于所述器件隔离结构102的下方。

作为示例，形成所述第一阱区103的方式包括进行n型离子注入形成n阱区，形成所述第二阱区104的方式包括进行p型离子注入形成p阱区，且所述第一类型离子掺杂包括p型掺杂，所述第二类型离子掺杂包括n型掺杂。

作为示例，所述第一器件结构105中所述第一掺杂区105a与所述第二掺杂区105b依次设置，所述第二器件结构106中所述第三掺杂区106a与所述第四掺杂区106b对应依次设置。

具体的，可以通过离子注入的方式形成所述第一阱区103和所述第二阱区104，在一示例中，基于掩模形成所述第一阱区103及所述第二阱区104的过程中，控制所述第一阱区103与所示第二阱区104的界面形成在所述器件隔离结构102的下方，以有利于进行后续离子掺杂防护结构107的制备，有利于后续形成的器件结构之间的隔离，发挥所述器件隔离结构102的作用，在一示例中，选择为所述器件隔离结构102对称轴延伸的位置。在一示例中，所述第一阱区103及所述第二阱区104的离子掺杂类型可以依据实际进行选择，如所述第一阱区103为n型离子掺杂的n阱，如进行磷离子注入，所述第二阱区104为p型离子掺杂的p阱，如进行硼离子注入。

接着，如图1中的s3及图5所示，于所述第一阱区103中形成第一器件结构105，所述第一器件结构105至少包括横向设置的第一类型离子掺杂的第一掺杂区105a及第二类型离子掺杂的第二掺杂区105b；

继续，如图1中的s4及图5所示，于所述第二阱区104中形成第二器件结构106，所述第二器件结构106至少包括横向设置的所述第一类型离子掺杂的第三掺杂区106a及所述第二类型离子掺杂的第四掺杂区106b。

具体的，可以通过离子注入的方式形成各掺杂区，在一可选示例中，所述第一器件结构105设置于所述第一阱区103中，其中，所述第一掺杂区105a与所述第二掺杂区105b的掺杂类型可以依据实际进行选择，同样可以为p型离子掺杂或者n型离子掺杂，二者具有不同的离子掺杂类型，在一示例中，所述第一掺杂区105a和所述第二掺杂区105b是在所述第一阱区103形成的基础上继续进行离子掺杂形成，在一可选示例中，所述第一掺杂区105a与所述第二掺杂区105b横向设置，即与上下竖直方向对应垂直的方向布置，左右方向设置，且二者之间相互接触，当然，在其他示例中，还可以是在所述第一阱区103中设置其他结构，如隔离结构等，同理，所述第二器件结构106在所述第二阱区104中的设置与所述第一器件结构105在所述第一阱区103中的设置类似，在此不再赘述。

另外，在一示例中，所述第一器件结构105中所述第一掺杂区105a与所述第二掺杂区105b依次设置，所述第二器件结构106中所述第三掺杂区106a与所述第四掺杂区106b对应依次设置，是指，例如，所述第一器件结构105自左向右为第一掺杂区105a、第二掺杂区105b，则所述第二器件结构106的排列顺序自左向右为第三掺杂区106a、第四掺杂区106b，相同的离子掺杂类型的掺杂区对应设置，进行上述设置可以有利于静电防护结构作用过程中电流的释放，当然，在其他可选示例中，也可以是不对应的布置方式。

最后，如图1中的s5及图6所示，基于所述器件隔离结构102于所述半导体衬底101中形成离子掺杂防护结构107，所述离子掺杂防护结构107形成于所述器件隔离结构102下方，且所述离子掺杂防护结构107位于所述第一阱区103与所述第二阱区104的界面处并延伸至所述第一阱区103和所述第二阱区104中，所述离子掺杂防护结构107的离子掺杂浓度大于所述第一阱区103的离子掺杂浓度，所述离子掺杂防护结构107的离子掺杂浓度大于所述第二阱区104的离子掺杂浓度。其中，在所述第一阱区103与所述第二阱区104的界面处形成所述离子掺杂防护结构107，并使得所述离子掺杂防护结构107的离子掺杂浓度均大于所述第一阱区103的离子掺杂浓度和所述第二阱区104的离子掺杂浓度，从而可以有利于降低击穿电压，并进一步有利于所述静电防护结构的触发，提高器件的静电防护效果，这里，是指所述离子掺杂防护结构107掺杂后最终的总的离子掺杂浓度均大于所述第一阱区和所述第二阱区的浓度，在一可选示例中，所述第一阱区103与所述第二阱区104的离子掺杂浓度一致，所述离子掺杂防护结构107的离子掺杂浓度均不小于所述第一阱区103的离子掺杂浓度和所述第二阱区104的离子掺杂浓度的两倍，以进一步保证静电防护效果的改善。在一示例中，所述第一阱区103的离子掺杂浓度介于1×10¹⁶cm^-3～1×10¹⁹cm^-3之间，所述第二阱区104的离子掺杂浓度介于1×10¹⁶cm^-3～1×10¹⁹cm^-3之间，所述离子掺杂防护结构107的离子掺杂浓度1×10¹⁶cm^-2-1×10²¹cm^-2，但并不局限于此，可以依据实际情况进行选择。

作为示例，所述离子掺杂防护结构107的离子掺杂类型包括n型离子掺杂及p型离子掺杂中的任意一种。

作为示例，所述离子掺杂防护结构107延伸至所述第一阱区103中的部分的离子掺杂类型与所述第一阱区103的离子掺杂类型一致，所述离子掺杂防护结构107延伸至所述第二阱区104中的部分的离子掺杂类型与所述第二阱区104的离子掺杂类型一致。

作为示例，所述离子掺杂防护结构107对称设置在所述第一阱区103与所述第二阱区104的界面的两侧。

具体的，在一示例中，所述离子掺杂防护结构107的离子掺杂类型可以与所示第一阱区103的离子掺杂类型一致，也可以与所述第二阱区104的离子掺杂类型一致，并不局限于此。

具体的，如图7所示，在一中所述离子掺杂防护结构107的设置方式中，可以对其进行两部分掺杂形成，所述离子掺杂防护结构延伸至第一阱区中的部分107a与所述第一阱区103的离子掺杂类型一致，如均为n型离子掺杂，所述离子掺杂防护结构延伸至第二阱区中的部分107b与所述第二阱区104的离子掺杂类型一致，如均为p型离子掺杂，从而有利于降低击穿电压改的效果，并有利于进行所述静电防护结构工作的控制。进一步，在一示例中，所述离子掺杂防护结构107对称设置在所述第一阱区103与所述第二阱区104的界面的两侧，使得在两个阱区形成的重掺杂部分的大小形状一致，并进一步可以设置两部分的掺杂浓度一致，可以进一步提高器件的稳定性及可控性。

作为示例，基于所述器件隔离结构102通过离子注入形成所述离子掺杂防护结构107，所述离子掺杂防护结构107与所述器件隔离结构102相接触，所述器件隔离结构102的深度均大于所述第一掺杂区105a、所述第二掺杂区105b、所述第三掺杂区106a及所述第四掺杂区106b的深度。

作为示例，形成所述器件隔离结构102的过程中，还包括基于同一工艺于所述第一掺杂区105a与所述第二掺杂区105b之间形成有第一隔离区108及所述第三掺杂区106a与所示第四掺杂区106b之间形成有第二隔离区109的步骤。

作为示例，所述制备方法还包括基于所述第一隔离区108于所述第一隔离区108下方进行离子注入形成与所述第一隔离区108相接触的第一掺杂防护区110步骤，且所述第一掺杂防护区110的离子掺杂类型与所述第一阱区103的离子掺杂类型一致；以及包括基于所述第二隔离区109于所述第二隔离区109下方进行离子注入形成与所述第二隔离区109相接触的第二掺杂防护区111的步骤，且所述第二掺杂防护区111的离子掺杂类型与所述第二阱区104的离子掺杂类型一致。

具体的，在一示例中，参见图8及图9所示，所述第一掺杂区105a与所述第二掺杂区105b之间形成有第一隔离区108，所述第三掺杂区106a与所示第四掺杂区106b之间形成有第二隔离区109，在进一步可选示例中，在所述第一隔离区108的下方设置第一掺杂防护区110，在所述第二隔离区109的下方设置第二掺杂防护区111，其中，所述第一掺杂防护区110相对于所示第一隔离区108的设置，以及所述第二掺杂防护区111相对于所述第二隔离区109的设置，均可以参靠所述离子掺杂防护结构107相对于所述器件隔离结构102的设置，其中，所述第一掺杂防护区110的离子掺杂类型与所述第一阱区103的离子掺杂类型一致，如均为n型离子掺杂，所述第二掺杂防护区111的离子掺杂类型与所述第二阱区104的离子掺杂类型一致，如均为p型离子掺杂，进一步有利于所述第一阱区103与所述第二阱区104的击穿电压的降低。

作为示例，所述静电防护结构还包括第一引出端及第二引出端，其中，所述第一引出端与所述第一掺杂区105a及所述第二掺杂区105b电连接，所述第二引出端与所述第三掺杂区106a及所述第四掺杂区106b电连接。

具体的，参见图10所示，所述静电防护结构还包括第一引出端及第二引出端，在一示例中，所述第一引出端与正极(anode)相连，如连接vdd，提供一电压，所述第二引出端与负极(cathode)相连接，如连接vss，进行接地，从而在静电产生时以形成一条电流释放回路。

实施例二：

如图12所示，本发明还提供一种图像传感器结构，所述图像传感器结构包括如实施例一中任意一项所述的静电防护结构，且所述图像传感器结构还包括像素区201，所述像素区201中设置有至少一个第一隔离结构204，其中，所述第一隔离结构204与所述器件隔离结构102的大小及形状一致。

具体的，在一示例中，所述静电防护结构制备在辅助区203，如所述静电防护结构制备在焊垫pad下面，所述第一隔离结构204制备在像素区201，其中，所述像素区201和制备防护结构的所述辅助区203(如焊垫pad对应的区域)的位置关系可以采用现有的设置方式，即静电防护区放置在电路外围的金属pad下，保护中心区域的pixel区域。依据实际情况进行选择，本发明中，可以基于同一工艺形成所述第一隔离结构204和所述器件隔离结构102，在本发明的图像传感器结构中，如cis图像传感器结构中，像素区201采用较小深度的第一隔离结构204，从而可以基于所述像素区201的所述第一隔离结构204的掩模版同时制备出所述静电防护结构中的所述器件隔离结构102，节约掩模版，节约工艺成本及工艺周期，在一示例中，所述第一隔离结构204的深度介于200埃-400埃之间，如可以是300埃等。另外，所述像素区201的器件结构可以是本领域技术人员熟知的所需的器件结构，所述第一隔离结构204可以用于隔离像素区201中的各个所述器件结构，例如，隔离结构用于隔离pixel中相邻光电二极管，防止电子溢出造成的blooming效应等。

作为示例，所述图像传感器结构还包括逻辑电路区202，所述逻辑电路区202中设置有至少一个第二隔离结构205，其中，所述第二隔离结构205的深度大于所述第一隔离结构204的深度。

作为示例，所述第二隔离结构205的深度介于2500埃-4000埃之间，所述第一隔离结构204的深度介于200埃-400埃之间。

具体的，在本发明的图像传感器结构中，如cis图像传感器结构中，还包括逻辑电路区202，所述逻辑电路区202的器件结构可以是本领域技术人员熟知的所需的器件结构，cis与logic区域处于器件中心位置，而esd器件则环绕在其周围。所述第二隔离结构205可以用于隔离逻辑电路区202中的各个所述器件结构，在一示例中，所述第二隔离结构205可以是传统的隔离结构，具有较大的深度，在一示例中，所述第二隔离结构205的深度介于2500埃-4000埃之间，如可以是3000埃、3500埃等。

另外，本发明还提供一种图像传感器结构的制备方法，其中，本实施例提供的所述图像传感器优先采用所述传感器结构的制备方法制备得到，所述图像传感器的制备方法包括采用如实施例一中任意一种制备方法制备所述静电防护结构的步骤，且所述图像传感器结构的制备方法还包括制备像素区201的步骤，制备所述像素区201的步骤中包括制备第一隔离结构204的步骤，其中，所述第一隔离结构204与所述器件隔离结构102基于同一掩模版于同一工艺下制备。

作为示例，所述图像传感器的制备方法还包括制备逻辑电路区202的步骤，制备所述逻辑电路区202的步骤中包括制备第二隔离结构205的步骤，其中所述第二隔离结构205的深度大于所述第一隔离结构204的深度。

作为示例，所述第二隔离结构205的深度介于2500埃-4000埃之间，所述第一隔离结构204的深度介于200埃-400埃之间。

具体的，所述图像传感器中的所述像素区201和所述逻辑电路区202的制备及位置关系均可以采用现有图像传感器的工艺进行制备，如采用现有工艺制备cis图像传感器过程中制备所述像素区201和所述逻辑电路区202，由于cis的高灵敏性，sti刻蚀深度更浅，而逻辑区由于需要形成有效的电学隔离则需要更深的隔离结构，因此二者是分开形成的。本发明的方案中，在形成所述像素区201的所述第一隔离结构204的过程当中制备所述静电防护结构的器件隔离结构102，可以基于同一工艺采用同一掩模版形成所述第一隔离结构204和所述器件隔离结构102，在本发明的图像传感器结构中，如cis图像传感器结构中，像素区201采用较小深度的第一隔离结构204，从而可以基于所述像素区201的所述第一隔离结构204的掩模版同时制备出所述静电防护结构中较小深度的所述器件隔离结构102，节约掩模版，节约工艺成本及工艺周期，在一示例中，所述第一隔离结构204的深度介于200埃-400埃之间，如可以是300埃等。在一示例中，所述第二隔离结构205可以是传统的隔离结构，具有较大的深度，在一示例中，所述第二隔离结构205的深度介于2500埃-4000埃之间，如可以是3000埃、3500埃等。

综上所述，本发明提供一种静电防护结构、图像传感器结构及制备方法，静电防护结构包括：半导体衬底；第一阱区及第二阱区，均形成于所述半导体衬底中，所述第一阱区与所述第二阱区相邻设置并具有不同的离子掺杂类型；离子掺杂防护结构，形成于所述第一阱区与所述第二阱区的界面处，并延伸至所述第一阱区和所述第二阱区中，所述离子掺杂防护结构的离子掺杂浓度大于所述第一阱区的离子掺杂浓度，所述离子掺杂防护结构的离子掺杂浓度大于所述第二阱区的离子掺杂浓度；第一器件结构，形成于所述第一阱区中，所述第一器件结构至少包括横向设置的第一类型离子掺杂的第一掺杂区及第二类型离子掺杂的第二掺杂区；第二器件结构，形成于所述第二阱区中，所述第二器件结构至少包括横向设置的所述第一类型离子掺杂的第三掺杂区及所述第二类型离子掺杂的第四掺杂区；以及器件隔离结构，形成于所述第一器件结构与所述第二器件结构之间，并对应位于所述离子掺杂防护结构的上方。本发明的静电防护结构、图像传感器结构及制备方法，通过在器件隔离结构下方形成离子掺杂防护结构，从而可以降低第一阱区和第二阱区之间的击穿电压，进一步有利于静电防护结构的触发，改善静电防护效果，基于器件隔离结构，可以有效减少器件之间的漏电流，并进一步有利于离子掺杂防护结构的形成，防止制备形成过程中对其他结构的影响，另外，本发明还基于图像传感器中像素区的第一隔离结构的制备工艺制备静电防护结构中的器件隔离结构，简化工艺，节约成本，有利于器件隔离结构的制备工艺，提高防护效果。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。