存储器结构的制作方法

本发明涉及一种半导体结构，且特别是涉及一种存储器结构。

背景技术：

目前发展出一种存储器结构，其包括彼此耦接晶体管与电容器。在此种存储器结构中，使用电容器作为存储组件。因此，如何增加电容器的电容以提升存储器元件的电性效能为目前业界持续努力的目标。

技术实现要素：

本发明提供一种存储器结构，其可有效地增加电容器的电容(capacitance)，进而可提升存储器元件的电性效能。

本发明提出一种存储器结构，包括基底、第一晶体管、第二晶体管与沟槽式电容器。沟槽式电容器设置在基底中，且连接于第一晶体管与第二晶体管之间。

依照本发明的一实施例所述，在上述存储器结构中，沟槽式电容器可完全位于基底中。

依照本发明的一实施例所述，在上述存储器结构中，第一晶体管与第二晶体管可分别为p型金属氧化物半导体晶体管与n型金属氧化物半导体晶体管中的一者与另一者。

依照本发明的一实施例所述，在上述存储器结构中，更可包括电容器。电容器位于沟槽式电容器上方，且电连接于第一晶体管与第二晶体管之间。电容器与沟槽式电容器并联。

依照本发明的一实施例所述，在上述存储器结构中，基底可具有沟槽。沟槽式电容器可包括第一电极、第二电极、第一介电层与第二介电层。第一电极设置在沟槽中。第二电极设置在沟槽中，且位于第一电极上。第一介电层位于第一电极与基底之间。第二介电层位于第二电极与第一电极之间以及第二电极与基底之间。

依照本发明的一实施例所述，在上述存储器结构中，在第一电极的上部与基底之间可不具有第一介电层。

依照本发明的一实施例所述，在上述存储器结构中，还可包括第一掺杂区与第二掺杂区。第一掺杂区位于沟槽的一侧的基底中，且连接于第一电极的上部。第二掺杂区位于沟槽的另一侧的基底中，且连接于第一电极的上部。

依照本发明的一实施例所述，在上述存储器结构中，第一晶体管可包括第一栅极、第三掺杂区与第四掺杂区。第一栅极设置在基底上，且绝缘于基底。第三掺杂区与第四掺杂区位于第一栅极的两侧的基底中。第四掺杂区连接于第一掺杂区。第二晶体管可包括第二栅极、第五掺杂区与第六掺杂区。第二栅极设置在基底上，且绝缘于基底。第五掺杂区与第六掺杂区位于第二栅极的两侧的基底中。第五掺杂区连接于第二掺杂区。

依照本发明的一实施例所述，在上述存储器结构中，第一晶体管还可包括第一阱区。第一阱区位于基底中。第三掺杂区与第四掺杂区位于第一阱区中。第二晶体管还可包括第二阱区。第二阱区位于基底中。第五掺杂区与第六掺杂区位于第二阱区中。

依照本发明的一实施例所述，在上述存储器结构中，还可包括电容器。电容器位于沟槽式电容器上方。电容器可包括第三电极、第四电极与绝缘层。第三电极电连接至第四掺杂区与第五掺杂区。第四电极设置在第三电极上。绝缘层设置在第三电极与第四电极之间。

依照本发明的一实施例所述，在上述存储器结构中，第一掺杂区与第四掺杂区可为不同导电型。第三电极可同时电连接于第一掺杂区与第四掺杂区。

依照本发明的一实施例所述，在上述存储器结构中，基底可具有沟槽。沟槽式电容器可包括第一电极、第二电极与介电结构。第一电极设置在沟槽周围的基底中。第二电极设置在沟槽中。介电结构位于第二电极与第一电极之间以及第二电极与基底之间。

依照本发明的一实施例所述，在上述存储器结构中，第一电极例如是掺杂区。

依照本发明的一实施例所述，在上述存储器结构中，第二电极的上部与基底之间可不具有介电结构。

依照本发明的一实施例所述，在上述存储器结构中，还可包括第一掺杂区与第二掺杂区。第一掺杂区位于沟槽的一侧的基底中，且连接于第二电极的上部。第二掺杂区位于沟槽的另一侧的基底中，且连接于第二电极的上部。

依照本发明的一实施例所述，在上述存储器结构中，第一晶体管可包括第一栅极、第三掺杂区与第四掺杂区。第一栅极设置在基底上，且绝缘于基底。第三掺杂区与第四掺杂区位于第一栅极的两侧的基底中。第四掺杂区连接于第一掺杂区。第二晶体管可包括第二栅极、第五掺杂区与第六掺杂区。第二栅极设置在基底上，且绝缘于基底。第五掺杂区与第六掺杂区位于第二栅极的两侧的基底中。第五掺杂区连接于第二掺杂区。

依照本发明的一实施例所述，在上述存储器结构中，第一晶体管还可包括第一阱区。第一阱区位于基底中。第三掺杂区与第四掺杂区位于第一阱区中。第二晶体管还可包括第二阱区。第二阱区位于基底中。第五掺杂区与第六掺杂区位于第二阱区中。

依照本发明的一实施例所述，在上述存储器结构中，还可包括埋入层。埋入层电连接于第一电极。埋入层与第一阱区可彼此分离，且埋入层与第二阱区可彼此分离。

依照本发明的一实施例所述，在上述存储器结构中，还可包括电容器。电容器位于沟槽式电容器上方。电容器可包括第三电极、第四电极与绝缘层。第三电极电连接至第四掺杂区与第五掺杂区。第四电极设置在第三电极上。绝缘层设置在第三电极与第四电极之间。

依照本发明的一实施例所述，在上述存储器结构中，第一掺杂区与第四掺杂区可为不同导电型。第三电极可同时电连接于第一掺杂区与第四掺杂区。

基于上述，在本发明所提出的存储器结构中，由于以连接于第一晶体管与第二晶体管之间的沟槽式电容器作为存储器的电容器，因此存储器结构可具有较小的尺寸，且可有效地提升电容器的电容，进而可提升存储器元件的电性效能与集成度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。

附图说明

图1为本发明一实施例的存储器结构的剖视图；

图2为本发明另一实施例的存储器结构的剖视图。

符号说明

100、200：存储器结构

102：基底

102a：沟槽

104、106：晶体管

108、208：沟槽式电容器

110、126：栅极

112、114、128、130、152、154：掺杂区

116、132：阱区

118、134、146、148、150、156、248a、248b、250、256：介电层

120、136：间隙壁

122、124、138、140：轻掺杂漏极

142、144、162、164、242、244、262、264：电极

156a、156b、256a：开口

158：内连线结构

158a、204、206：导体层

158b：接触窗

160、260：电容器

166、266：绝缘层

202：埋入层

248：介电结构

具体实施方式

图1为本发明一实施例的存储器结构的剖视图。

请参照图1，存储器结构100包括基底102、晶体管104、晶体管106与沟槽式电容器108。存储器结构100例如是二晶体管静态随机存取存储器(two-transistorstaticrandomaccessmemory，2tsram)，但本发明并不以此为限。

以下，所记载的第一导电型与第二导电型分别可为p型导电型与n型导电型中的一者与另一者。在本实施例中，第一导电型是以p型导电型为例，且第二导电型是以n型导电型为例，但本发明并不以此为限。在另一实施例中，第一导电型可为n型导电型，且第二导电型可为p型导电型。

基底102可具有沟槽102a。基底102可为半导体基底，如硅基底。在本实施例中，基底102可具有第一导电型(如，p型)。

晶体管104与晶体管106可分别为p型金属氧化物半导体晶体管与n型金属氧化物半导体晶体管中的一者与另一者。在本实施例中，晶体管104可具有第一导电型(如，p型)，且晶体管106可具有第二导电型(如，n型)。亦即，晶体管104是以p型金属氧化物半导体晶体管为例，且晶体管106是以n型金属氧化物半导体晶体管为例，但本发明并不以此为限。

晶体管104包括栅极110、掺杂区112与掺杂区114。栅极110设置在基底102上，且绝缘于基底102。栅极110的材料例如是掺杂多晶硅。掺杂区112与掺杂区114位于栅极110的两侧的基底102中。掺杂区112与掺杂区114分别可作为源极或漏极。掺杂区112与掺杂区114可具有第一导电型(如，p型)。

此外，晶体管104还可包括阱区116、介电层118、间隙壁120、轻掺杂漏极(lightlydopeddrain，ldd)122与轻掺杂漏极124中的至少一者。阱区116位于基底102中。阱区116可具有第二导电型(如，n型)。掺杂区112与掺杂区114位于阱区116中。介电层118设置在栅极110与基底102之间，由此栅极110与基底102可彼此绝缘。介电层118的材料例如是氧化硅。间隙壁120设置在栅极110的侧壁上。间隙壁120可为单层结构或多层结构。间隙壁120的材料例如是氧化硅、氮化硅或其组合。

轻掺杂漏极122位于栅极110与掺杂区112之间的基底102中。轻掺杂漏极124位于栅极110与掺杂区114之间的基底102中。此外，轻掺杂漏极122与轻掺杂漏极124可位于阱区116中。轻掺杂漏极122与轻掺杂漏极124可具有第一导电型(如，p型)。在一些实施例中，「轻掺杂漏极(ldd)」也可称为「源极/漏极延伸区(source/drainextension，sde)」)。

此外，晶体管104还可包括所属技术领域具有通常知识者所周知的其他构件，如设置在栅极110上的金属硅化物层(未示出)，于此不再说明。

晶体管106可包括栅极126、掺杂区128与掺杂区130。栅极126设置在基底102上，且绝缘于基底102。栅极126的材料例如是掺杂多晶硅。掺杂区128与掺杂区130位于栅极126的两侧的基底102中。掺杂区128与掺杂区130分别可作为源极或漏极。掺杂区128与掺杂区130可具有第二导电型(如，n型)。

此外，晶体管104更可包括阱区132、介电层134、间隙壁136、轻掺杂漏极138与轻掺杂漏极140中的至少一者。阱区132位于基底102中。阱区132可具有第一导电型(如，p型)。掺杂区128与掺杂区130位于阱区132中。介电层134设置在栅极126与基底102之间，由此栅极126与基底102可彼此绝缘。介电层134的材料例如是氧化硅。间隙壁136设置在栅极126的侧壁上。间隙壁136可为单层结构或多层结构。间隙壁136的材料例如是氧化硅、氮化硅或其组合。

轻掺杂漏极138位于栅极126与掺杂区128之间的基底102中。轻掺杂漏极140位于栅极126与掺杂区130之间的基底102中。此外，轻掺杂漏极138与轻掺杂漏极140可位于阱区132中。轻掺杂漏极138与轻掺杂漏极140可具有第二导电型(如，n型)。

此外，晶体管106还可包括所属技术领域具有通常知识者所周知的其他构件，如设置在栅极126上的金属硅化物层(未示出)，于此不再说明。

沟槽式电容器108设置在基底102中，且连接于晶体管104与晶体管106之间。在本实施例中，沟槽式电容器108可完全位于基底102中。

沟槽式电容器108可包括电极142、电极144、介电层146与介电层148，且还可包括介电层150。电极142设置在沟槽102a中。电极142的材料例如是掺杂多晶硅，且掺杂多晶硅可具有第二导电型(如，n型)。电极144设置在沟槽102a中，且位于电极142上。电极142的材料例如是掺杂多晶硅。介电层146位于电极142与基底102之间。在电极142的上部与基底102之间可不具有介电层146。介电层146的材料例如是氧化硅。介电层148位于电极144与电极142之间以及电极144与基底102之间。介电层148的材料例如是氧化硅、氮化硅、氧化硅/氮化硅/氧化硅(oxide-nitride-oxide，ono)、氮化硅/氧化硅(nitride-oxide，no)或其组合。介电层150设置在电极144上。介电层150的材料例如是氧化硅。

存储器结构100还可包括掺杂区152与掺杂区154。掺杂区152位于沟槽102a的一侧的基底102中，且连接于电极142的上部。掺杂区114连接于掺杂区152。掺杂区154位于沟槽102a的另一侧的基底102中，且连接于电极142的上部。掺杂区128连接于掺杂区154。掺杂区152与掺杂区154分别可具有第二导电型(如，n型)。此外，掺杂区152与掺杂区114可为不同导电型。

此外，存储器结构100还可包括介电层156、内连线结构158与电容器160中的至少一者。介电层156可具有开口156a与开口156b。介电层156覆盖晶体管104、晶体管106与沟槽式电容器108。介电层156可为单层结构或多层结构。介电层156的材料可为氧化硅、氮化硅或其组合。

内连线结构158设置在介电层156中，且电连接至电极144。内连线结构158包括导体层158a与接触窗158b。接触窗158b电连接于导体层158a与电极144之间。导体层158a的材料例如是铜、铝、钨或其组合。接触窗158b的材料例如是钨。

电容器160位于沟槽式电容器108上方，且电连接于晶体管104与晶体管106之间。电容器160与沟槽式电容器108并联，由此可进一步提升电容。

在本实施例中，电容器160可包括电极162、电极164与绝缘层166，但本发明并不以此为限。电极162可共形地设置在开口156a与开口156b中，且可在开口156a与开口156b之间延伸。电极162电连接至掺杂区114与掺杂区128。电极162可同时电连接于掺杂区152与掺杂区114。此外，电极162也可同时电连接于掺杂区154与掺杂区128。电极164设置在电极162上。电极162与电极164的材料例如是ti、tin、ta、tan、al、in、nb、hf、sn、zn、zr、cu、y、w、pt或其组合。绝缘层166设置在电极162与电极164之间。此外，绝缘层166可填入开口156a与开口156b中。绝缘层166的材料例如是高介电常数材料(high-kmaterial)、氧化硅、氮化硅、氧化硅/氮化硅/氧化硅(oxide-nitride-oxide，ono)或其组合。高介电常数材料例如是氧化钽(ta2o5)、氧化铝(al2o3)、氧化铪(hfo2)、氧化钛(tio2)、氧化锆(zro2)或其组合。在电容器160中，由于绝缘层166设置在电极162与电极164之间，由此可形成金属-绝缘体-金属(metal-insulator-metal，mim)电容器。

在一些实施例中，在电极162与掺杂区152之间、在电极162与掺杂区114之间、在电极162与掺杂区154之间以及在电极162与掺杂区128之间可分别形成金属硅化物(未示出)。

在本实施例中，存储器结构100同时包括沟槽式电容器108与电容器160，但本发明并不以此为限。只要存储器结构100包括沟槽式电容器108即属于本发明所涵盖的范围。

在一些实施例中，存储器结构100可不包括电容器160，在此情况下，一接触窗(未示出)可同时电连接于掺杂区152与掺杂区114，且另一接触窗(未示出)可同时电连接于掺杂区154与掺杂区128。

此外，存储器结构100还可包括所属技术领域具有通常知识者所周知的其他构件，如电连接于掺杂区112的内连线结构(未示出)以及电连接于掺杂区130的内连线结构(未示出)，于此不再说明。

基于上述实施例可知，在存储器结构100中，由于以连接于晶体管104与晶体管106之间的沟槽式电容器108作为存储器的电容器，因此存储器结构100可具有较小的尺寸，且可有效地提升电容器的电容，进而可提升存储器元件的电性效能与集成度。

图2为本发明另一实施例的存储器结构的剖视图。

请参照图1与图2，图2的存储器结构200与图1的存储器结构100的差异如下。沟槽式电容器208可包括电极242、电极244与介电结构248。电极242设置在沟槽102a周围的基底102中。电极242例如是掺杂区。在本实施例中，电极242可为第二导电型(如，n型)的掺杂区。电极244设置在沟槽102a中。电极244可为单层结构或多层结构。电极244的材料例如是掺杂多晶硅，且掺杂多晶硅可具有第二导电型(如，n型)。介电结构248位于电极244与电极242之间以及电极244与基底102之间。介电结构248可为单层结构或多层结构。在本实施例中，介电结构248是以多层结构为例来进行说明。举例来说，介电结构248可包括介电层248a与介电层248b。介电层248a位于电极244与电极242之间。介电层248b位于电极244与基底102之间。电极244的上部与基底102之间可不具有介电结构248。掺杂区152连接于电极244的上部。掺杂区154连接于电极244的上部。介电层250设置在电极244上。

存储器结构200还可包括埋入层202。埋入层202电连接于电极242。埋入层202与阱区116可彼此分离，且埋入层202与阱区132可彼此分离。

电容器260位于沟槽式电容器208上方，且电连接于晶体管104与晶体管106之间。电容器260与沟槽式电容器208并联，由此可进一步提升电容。电容器260可包括电极262、电极264与绝缘层266，但本发明并不以此为限。电极262可共形地设置在介电层256的开口256a中。电极262电连接至掺杂区114与掺杂区128。电极262可同时电连接于掺杂区152与掺杂区114。此外，电极262也可同时电连接于掺杂区154与掺杂区128。电极264设置在电极262上。绝缘层266设置在电极262与电极264之间，由此可形成金属-绝缘体-金属(mim)电容器。在一些实施例中，在电极262与掺杂区152之间、在电极262与掺杂区114之间、在电极262与掺杂区154之间以及在电极262与掺杂区128之间可分别形成金属硅化物(未示出)。

存储器结构200还可包括导体层204与导体层206。导体层204填入开口256a中，且电连接于电极264。导体层204的材料例如是钨。导体层206设置在导体层204上，且电连接于导体层204与电极264。导体层206的材料例如是铜、铝、钨或其组合。此外，存储器结构200可不包括存储器结构100中的内连线结构158。

在一些实施例中，存储器结构200可不包括电容器260，在此情况下，一接触窗(未示出)可同时电连接于掺杂区152与掺杂区114，且另一接触窗(未示出)可同时电连接于掺杂区154与掺杂区128。

另外，在存储器结构200与存储器结构100中，相同或相似的构件以相同或相似的符号表示并省略其说明。

基于上述实施例可知，在存储器结构200中，由于以连接于晶体管104与晶体管106之间的沟槽式电容器208作为存储器的电容器，因此存储器结构200可具有较小的尺寸，且可有效地提升电容器的电容，进而可提升存储器元件的电性效能与集成度。

综上所述，在上述实施例的存储器结构中，由于采用沟槽式电容器作为存储器的电容器，因此可提升存储器元件的电性效能与集成度。

虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。