记忆体单元阵列及其形成方法与流程
本揭示内容是关于记忆体单元阵列的布局设计。
背景技术：
半导体集成电路(ic)产业已生产了各式各样的数字装置以解决在许多不同领域中的议题。这些数字装置中的一些装置(例如记忆体巨集)配置为用于数据的储存。随着集成电路已变地越来越小和越来越复杂，这些数字装置之内的导电线的电阻也发生变化，从而影响这些数字装置的操作电压和整体集成电路的效能。
技术实现要素：
本揭示内容的一态样为一种记忆体单元阵列，包含：第一纵行的记忆体单元、第二纵行的记忆体单元、第一位线、第二位线、以及源极线。第二纵行的记忆体单元在第一方向上与第一纵行的记忆体单元分隔，第一纵行的记忆体单元和第二纵行的记忆体单元排列在不同于第一方向的第二方向上。第一位线耦合到第一纵行的记忆体单元并沿第二方向延伸。第二位线耦合到第二纵行的记忆体单元并沿第二方向延伸。源极线沿第二方向延伸，耦合到第一纵行的记忆体单元和第二纵行的记忆体单元。
本揭示内容的另一态样为一种记忆体单元阵列，包含：第一系列的记忆体单元、第二系列的记忆体单元、第一位线、第二位线、以及源极线。第一系列的记忆体单元排列在第一纵行中和第一方向上。第二系列的记忆体单元排列在第二纵行中和第一方向上，并且在不同于第一方向的第二方向上与第一系列的记忆体单元分隔。第一位线耦合到第一系列的记忆体单元并且沿第一方向延伸。第二位线耦合到第二系列的记忆体单元并且沿第一方向延伸。源极线沿第一方向延伸，耦合到第一系列的记忆体单元和第二系列的记忆体单元，并且位在介于第一系列的记忆体单元和第二系列的记忆体单元之间。源极线包含：第一部分以及第二部分。源极线的第一部分沿第一方向延伸，并且位在第一金属层上。源极线的第二部分沿第一方向延伸，并且位在高于第一金属层的第二金属层上。
本揭示内容的又另一态样为一种形成记忆体单元阵列的方法，方法包含：经由处理器产生记忆体单元阵列的布局设计，其中产生布局设计包含：产生第一系列的记忆体单元布局图案，其对应于制造在记忆体单元的第一纵行中排列的第一系列的记忆体单元，第一系列的记忆体单元布局图案中的每个布局图案在第一方向上与第一系列的记忆体单元布局图案中的一相邻的布局图案分隔；产生第二系列的记忆体单元布局图案，其对应于制造在记忆体单元的第二纵行中排列的第二系列的记忆体单元，第二系列的记忆体单元布局图案在不同于第一方向的第二方向上与第一系列的记忆体单元布局图案分隔，第二系列的记忆体单元布局图案中的每个布局图案在第一方向上与第二系列的记忆体单元布局图案中的一相邻的布局图案分隔；产生第一系列的导电线特征布局图案，其沿第一方向延伸，第一系列的导电线特征布局图案中的布局图案位在介于第一系列的记忆体单元布局图案和第二系列的记忆体单元布局图案之间，第一系列的导电特征布局图案对应于制造源极线，源极线沿第一方向延伸并耦合到第一系列的记忆体单元和第二系列的记忆体单元；以及基于布局设计制造记忆体单元阵列。
附图说明
由以下的详细描述，并与所附附图一起阅读，会最佳地理解本揭示内容的各方面。值得注意的是，根据业界的标准惯例，各个特征并未按比例绘制。事实上，为了清楚地讨论，各个特征的尺寸可能任意地增加或减小。
图1是根据一些实施方式的记忆体单元的电路图；
图2是根据一些实施方式的记忆体单元阵列的方块图，记忆体单元阵列具有多个在图1中的记忆体单元；
图3是根据一些实施方式的记忆体电路的示意图；
图4a至图4h是根据一些实施方式的布局设计的图；
图5a、图5b、图5c、图5d、和图5e是根据一些实施方式的记忆体电路的截面视图；
图6是根据一些实施方式的形成或制造记忆体电路的方法的流程图；
图7是根据一些实施方式的产生记忆体电路的布局设计的方法的流程图；
图8是根据一些实施方式的用于设计集成电路布局设计的系统的示意图；
图9是根据本揭示内容的至少一个实施方式的集成电路制造系统以及与其相关联的集成电路制造流程的方块图。
【符号说明】
100：记忆体单元
102：选择器元件
104：电阻切换元件
104a：底部电极
104b：电阻切换材料
104c：顶部电极
200：记忆体单元阵列
202[1,1]、202[1,2]、202[1,n-1]、202[1,n]、202[2,1]、202[2,2]、202[2,n-1]、202[2,n]、202[m-1,1]、202[m-1,2]、202[m-1,n-1]、202[m-1,n]、202[m,1]、202[m,2]、202[m,n-1]、202[m,n]：记忆体单元
202a：阵列的记忆体单元
300：记忆体电路
302：记忆体单元阵列
302[1,1]、302[1,2]、302[2,1]、302[2,2]：记忆体单元
310：主动区域
312：主动区域
314a、314b、314c、314d：选择器元件
316a、316b、318a、318b：栅极部分
320a、320b、320c、320d：导电结构
330：系列的导电结构
330a、330b、330c、330d：导电结构
340a、340b、340c、340d：导电结构
350：系列的电阻切换元件
350a、350b、350c、350d：电阻切换元件
400：布局设计
400b、400c、400d、400e、400f、400g、400h：部分
402[1,1]、402[1,2]、402[2,1]、402[2,2]：记忆体单元布局图案
404a、404b、404c、404d：选择器元件布局图案
410：主动区域布局图案
411：系列的主动区域布局图案
412：主动区域布局图案
414：系列的导电特征布局图案
414a、414b、414c、414d、414e：导电特征布局图案
416：系列的栅极布局图案
416a、416b：栅极布局图案
418a、418b：栅极布局图案
420：系列的扩散区上金属区布局图案
420a、420b、420c、420d：扩散区上金属区布局图案
422：系列的扩散区上金属区布局图案
422a、422b、422c、422d、422e、422f：扩散区上金属区布局图案
424：系列的导电特征布局图案
424a、424b、424c、424d、424e：导电特征布局图案
430：系列的导孔布局图案
430a、430b、430c、430d：导孔布局图案
432：系列的导孔布局图案
432a、432b、432c、432d、432e、432f：导孔布局图案
434：系列的导电特征布局图案
434a、434b、434c、434d：导电特征布局图案
436：系列的导电特征布局图案
436a、436b、436c：导电特征布局图案
438：系列的导孔布局图案
438a、438b、438c、438d：导孔布局图案
440：系列的导电特征布局图案
440a、440b：导电特征布局图案
450：系列的电阻切换元件布局图案
450a、450b、450c、450d：电阻切换元件布局图案
452：系列的底部电极布局图案
452a、452b、452c、452d：底部电极布局图案
454：系列的电阻切换材料布局图案
454a、454b、454c、454d：电阻切换材料布局图案
460：系列的顶部电极布局图案
460a、460b、460c、460d：顶部电极布局图案
470：系列的导电特征布局图案
470a、470b：导电特征布局图案
472：系列的导孔布局图案
472a、427b、472c、472d、472e、472f、472g、472h：导孔布局图案
500：记忆体电路
502a、502b：记忆体单元
510：主动区域
511：系列的主动区域
512：主动区域
514：系列的导电结构
514a、514c、514e：导电结构
516：系列的栅极
516a、516b：栅极
520：系列的接触
520a、520c：接触
522：系列的接触
522a、522b、522d：接触
524：系列的导电结构
524a、524c、524e：导电结构
530：系列的导孔
530a、530c：导孔
532：系列的导孔
532a、532b、532d：导孔
534：系列的导电结构
534a、534c：导电结构
536：系列的导电结构
536a、536b：导电结构
538：系列的导孔
538a、538c：导孔
540：系列的导电结构
540a、540b：导电结构
550：系列的电阻切换元件
550a、550c：电阻切换元件
552：底部电极
552a、552c：底部电极
554：电阻切换材料
554a、554c：电阻切换材料
560：顶部电极
560a、560c：顶部电极
570：系列的导电结构
570a、570b：导电结构
572：系列的导孔
572a、572b、572e、572f：导孔
600：方法
602、604：操作
700：方法
702、704、706、708、710：操作
800：系统
802：处理器
804：计算机可读取记录媒体
806：计算机程序码
808：总线
810：输入/输出接口
812：网络接口
814：网络
816：布局设计
818：使用者界面
820：制造单元
900：系统
920：设计公司
922：集成电路设计布局
930：光罩公司
932：数据准备
934：光罩制造
940：晶圆厂
942：晶圆
960：集成电路装置
a-a’：切线
b-b’：切线
be：底部电极
bl：位线
bl[1]、bl[2]、bl[n-1]、bl[n]：位线
bl1、bl2：位线
c-c’：切线
d-d’：切线
m1：层
m2：层
m3：层
m4：层
m5：层
md：层
n1：nmos晶体管
poly：层
re：电阻切换元件
re1：电阻切换元件
se1：选择器元件
sl：源极线
sl[1]、sl[x]：源极线
sl1：源极线
te：顶部电极
tmo：过渡金属氧化物
v1：层
v2：层
v4：层
wl：字线
wl[1]、wl[2]、wl[m-1]、wl[m]：字线
wl1、wl2：字线
具体实施方式
之后的揭示内容提供了不同的实施方式或实施例，以实现所提供的主题的特征。以下描述构成要素、材料、数值、步骤、排列等的具体实施例，以简化本揭示内容。这些当然仅是实施例，而不是限制性的。也构想了其他构成要素、材料、数值、步骤、排列等。例如，在随后的描述中，第二特征形成于第一特征之上或上方，可能包括其中第一和第二特征形成直接接触的实施方式，并且在介于第一和第二特征之间可能形成附加的特征，因此也可能包括第一和第二特征不是直接接触的实施方式。另外，本揭示内容可能在各个实施例中重复标示号码和/或字母。这样的重复，是为了是简化和清楚起见，并不是意指所讨论的各个实施方式之间和/或配置之间的关系。
此外，可能在此使用空间上的相对用语，诸如“之下”、“低于”、“较下”、“高于”、“较上”和类似用语，以易于描述如附图所绘示的一个元件或特征与另一个元件或特征之间的关系。除了在附图中所绘示的方向以外，空间上的相对用语旨在涵盖装置在使用中或操作中的不同方向。设备可能有其他方向(旋转90度或其他方向)，并且此处所使用的空间上相对用语也可能相应地解释。
根据一些实施方式，记忆体单元阵列包括第一纵行的记忆体单元、第二纵行的记忆体单元、第一位线、第二位线、和源极线。第二纵行的记忆体单元在第一方向上与第一纵行的记忆体单元分隔。第一纵行的记忆体单元和第二纵行的记忆体单元沿着不同于第一方向的第二方向排列。第一位线耦合到第一纵行的记忆体单元，并沿第二方向延伸。第二位线耦合到第二纵行的记忆体单元，并沿第二方向延伸。源极线沿第二方向延伸，耦合到第一纵行的记忆体单元和第二纵行的记忆体单元，并且第一纵行的记忆体单元和第二纵行的记忆体单元共用源极线。
在一些实施方式中，源极线包括第一导电线，第一导电线沿第二方向延伸并且位在第一金属层上。在一些实施方式中，源极线还包括第二导电线和一系列的导孔。在一些实施方式中，第二导电线沿第二方向延伸，并且位在高于第一金属层的第二金属层上。在一些实施方式中，所述系列的导孔电性耦合第一导电线和第二导电线。
在一些实施方式中，第一位线的电阻或第二位线的电组基本上等于源极线的电阻。
在一些实施方式中，第一或第二位线包括第三导电线，第三导电线沿第二方向延伸，并且位在第三金属层上。在一些实施方式中，第一或第二位线还包括第四导电线和另一系列的导孔。在一些实施方式中，第四导电线沿第二方向延伸，并且位在高于第三金属层的第四金属层上。在一些实施方式中，所述另一系列的导孔电性耦合第三导电线和第四导电线。
在一些实施方式中，记忆体单元阵列包括由相邻的纵行的记忆体单元共用的源极线sl1，导致了源极线的数目和相应的布线路径的数目与其他方式相比较少。在一些实施方式中，经由具有较少的源极线和相应的布线路径，在记忆体单元中的源极线的宽度和相应的布线路径的宽度增加，导致了与其他方式相比较小的源极线电阻。在一些实施方式中，经由具有较小的源极线电阻，源极线电阻和位线电阻之间的差异与其他方式相比较小。在一些实施方式中，经由源极线电阻和位线电阻之间的差异与其他方式相比较小，导致了用于读取和写入记忆体单元阵列的周边电路更简单。
记忆体单元
图1是根据一些实施方式的记忆体单元100的电路图。
记忆体单元100是用于说明的电阻式随机存取记忆体(resistiverandomaccessmemory，rram)单元。其他类型的记忆体在各个实施方式的范围之内。例如，在一些实施方式中，记忆体单元100包括铁电随机存取记忆体(ferroelectricram，f-ram)、磁阻式随机存取记忆体(magnetoresistiveram，mram)、相变记忆体(phase-changememory，pcm)、其他形式的非挥发性随机存取记忆体单元、或类似者。记忆体单元100配置为基于记忆体单元的电阻储存逻辑的“1”或逻辑的“0”。
记忆体单元100包含选择器元件(se)102和电阻切换元件(re)104。在一些实施方式中，记忆体单元100称为“1t1r”(一晶体管、一电阻器)架构。在一些实施方式中，除了一个以外，记忆体单元100采用了多个晶体管或电阻元件。
选择器元件102是n型金属氧化物半导体(nmos)晶体管n1。在一些实施方式中，选择器元件102是p型金属氧化物导体(pmos)晶体管。在选择器元件102中，其他类型的晶体管或晶体管的数目在本揭示内容的构想范围之内。在一些实施方式中，选择器元件102包括一或多个二极体元件或二极体耦合的晶体管。在一些实施方式中，选择器元件102包括能够表现出切换行为或功能的一或多个元件。
nmos晶体管n1的栅极端子耦合到字线wl1，并且配置为接收字线讯号(未标记)。nmos晶体管n1的漏极端子与电阻切换元件104耦合。nmos晶体管n1的源极端子耦合到源极线sl1，并且配置为向/从源极线sl1输出/接收源极线讯号(未标记)。在一些实施方式中，nmos晶体管n1的源极端子耦合到电阻切换元件104，并且nmos晶体管n1的漏极端子耦合到源极线sl1。
电阻切换元件104包括底部电极104a、电阻切换材料104b、和顶部电极104c。电阻切换元件104配置为基于电阻切换材料104b的可变的电阻储存逻辑的“1”或逻辑的“0”。在一些实施方式中，基于向字线wl1、位线bl1、或源极线sl1施加的至少一个电压来调节电阻切换材料104b的电阻。
底部电极(be)104a耦合到nmos晶体管n1的漏极。顶部电极(te)104c耦合到位线bl1。底部电极(be)104a和顶部电极(te)104c是导电结构。在一些实施方式中，导电结构包括金属、金属化合物、或掺杂的半导体。在一些实施方式中，金属包括至少cu(铜)、co、w、ru、al、或类似者。a在一些实施方式中，金属化合物包括至少alcu、w-tin、tisix、nisix、tin、tan、或类似者。在一些实施方式中，掺杂的半导体包括至少掺杂的硅或类似者。
电阻切换材料104b位在介于底部电极(be)104a和顶部电极(te)104c之间。在一些实施方式中，电阻切换材料104b是具有一或多层的介电材料。在一些实施方式中，介电材料包括一或多种过渡金属氧化物(transitionmetaloxides，tmo)。在一些实施方式中，过渡金属氧化物(tmo)包括选自由hfox、taox、tiox、alox、cuox、niox、wox、其混合物、和其合金所组成的群组中的至少一种。在一些实施方式中，介电材料包括一或多种二元氧化物。在一些实施方式中，二元氧化物包括选自由vox、crox、mnox、feox、coox、znox、yox、zrox、nbox、moox、ruox、agox、siox、ceox、其混合物、和其合金所组成的群组中的至少一种。在一些实施方式中，介电材料包括一或多种三元氧化物。在一些实施方式中，三元氧化物包括选自由srzrox、srtiox、其混合物、和其合金所组成的群组中的至少一种。在一些实施方式中，介电材料包括一或多种四元氧化物。在一些实施方式中，四元氧化物包括选自由cdmcenfexoy、其混合物、和其合金所组成的群组中的至少一种。
在一些实施方式中，电阻切换材料104b从称为“设置”的低电阻状态变化成称为“重置”的高电阻状态，反之亦然。
在一些实施方式中，电阻切换材料104b经由向一相应的字线wl1、位线bl1、或源极线sl1施加至少一电压而“设置”，从而形成或再形成通过电阻切换材料104b的细丝或导电路径。
在一些实施方式中，电阻切换材料104b经由向一相应的字线wl1、位线bl1、或源极线sl1施加至少一电压而“重置”，从而中断通过电阻切换材料104b的细丝或导电路径。
记忆体单元阵列
图2是根据一些实施方式的记忆体单元阵列200的方块图，记忆体单元阵列200具有多个在图1中的记忆体单元。例如，图1的记忆体单元100可用来作为在记忆体单元阵列200中的一或多个记忆体单元。
记忆体单元阵列200包含一个阵列的记忆体单元202[1,1]、202[1,2]、…、202[2,2]、…、202[m,n](合称为“阵列的记忆体单元202a”)，具有m个横列和n个纵行，其中n是与在阵列的记忆体单元202a中的纵行的数目对应的正整数，m是与在阵列的记忆体单元202a中的横列的数目对应的正整数。在阵列的记忆体单元202a中横列的单元排列在第一方向x上。在阵列的记忆体单元202a中纵行的单元排列在第二方向y上。第二方向y不同于第一方向x。在一些实施方式中，第二方向y垂直于第一方向x。图1的记忆体单元100可用来作为在阵列的记忆体单元202a中的一或多个记忆体单元。
在阵列的记忆体单元202a中，每个记忆体单元202[1,1]、202[1,2]、…、202[2,2]…、202[m,n]包括一相应的电阻切换元件re1，电阻切换元件re1耦合到一相应的选择器元件se1。图1的电阻切换元件104可用来作为在记忆体单元阵列200中的一或多个电阻切换元件re1，因此省略了类似的详细描述。图1的选择器元件102可用来作为在记忆体单元阵列200中的一或多个选择器元件se1，因此省略了类似的详细描述。
在记忆体单元阵列200中，不同类型的记忆体单元在本揭示内容的构想范围之内。阵列的记忆体单元202a的不同的配置在本揭示内容的构想范围之内。在阵列的记忆体单元202a中，位线bl、字线wl、或源极线sl的不同的配置在本揭示内容的构想范围之内。此外，在一些实施方式中，阵列的记忆体单元202a包括多个群组的不同类型的记忆体单元。
记忆体单元阵列200还包括m条字线wl[1]、…wl[m](合称为“字线wl”)。在阵列的记忆体单元202a中，每个横列1、…、m与一相应的字线wl[1]、…、wl[m]相关联。每个字线wl沿第一方向x延伸。在阵列的记忆体单元202a中，系列的字线wl中的一或多条字线对应于图1的字线wl1。
记忆体单元阵列200还包含n条位线bl[1]、…bl[n](合称为“位线bl”)。在阵列的记忆体单元202a中，每个纵行1、…、n与一相应的位线bl[1]、…、bl[n]相关联。每个位线bl沿第二方向y延伸。在阵列的记忆体单元202a中，系列的位线bl中的一或多条位线对应于图1的位线bl1。
记忆体单元阵列200还包括x条源极线sl[1]、…sl[x](合称为“源极线sl”)，其中x是与源极线的数目对应的正整数。在一些实施方式中，对于在阵列的记忆体单元202a中偶数数目的纵行n，整数x等于n/2。在一些实施方式中，对于在阵列的记忆体单元202a中奇数数目的纵行n，整数x等于(n+1)/2。
在一些实施方式中，每条源极线sl[1]、…、sl[x]位在介于位线bl[1]、…、bl[n]中的一对相应的位线之间。在一些实施方式中，在阵列的记忆体单元202a中相邻的纵行的记忆体单元配置为共用系列的源极线sl中的单一个源极线。例如，阵列的记忆体单元202a中的纵行1和纵行2共用源极线sl1。类似地，阵列的记忆体单元202a中的纵行2和纵行3共用源极线sl2。类似地，阵列的记忆体单元202a中的纵行n-1和纵行n共用源极线slx。
每个源极线sl沿第二方向y延伸。在阵列的记忆体单元202a中，所述系列的源极线sl中的一或多条源极线对应于图1的源极线sl1。
在一些实施方式中，阵列的记忆体单元202a中的一记忆体单元位在介于位线bl中的一相邻的位线和源极线sl中的一相邻的源极线之间。例如，在记忆体单元阵列200的横列1和纵行1中，记忆体单元202[1,1]位在介于位线bl[1]和源极线sl[1]之间。类似地，在记忆体单元阵列200的横列1和纵行2中，记忆体单元202[1,2]位在介于源极线sl[1]和位线bl[2]之间。
每个电阻切换元件re1耦合在介于位线bl中的一相应的位线和一相应的选择器元件se1的一相应的漏极端子之间。一相应的选择器元件se1中的每个栅极端子耦合到字线wl中的一相应的字线。一对相邻的选择器元件se1的源极端子耦合到源极线sl中的一相应的源极线。换言之，在记忆体单元阵列200中相邻的纵行的记忆体单元之间共用源极线sl。
例如，记忆体单元202[1,1]的电阻切换元件re1耦合到位线bl[1]，记忆体单元202[1,1]的选择器元件se1的栅极端子耦合到字线wl[1]，和记忆体单元202[1,1]的选择器元件se1的源极端子耦合到源极线sl1。类似地，记忆体单元202[1,2]的电阻切换元件re1耦合到位线bl[2]，记忆体单元202[1,2]的选择器元件se1的栅极端子耦合到字线wl[1]，和记忆体单元202[1,2]的选择器元件se1的源极端子耦合到源极线sl1。记忆体单元202[1,1]的选择器元件se1和记忆体单元202[1,2]的选择器元件se1共用源极线sl1。
在一些实施方式中，记忆体单元阵列200包括由相邻的纵行的记忆体单元共用的源极线sl，导致了源极线的数目和相应的布线路径的数目与其他方式相比较少。
在一些实施方式中，经由具有较少的源极线和相应的布线路径，在记忆体单元阵列200中源极线的宽度和相应的布线路径的宽度增加，导致了与其他方式相比较小的源极线电阻。
在一些实施方式中，经由具有较小的源极线电阻，源极线电阻和位线电阻之间的差异与其他方式相比较小。在一些实施方式中，经由源极线电阻和位线电阻之间的差异与其他方式相比较小，导致了用于读取和写入记忆体单元阵列200的周边电路更简单。
在一些实施方式中，经由记忆体单元阵列200或记忆体电路300(图3)或记忆体电路500(图5a至图5e)具有较少的源极线和相应的布线路径，记忆体单元阵列200、记忆体电路300、或记忆体电路500与其他的记忆体单元阵列或记忆体电路相比，占据较小的面积。在一些实施方式中，经由与其他记忆体单元阵列相比占据较小的面积，记忆体单元阵列200、记忆体电路300、或记忆体电路500与其他方式相比更为密集并且具有较大的记忆体容量。
记忆体电路
图3是根据一些实施方式的记忆体电路300的示意图。记忆体电路300是图2的记忆体单元阵列200的方块图的一实施方式，以示意图表示。
记忆体电路300与图2的记忆体单元阵列200相关。记忆体电路300包括记忆体单元阵列302。记忆体电路300是记忆体单元阵列302的两个相邻的纵行和两个相邻的横列的示意图示。记忆体单元阵列302类似于图2的记忆体单元阵列200，因此省略了类似的详细描述。
记忆体单元阵列302包括记忆体单元302[1,1]、302[1,2]、302[2,1]、和302[2,2]、位线bl1和bl2、字线wl1和wl2、以及源极线sl1。
记忆体单元302[1,1]、302[1,2]、302[2,1]、和302[2,2]类似于图2的相应的记忆体单元202[1,1]、202[1,2]、202[2,1]、和202[2,2]，因此省略了类似的详细描述。位线bl1和bl2类似于图2的相应的位线bl[1]和bl[2]，因此省略了类似的详细描述。字线wl1和wl2类似于图2的相应的字线wl[1]和wl[2]，因此省略了类似的详细描述。源极线sl1类似于图2的源极线sl[1]，因此省略了类似的详细描述。
记忆体单元302[1,1]、302[1,2]、302[2,1]、和302[2,2]包括耦合到相应的电阻切换元件350a、350b、350c、和350d的相应的选择器元件314a、314b、314c、和314d。选择器元件314a、314b、314c、和314d类似于图2的选择器元件se1，因此省略了类似的详细描述。电阻切换元件350a、350b、350c、和350d类似于图2的电阻切换元件re1，因此省略了类似的详细描述。
选择器元件314a是晶体管装置，具有主动区域310和字线wl1的两个栅极部分316a和316b(例如，指状物)。在一些实施方式中，选择器元件314a或314b的主动区域310，或者选择器元件314c或314d的主动区域312(在以下描述)，称为定义氧化层(oxidedefinition，od)区域，其定义记忆体电路300的源极或漏极扩散区域。选择器元件314a的主动区域310的源极耦合到源极线sl1。选择器元件314a的主动区域310的漏极经由导电结构320a和导电结构330a耦合到电阻切换元件350a。电阻切换元件350a位在介于导电结构320a和导电结构340a之间。电阻切换元件350a经由导电结构340a耦合到位线bl1。
选择器元件314b是晶体管装置，具有主动区域310和字线wl2的两个栅极部分318a和318b(例如，指状物)。选择器元件314b的主动区域310的源极耦合到源极线sl1。选择器元件314b的主动区域310的漏极经由导电结构320b和导电结构330b耦合到电阻切换元件350b。电阻切换元件350b位在介于导电结构320b和导电结构340b之间。电阻切换元件350b经由导电结构340b耦合到位线bl1。
选择器元件314c是晶体管装置，具有主动区域312和字线wl1的两个栅极部分316a和316b(例如，指状物)。选择器元件314c的主动区域312的源极耦合到源极线sl1。选择器元件314c的主动区域312的漏极经由导电结构320c和导电结构330c耦合到电阻切换元件350c。电阻切换元件350c位在介于导电结构320c和导电结构340c之间。电阻切换元件350c经由导电结构340b耦合到位线bl2。
选择器元件314d是晶体管装置，具有主动区域312和字线wl2的两个栅极部分318a和318b(例如，指状物)。选择器元件314d的主动区域312的源极耦合到源极线sl1。选择器元件314d的主动区域312的漏极经由导电结构320d和导电结构330d耦合到电阻切换元件350d。电阻切换元件350d位在介于导电结构320d和导电结构340d之间。电阻切换元件350d经由导电结构340d耦合到位线bl2。
在一些实施方式中，至少字线wl1或wl2在记忆体电路300的多晶硅(poly)层中。
源极线sl1耦合到选择器元件314a和314b的主动区域310的源极和选择器元件314c和314d的主动区域312的源极。在一些实施方式中，源极线sl1在记忆体电路300的金属一(m1)层中。在一些实施方式中，源极线sl1在记忆体电路300的m1层中和金属二(m2)层中。在一些实施方式中，至少导电结构330a、330b、330c、或330d在记忆体电路300的m1层中。在一些实施方式中，至少导电结构330a、330b、330c、或330d在记忆体电路300的m1和m2层中。
在一些实施方式中，至少导电结构320a、320b、320c、或320d在记忆体电路300的金属三(m3)层中。
在一些实施方式中，至少导电结构340a、340b、340c、或340d在记忆体电路300的金属四(m4)层中。在一些实施方式中，至少电阻切换元件350a、350b、350c、或350d在介于记忆体电路300的m3层和m4层之间。
在一些实施方式中，至少位线bl1或bl2在记忆体电路300的m4层中。在一些实施方式中，至少位线bl1或bl2在记忆体电路300的m4层和金属五(m5)层中。
在一些实施方式中，poly层低于m1层。在一些实施方式中，m1层低于m2层。在一些实施方式中，m2层低于m3层。在一些实施方式中，m3层低于m4层。在一些实施方式中，m4层低于m5层。其他的金属层在本揭示内容的范围之内。
在一些实施方式中，记忆体电路300也包括由于简化起见而未描述的其他电路(例如，其他驱动器电路、定时电路、解码器电路等)。
记忆体电路的布局设计
图4a至图4h是根据一些实施方式的布局设计400的图。布局设计400是图3的记忆体电路300或图1的记忆体单元100的布局图。布局设计400可用于制造记忆体单元100、记忆体电路300或500。
图4a是布局设计400的图。为了便于说明，图4b至图4h的一些标记的元件未在图4a中标记。在一些实施方式中，图4a至图4h包括未显示在图4a至图4h中的额外元件。
图4b至图4h是图4a的布局设计400的相应的部分400b至400h的图，为了便于说明而简化。部分400b包括从布局设计400的主动(od)层至金属一(m1)层的图4a的布局设计400的一或多个特征。部分400c包括从布局设计400的m1层至m2层的图4a的布局设计400的一或多个特征。部分400d包括从布局设计400的m2层至m3层的图4a的布局设计400的一或多个特征。部分400e包括从布局设计400的m3层至te层(顶部电极层)的图4a的布局设计400的一或多个特征。部分400f包括从布局设计400的m3层至m4层的图4a的布局设计400的一或多个特征。部分400g包括从布局设计400的m4层和导孔四(v4)层的图4a的布局设计400的一或多个特征。部分400h包括从布局设计400的m5层和v4层的图4a的布局设计400的一或多个特征。
布局设计400包括一或多个记忆体单元布局图案402[1,1]、402[1,2]、402[2,1]、或402[2,2]。记忆体单元布局图案402[1,1]、402[1,2]、402[2,1]、和402[2,2]可用于制造图3的记忆体电路300的相应的记忆体单元302[1,1]、302[1,2]、302[2,1]、和302[2,2]。
在一些实施方式中，记忆体单元布局图案402[1,1]、402[1,2]、402[2,1]、402[2,2]包括至少一相应的选择器元件布局图案404a、404b、404c、404d和一相应的电阻切换元件布局图案450a、450b、450c、450d(如下所述)。
在一些实施方式中，选择器元件布局图案404a包括至少扩散区上金属区(metaloverdiffusion)布局图案420a、422a、422b、栅极布局图案416a、416b、或主动区域布局图案410(如下所述)。
在一些实施方式中，选择器元件布局图案404b包括至少扩散区上金属区布局图案420b、422b、422c、栅极布局图案418a、418b、或主动区域布局图案410(如下所述)。
在一些实施方式中，选择器元件布局图案404c包括至少扩散区上金属区布局图案420c、422d、422e、栅极布局图案416a、416b、或主动区域布局图案412(如下所述)。
在一些实施方式中，选择器元件布局图案404d包括至少扩散区上金属区布局图案420d、422e、422f、栅极布局图案418a、418b、或主动区域布局图案412(如下所述)。
布局设计400包括沿第二方向y延伸的主动区域布局图案410、412(合称为一“系列的主动区域布局图案411”)。所述系列的主动区域布局图案411中的主动区域布局图案410、412在第一方向x上互相分隔。主动区域布局图案410、412可用于制造图3的相应的主动区域310、312，或是记忆体电路500的相应的主动区域510、512(图5a至图5e)。在一些实施方式中，所述系列的主动区域布局图案411位在第一布局层上。在所述系列的主动区域布局图案411中，图案的其他配置或数目在本揭示内容的范围之内。
主动区域布局图案410是记忆体单元布局图案402[1,1]和402[1,2]的一部分。
布局设计400还包括栅极布局图案416a、416b、418a、418b(合称为一“系列的栅极布局图案416”)，每个布局图案沿第一方向x延伸。所述系列的栅极布局图案416中的每个布局图案在第二方向y上与所述系列的栅极布局图案416中的一相邻的布局图案隔开第一间距。
栅极布局图案416a、416b、418a、418b可用于制造图3的相应的栅极部分316a、316b、318a、318b。栅极布局图案416a、416b可用于制造记忆体电路500的相应的栅极516a、516b(图5a至图5e)。所述系列的栅极布局图案416位在不同于第一布局层的第二布局层(poly)上。所述系列的主动区域布局图案411低于所述系列的栅极布局图案416。
栅极布局图案416a、416b、418a、418b可用于制造图3的相应的选择器元件314a、314b、314c、314d的nmos晶体管n1的栅极端子。在所述系列的栅极布局图案416中，图案的其他配置或数目在本揭示内容的范围之内。
布局设计400还包括扩散区上金属区布局图案420a、420b、420c、420d(下文称为一“系列的扩散区上金属区布局图案420”)和扩散区上金属区布局图案422a、422b、422c、422d、422e、422f(下文称为一“系列的扩散区上金属区布局图案422”)。在一些实施方式中，所述系列的扩散区上金属区布局图案420或422至少沿第一方向x或第二方向y延伸。
所述系列的扩散区上金属区布局图案420或422中的每个布局图案在至少第一方向x上或第二方向y上与所述系列的扩散区上金属区布局图案420或422中的一相邻的布局图案分隔。所述系列的扩散区上金属区布局图案位在第三布局层上。在一些实施方式中，布局设计400的第三布局层是扩散区上金属区(metaloverdiffusion，md)层。在一些实施方式中，md层位在高于至少布局设计400的主动区域。
在一些实施方式中，所述系列的扩散区上金属区布局图案420或422包括位在布局设计400的扩散区上导孔(viaoverdiffusion，vd)层、金属零(m0)层、或导孔零(v0)层上的布局图案的一或多个特征，为简洁起见未示出。例如，在一些实施方式中，第三布局层可能也包括布局设计400的m0层、poly层或md层。在一些实施方式中，所述系列的扩散区上金属区布局图案420或422还包括导孔布局图案，导孔布局图案可用于制造耦合到较上的金属层(例如，导电特征布局图案414a、414b、414c、414d、414e)的一相应的系列的导孔。
所述系列的扩散区上金属区布局图案420或422可用于制造记忆体电路500的一相应的系列的接触520或522(图5a至图5e)。
在一些实施方式中，扩散区上金属区布局图案420a可用于制造图2的记忆体单元202[1,1]或图3的记忆体单元302[1,1]的nmos晶体管n1的至少一个漏极端子。在一些实施方式中，扩散区上金属区布局图案420b可用于制造图2的记忆体单元202[2,1]或图3的记忆体单元302[2,1]的nmos晶体管n1的至少一个漏极端子。在一些实施方式中，扩散区上金属区布局图案420c可用于制造图2的记忆体单元202[1,2]或图3的记忆体单元302[1,2]的nmos晶体管n1的至少一个漏极端子。在一些实施方式中，扩散区上金属区布局图案420d可用于制造图2的记忆体单元202[2,2]或图3的记忆体单元302[2,2]的nmos晶体管n1的至少一个漏极端子。
在一些实施方式中，扩散区上金属区布局图案422a或422b可用于制造图2的记忆体单元202[1,1]或图3的记忆体单元302[1,1]的nmos晶体管n1的至少一个源极端子。在一些实施方式中，扩散区上金属区布局图案422b或422c可用于制造图2的记忆体单元202[2,1]或图3的记忆体单元302[2,1]的nmos晶体管n1的至少一个源极端子。在一些实施方式中，扩散区上金属区布局图案422d或422e可用于制造图2的记忆体单元202[1,2]或图3的记忆体单元302[1,2]的nmos晶体管n1的至少一个源极端子。在一些实施方式中，扩散区上金属区布局图案422e或422f可用于制造图2的记忆体单元202[2,2]或图3的记忆体单元302[2,2]的nmos晶体管n1的至少一个源极端子。
扩散区上金属区布局图案420a、420b、422a、422b、422c高于主动区域布局图案410。扩散区上金属区布局图案420c、420d、422d、422e、422f高于主动区域布局图案412。在所述系列的扩散区上金属区布局图案420或422中，图案的其他配置或数目在本揭示内容的范围之内。
布局设计400还包括沿第二方向y延伸的导电特征布局图案414a、414b、414c、414d、414e(下文称为一“系列的导电特征布局图案414”)。在一些实施方式中，所述系列的导电特征布局图案414在两个方向(例如，第一方向x或第二方向y)上延伸。所述系列的导电特征布局图案414包括一或多个导电特征布局图案。所述系列的导电特征布局图案414位在第四布局层上。在一些实施方式中，布局设计400的第四布局层是金属一(m1)。在一些实施方式中，m1层位在高于至少布局设计400的主动区域、m0层、poly层、或md层。
所述系列的导电特征布局图案414可用于制造记忆体电路500的一相应的系列的导电结构514(图5a至图5e)。导电特征布局图案414a、414b、414c、414d可用于制造图3的相应的导电结构330a、330b、330c、330d。导电特征布局图案414e可用于制造图3的源极线sl1或记忆体电路500的导电结构514e(图5a至图5e)。
导电特征布局图案414a、414c与栅极布局图案416a、416b重叠。导电特征布局图案414b、414d与栅极布局图案418a、418b重叠。导电特征布局图案414e与栅极布局图案416a、416b、418a、418b、和主动区域布局图案410、412重叠。
导电特征布局图案414a、414c与相应的扩散区上金属区布局图案420a、420c重叠。导电特征布局图案414b、414d与相应的扩散区上金属区布局图案420b、420d重叠。导电特征布局图案414e与扩散区上金属区布局图案422a、422b、422c、422d、422e、422f重叠。
导电特征布局图案414a、414b位在高于主动区域布局图案410的一边缘，主动区域布局图案410的此边缘与图3的相应的选择器元件314a、314b的nmos晶体管n1的相应的漏极区域相关。导电特征布局图案414c、414d位在高于主动区域布局图案412的一边缘，主动区域布局图案412的此边缘与图3的相应的选择器元件314c、314d的nmos晶体管n1的相应的漏极区域相关。导电特征布局图案414e位在高于主动区域布局图案410和412的一边缘，主动区域布局图案410和412的此边缘与图3的相应的选择器元件314a、314b、314c、314d的nmos晶体管n1的源极区域相关。
在所述系列的导电特征布局图案414中，图案的其他配置或数目在本揭示内容的范围之内。
布局设计400还包括沿第二方向y延伸的导电特征布局图案424a、424b、424c、424d、424e(下文称为一“系列的导电特征布局图案424”)。在一些实施方式中，所述系列的导电特征布局图案424在两个方向(例如，第一方向x或第二方向y)上延伸。所述系列的导电特征布局图案424包括一或多个导电特征布局图案。所述系列的导电特征布局图案424位在第五布局层上。在一些实施方式中，布局设计400的第五布局层是金属二(m2)。在一些实施方式中，m2层位在高于至少布局设计400的主动区域、m0层、poly层、md层或m1层。
所述系列的导电特征布局图案424可用于制造记忆体电路500的一相应的系列的导电结构524(图5a至图5e)。在一些实施方式中，导电特征布局图案424a、424b、424c、424d可用于制造图3的相应的导电结构330a、330b、330c、330d。导电特征布局图案424e可用于制造图3的源极线sl1或记忆体电路500的导电结构524e(图5a至图5e)。在一些实施方式中，图3的源极线sl1或图5a至图5e的记忆体电路500包括导电结构514e、524e，导电结构514e、524e位在两个不同的金属层上，并且经由相应的导电特征布局图案414e、424e制造。
导电特征布局图案424a、424b、424c、424d、424e高于相应的导电特征布局图案414a、414b、414c、414d、414e。在一些实施方式中，至少导电特征布局图案424a、424b、424c、424d、或424e的一边缘在至少第一方向x或第二方向y上与一相应的导电特征布局图案414a、414b、414c、414d、或414e的一边缘对准。
导电特征布局图案424a、424c与栅极布局图案416a、416b重叠。导电特征布局图案424b、424d与栅极布局图案418a、418b重叠。导电特征布局图案424e与栅极布局图案416a、416b、418a、418b、和主动区域布局图案410、412重叠。
导电特征布局图案424a、424c与相应的扩散区上金属区布局图案420a、420c重叠。导电特征布局图案424b、424d与相应的扩散区上金属区布局图案420b、420d重叠。导电特征布局图案424e与扩散区上金属区布局图案422a、422b、422c、422d、422e、422f重叠。
导电特征布局图案424a、424b位在高于主动区域布局图案410的一边缘，主动区域布局图案410的此边缘与图3的相应的选择器元件314a、314b的nmos晶体管n1的相应的漏极区域相关。导电特征布局图案424c、424d位在高于主动区域布局图案412的一边缘，主动区域布局图案412的此边缘与图3的相应的选择器元件314c、314d的nmos晶体管n1的相应的漏极区域相关。导电特征布局图案424e位在高于主动区域布局图案410、412的一边缘，主动区域布局图案410、412的此边缘与图3的相应的选择器元件314a、314b、314c、314d的nmos晶体管n1的相应的源极区域相关。
在所述系列的导电特征布局图案424中，图案的其他配置或数目在本揭示内容的范围之内。
布局设计400还包括导孔布局图案430a、430b、430c、430d(合称为一“系列的导孔布局图案430”)和导孔布局图案432a、432b、432c、432d、432e、432f(合称为一“系列的导孔布局图案432”)。
系列的导孔布局图案430或432在介于所述系列的导电特征布局图案424和所述系列的导电特征布局图案414之间。
所述系列的导孔布局图案430中的导孔布局图案430a、430b、430c、430d在介于所述系列的导电特征布局图案424中的相应的导电特征布局图案424a、424b、424c、424d和所述系列的导电特征布局图案414中的相应的导电特征布局图案414a、414b、414c、414d之间。
所述系列的导孔布局图案432中的导孔布局图案432a、432b、432c、432d、432e、432f在介于所述系列的导电特征布局图案424中的导电特征布局图案424e和所述系列的导电特征布局图案414中的导电特征布局图案414e之间。
所述系列的导孔布局图案430和432位在布局设计400的v1层处。在一些实施方式中，v1层在介于m1层和m2层之间。在一些实施方式中，v1层位在高于至少布局设计400的v0层、vg层、或vd层。
所述系列的导孔布局图案430可用于制造一相应的系列的导孔530(图5a至图5e)。所述系列的导孔530将所述系列的导电结构524中的至少一个构件耦合到所述系列的导电结构514中的至少一个构件。
所述系列的导孔布局图案432可用于制造一相应的系列的导孔532(图5a至图5e)。所述系列的导孔532将所述系列的导电结构524中的至少一个构件耦合到所述系列的导电结构514中的至少一个构件。
在一些实施方式中，所述系列的导孔布局图案430中的导孔布局图案430a、430b、430c、430d位在所述系列的导电特征布局图案424中的一相应的导电特征布局图案424a、424b、424c、424d与所述系列的扩散区上金属区布局图案420中的一相应的布局图案420a、420b、420c、420d的重叠的位置。在一些实施方式中，所述系列的导孔布局图案430中的导孔布局图案430a、430b、430c、430d的中心低于所述系列的导电特征布局图案424中的一相应的导电特征布局图案424a、424b、424c、424d的中心。
在一些实施方式中，所述系列的导孔布局图案430中的导孔布局图案430a、430b、430c、430d的中心在至少第一方向x上或第二方向y上与所述系列的扩散区上金属区布局图案420中的一相应的布局图案420a、420b、420c、420d的中心对准，导致了由布局设计400制造的源极线具有与其他方式相比较低的源极线电阻。
在一些实施方式中，所述系列的导孔布局图案432中的导孔布局图案432a、432b、432c、432d、432e、432f位在所述系列的导电特征布局图案424中的导电特征布局图案424e与所述系列的扩散区上金属区布局图案422中的一相应的布局图案422a、422b、422c、422d、422e、422f的重叠的位置。在一些实施方式中，所述系列的导孔布局图案432中的导孔布局图案432a、432b、432c、432d、432e、432f的中心在至少第一方向x上或第二方向y上与所述系列的扩散区上金属区布局图案422中的一相应的布局图案422a、422b、422c、422d、422e、422f的中心对准，导致了由布局设计400制造的源极线具有与其他方式相比较低的源极线电阻。
系列的导孔布局图案430或432的其他配置在本揭示内容的范围之内。
布局设计400还包括导电特征布局图案434a、434b、434c、434d(下文称为一“系列的导电特征布局图案434”)和导电特征布局图案436a、436b、436c(下文称为一“系列的导电特征布局图案436”)。
所述系列的导电特征布局图案434沿第二方向y延伸。在一些实施方式中，所述系列的导电特征布局图案434至少沿第一方向x或第二方向y延伸。在一些实施方式中，所述系列的导电特征布局图案434中的至少一个布局图案具有矩形形状。
所述系列的导电特征布局图案434或436包括一或多个导电特征布局图案。所述系列的导电特征布局图案434或436位在第六布局层上。在一些实施方式中，布局设计400的第六布局层是金属三(m3)。在一些实施方式中，m3层位在高于至少布局设计400的主动区域、m0层、poly层、md层、m1层、或m2层。
所述系列的导电特征布局图案434可用于制造记忆体电路500的一相应的系列的导电结构534(图5a至图5e)。在一些实施方式中，导电特征布局图案434a、434b、434c、434d可用于制造图3的相应的导电结构320a、320b、320c、320d。
导电特征布局图案436a、436b可用于制造记忆体电路500的相应的导电结构536a、536b(图5a至图5e)，导电结构536a、536b配置为相应于字线wl1、wl2。
导电特征布局图案434a、434b、434c、434d高于相应的导电特征布局图案424a、424b、424c、424d。所述系列的导电特征布局图案434或436与导电特征布局图案424a、424b、424c、424d、或424e中的一或多个的至少一部分重叠。导电特征布局图案436b位在介于导电特征布局图案434a、434b、434c、434d之间。
在所述系列的导电特征布局图案434或436中，图案的其他配置或数目在本揭示内容的范围之内。
布局设计400还包括在介于所述系列的导电特征布局图案424和所述系列的导电特征布局图案434之间的导孔布局图案438a、438b、438c、438d(合称为一“系列的导孔布局图案438”)。
所述系列的导孔布局图案438中的导孔布局图案438a、438b、438c、438d在介于所述系列的导电特征布局图案424中的相应的导电特征布局图案424a、424b、424c、424d与所述系列的导电特征布局图案434中的相应的导电特征布局图案434a、434b、434c、434d之间。
所述系列的导孔布局图案438位在布局设计400的v2层处。在一些实施方式中，v2层在介于m2层和m3层之间。在一些实施方式中，v2层位在高于至少布局设计400的v0层、vg层、vd层、或v1层。
所述系列的导孔布局图案438可用于制造一相应的系列的导孔538(图5a至图5e)。所述系列的导孔538将所述系列的导电结构524中的至少一个构件耦合到所述系列的导电结构534中的至少一个构件。
在一些实施方式中，所述系列的导孔布局图案438中的导孔布局图案438a、438b、438c、438d位在所述系列的导电特征布局图案424中的相应的导电特征布局图案424a、424b、424c、424d与所述系列的导电特征布局图案434中的一相应的导电特征布局图案434a、434b、434c、434d的重叠之处。
在一些实施方式中，所述系列的导孔布局图案438中的导孔布局图案438a、438b、438c、438d的中心在至少第一方向x上或第二方向y上与所述系列的导孔布局图案430中的一相应的导孔布局图案430a、430b、430c、430d的中心对准。
系列的导孔布局图案438的其他配置在本揭示内容的范围之内。
布局设计400还包括电阻切换元件布局图案450a、450b、450c、450d(下文称为一“系列的电阻切换元件布局图案450”)。
所述系列的电阻切换元件布局图案450可用于制造系列的电阻切换元件350或记忆体电路500的系列的电阻切换元件550(图5a至图5e)。在一些实施方式中，电阻切换元件布局图案450a、450b、450c、450d可用于制造图3的相应的电阻切换元件350a、350b、350c、350d。所述系列的电阻切换元件布局图案450中的至少一个可用于制造图1的电阻切换元件104。
所述系列的电阻切换元件布局图案450位在第七布局层上。在一些实施方式中，布局设计400的第七布局层高于m3层且低于m4层。在一些实施方式中，第七布局层位在高于至少布局设计400的主动区域、m0层、poly层、md层、m1层、m2层、或m3层。
电阻切换元件布局图案450a、450b、450c、450d包括相应的底部电极布局图案452a、452b、452c、452d(下文称为一“系列的底部电极布局图案452”)，相应的电阻切换材料布局图案454a、454b、454c、454d(下文称为一“系列的电阻切换材料布局图案454”)，和相应的顶部电极布局图案460a、460b、460c、460d(下文称为一“系列的顶部电极布局图案460”)。
所述系列的底部电极布局图案452可用于制造图1的底部电极104a或记忆体电路500的一系列的底部电极552(图5a至图5e)。
所述系列的底部电极布局图案452沿至少第一方向x或第二方向y延伸。在一些实施方式中，所述系列的底部电极布局图案452中的至少一个布局图案具有矩形形状。所述系列的底部电极布局图案452包括一或多个底部电极布局图案。
底部电极布局图案452a、452b、452c、452d高于相应的导电特征布局图案434a、434b、434c、434d。在一些实施方式中，所述系列的底部电极布局图案452中的底部电极布局图案452a、452b、452c、452d的中心在至少第一方向x上或第二方向y上与所述系列的导电特征布局图案434中的一相应的导电特征布局图案434a、434b、434c、434d的中心对准。
所述系列的电阻切换材料布局图案454可用于制造图1的电阻切换材料104b或记忆体电路500的电阻切换材料554(图5a至图5e)。
所述系列的电阻切换材料布局图案454沿第二方向y延伸。在一些实施方式中，所述系列的电阻切换材料布局图案454中的至少一个布局图案具有矩形形状。所述系列的电阻切换材料布局图案454包括一或多个电阻切换材料布局图案。
电阻切换材料布局图案454a、454b、454c、454d与相应的导电特征布局图案434a、434b、434c、434d的至少一部分重叠。电阻切换材料布局图案454a、454b、454c、454d与相应的底部电极布局图案452a、452b、452c、452d重叠。电阻切换材料布局图案454a、454b、454c、454d高于相应的底部电极布局图案452a、452b、452c、452d。
所述系列的顶部电极布局图案460可用于制造图1的顶部电极的104c或记忆体电路500的一系列的顶部电极560(图5a至图5e)。
所述系列的顶部电极布局图案460沿至少第一方向x或第二方向y延伸。在一些实施方式中，所述系列的顶部电极布局图案460中的至少一个布局图案具有矩形形状。所述系列的顶部电极布局图案460包括一或多个顶部电极布局图案。
顶部电极布局图案460a、460b、460c、460d高于相应的电阻切换材料布局图案454a、454b、454c、454d。在一些实施方式中，所述系列的顶部电极布局图案460中的顶部电极布局图案460a、460b、460c、460d的中心在至少第二方向y上偏移所述系列的底部电极布局图案452中的一相应的底部电极布局图案452a、452b、452c、452d的中心。
在所述系列的电阻切换元件布局图案450、所述系列的底部电极布局图案452、所述系列的电阻切换材料布局图案454、所述系列的顶部电极布局图案460中，图案的其他配置或数目在本揭示内容的范围之内。
布局设计400还包括沿第二方向y延伸的导电特征布局图案440a、440b(下文称为一“系列的导电特征布局图案440”)。所述系列的导电特征布局图案440包括一或多个导电特征布局图案。所述系列的导电特征布局图案440位在第八布局层上。在一些实施方式中，布局设计400的第八布局层是金属四(m4)。在一些实施方式中，m4层位在高于至少布局设计400的主动区域、m0层、poly层、md层、m1层、m2层、或m3层。
所述系列的导电特征布局图案440可用于制造记忆体电路500的系列的导电结构540(图5a至图5e)。在一些实施方式中，导电特征布局图案440a、440b可用于制造记忆体电路500的相应的导电结构540a、540b(图5a至图5e)。在一些实施方式中，导电特征布局图案440a可用于制造图3的导电结构340a、340b。在一些实施方式中，导电特征布局图案440b可用于制造图3的导电结构340c、340d。在一些实施方式中，导电特征布局图案440a、440b可用于制造图3的相应的位线bl1、bl2。
导电特征布局图案440a、440b高于电阻切换元件布局图案450a、450b、450c、450d。导电特征布局图案440a与电阻切换元件布局图案450a、450b重叠。导电特征布局图案440b与电阻切换元件布局图案450c、450d重叠。在一些实施方式中，导电特征布局图案440a、440b的中心在至少第一方向x上与相应的电阻切换元件布局图案450a、450b的中心对准。
在所述系列的导电特征布局图案440中，图案的其他配置或数目在本揭示内容的范围之内。
布局设计400还包括沿第二方向y延伸的导电特征布局图案470a、470b(下文称为一“系列的导电特征布局图案470”)。所述系列的导电特征布局图案470包括一或多个导电特征布局图案。所述系列的导电特征布局图案470位在第九布局层上。在一些实施方式中，布局设计400的第九布局层是金属五(m5)。在一些实施方式中，m5层位在高于至少布局设计400的主动区域、m0层、poly层、md层、m1层、m2层、m3层、或m4层。
所述系列的导电特征布局图案470可用于制造记忆体电路500的系列的导电结构570(图5a至图5e)。在一些实施方式中，导电特征布局图案470a、470b可用于制造记忆体电路500的相应的导电结构570a、570b(图5a至图5e)。在一些实施方式中，导电特征布局图案470a、470b可用于制造图3的相应的位线bl1、bl2或记忆体电路500的相应的导电结构570a、570b(图5a至图5e)。在一些实施方式中，图3的位线bl1或图5a至图5e的记忆体电路500包括导电结构540a、570a，导电结构540a、570a位在两个不同的金属层上并且由相应的导电特征布局图案440a、470a制造。在一些实施方式中，图3的位线bl2或图5a至图5e的记忆体电路500包括导电结构540b、570b，导电结构540b、570b位在两个不同的金属层上并且由相应的导电特征布局图案440b、470b制造。
导电特征布局图案470a、470b高于导电特征布局图案440a、440b。在一些实施方式中，至少导电特征布局图案470a、470b的边缘在至少第一方向x上或第二方向y上与一相应的导电特征布局图案440a、440b的一边缘对准。在一些实施方式中，导电特征布局图案470a、470b的中心在至少第一方向x上或第二方向y上与相应的导电特征布局图案440a、440b的中心对准。
在所述系列的导电特征布局图案470中，图案的其他配置或数目在本揭示内容的范围之内。
布局设计400还包括在介于所述系列的导电特征布局图案470和所述系列的导电特征布局图案440之间的导孔布局图案472a、472b、472c、472d、472e、472f、472g、472h(合称为一“系列的导孔布局图案472”)。
所述系列的导孔布局图案472中的导孔布局图案472a、472b、472c、472d在介于所述系列的导电特征布局图案470中的导电特征布局图案470a和所述系列的导电特征布局图案440中的导电特征布局图案440a之间。
所述系列的导孔布局图案472中的导孔布局图案472e、472f、472g、472h在介于所述系列的导电特征布局图案470中的导电特征布局图案470b和所述系列的导电特征布局图案440中的导电特征布局图案440b之间。
所述系列的导孔布局图案472位在布局设计400的v4层处。在一些实施方式中，v4层在介于m4层和m5层之间。在一些实施方式中，v4层位在高于至少布局设计400的v0层、vg层、vd层、v1层、或v2层。
所述系列的导孔布局图案472可用于制造一相应的系列的导孔572(图5a至图5e)。所述系列的导孔572将所述系列的导电结构570中的至少一个构件耦合到所述系列的导电结构540中的至少一个构件。
在一些实施方式中，所述系列的导孔布局图案472中的至少一个导孔布局图案472a、472b、472c、或472d的中心在至少第一方向x上与所述系列的电阻切换元件布局图案450中的布局图案450a或450b的中心对准。在一些实施方式中，所述系列的导孔布局图案472中的至少一个导孔布局图案472e、472f、472f、或472h的中心在至少第一方向x上与所述系列的电阻切换元件布局图案450中的布局图案450c或450d的中心对准。
系列的导孔布局图案472的其他配置在本揭示内容的范围之内。
图5a、图5b、图5c、图5d、和图5e是根据一些实施方式的记忆体电路500的截面视图。根据一些实施方式，图5a是记忆体电路500的截面视图，相当于布局设计400的切线a-a'的切面；图5b是记忆体电路500的截面视图，相当于布局设计400的切线b-b'的切面；图5c是记忆体电路500的截面视图，相当于布局设计400的c-c'切面；图5d是记忆体电路500的截面视图，相当于布局设计400的d-d'切面。图5e是根据一些实施方式的记忆体电路500的电阻切换元件550a或550c的放大部分的截面视图。记忆体电路500经由布局设计400制造。
在图1至图3和图5a至图5e(如下所示)的一或多个图中，相同的或类似的组件给予相同的参考编号，并且因此省略了这些组件的详细描述。
记忆体电路500经由布局设计400制造。图5a至图5e的记忆体电路500的结构的关系，包括对准、长度、和宽度，以及配置，类似于图3的记忆体电路300或图4a至图4h布局设计400的结构的关系和配置，因此为了简洁起见，将不会在图3、图4a至图4h、和图5a至图5e中的每个图描述。
记忆体电路500与图3的记忆体电路300相关，因此省略了类似的详细描述。例如，记忆体电路500是记忆体单元302[1,1]和302[1,2]的部分的实现。在一些实施方式中，记忆体电路500是记忆体单元302[1,1]和302[1,2]的纵行1和纵行2的部分。
记忆体电路500包括记忆体单元502a和502b，其类似于图3的记忆体单元302[1,1]和302[1,2]，因此省略了类似的详细描述。在一些实施方式中，记忆体单元502a包括至少主动区域(activeregion)510、接触520a、栅极516a、栅极516b、接触522a、或接触522b(如下所述)。在一些实施方式中，记忆体单元502b包括至少主动区域512、接触520c、栅极516a、或接触522d(如下所述)。在一些实施方式中，记忆体电路500还包括与图3或图4a至图4h的描述一致的额外的记忆体单元或特征。
记忆体电路500包括在一基板(图未示)中的一或多个主动区域510、512(合称为一“系列的主动区域511”)。所述系列的主动区域511沿第二方向y延伸并且位在记忆体电路500的第一层上。所述系列的主动区域511中的每个主动区域在第一方向x上彼此分隔。在一些实施方式中，记忆体电路500的系列的主动区域511称为定义氧化层(oxidedefinition，od)区域，其定义记忆体电路500的源极或漏极扩散区域。在一些实施方式中，记忆体电路500的第一层称为主动/鳍片层。在一些实施方式中，主动区域510、512包括沿第一方向延伸且低于一系列的栅极516的一系列的鳍片(图未示)。在一些实施方式中，每个鳍片(图未示)与所述系列的鳍片中的一相邻的鳍片隔开一鳍片间距(图未示)。所述系列的主动区域511的其他数目或配置在本揭示内容的范围之内。
记忆体电路500还包括一或多个栅极516a、516b(合称为一“系列的栅极516”)，栅极516a、516b沿第一方向x延伸，与至少所述系列的主动区域511重叠、并且位在记忆体电路500的第二层上。在一些实施方式中，记忆体电路500的第二层不同于第一层。在一些实施方式中，第二层是poly层。所述系列的栅极516中的每个栅极在第二方向y上与所述系列的栅极516中的一相邻的栅极隔开一多晶硅间距。在一些实施方式中，记忆体电路500的第二层称为poly层。
栅极516a、516b对应于图3的选择器元件314a或314c的nmos晶体管n1的栅极端子。所述系列的栅极516的其他数目或配置在本揭示内容的范围内。
记忆体电路500还包括一或多个接触520a、520c(合称为一“系列的接触520”)，和接触522a、522b、522d(合称为一“系列的接触522”)，接触520a、520c和接触522a、522b、522d沿至少第一方向x或第二方向y延伸，与所述系列的主动区域511重叠，并且位在记忆体电路500的第三层上。在一些实施方式中，记忆体电路500的第三层是md层。在一些实施方式中，md层位在高于至少布局设计400的主动区域。在一些实施方式中，所述系列的接触520或522还包括配置为耦合到较上的金属层(例如，m1、m2等)的导孔。
所述系列的接触520中的接触520a、520c的每个接触在至少第一方向x或第二方向y上与所述系列的接触520中的一相邻的接触分隔。所述系列的接触522中的接触522a、522b、522d的每个接触在至少第一方向x或第二方向y上与所述系列的接触522中的一相邻的接触分隔。
在一些实施方式中，接触520a是图2的记忆体单元202[1,1]或图3的记忆体单元302[1,1]的nmos晶体管n1的漏极端子。在一些实施方式中，接触520c是图2的记忆体单元202[1,2]或图3的记忆体单元302[1,2]的nmos晶体管n1的漏极端子。
在一些实施方式中，接触522a或522b是图2的记忆体单元202[1,1]或图3的记忆体单元302[1,1]的nmos晶体管n1的至少一个源极端子。在一些实施方式中，接触522d是图2的记忆体单元202[1,2]或图3的记忆体单元302[1,2]的nmos晶体管n1的至少一个源极端子。
所述系列的接触520或522的其他数目或配置在本揭示内容的范围之内。
记忆体电路500还包括沿着至少第一方向x或第二方向y延伸的一或多个导电结构514a、514c、514e(合称为一“系列的导电结构514”)。所述系列的导电结构514位在第四层上。在一些实施方式中，记忆体电路500的第四层是金属一(m1)。在一些实施方式中，m1层位在高于至少记忆体电路500的主动区域、m0层、poly层、或md层。
导电结构514a、514c相应于图3的导电结构330a、330c。导电结构514e是图3的源极线sl1或图1的源极线sl1。
在一些实施方式中，导电结构514a经由接触520a，电性耦合到记忆体电路500、图2的记忆体单元202[1,1]、或图3的记忆体单元302[1,1]的nmos晶体管n1的至少一个漏极端子。
在一些实施方式中，导电结构514c经由至少接触520c，电性耦合到记忆体电路500、图2的记忆体单元202[1,2]、或图3的记忆体单元302[1,2]的nmos晶体管n1的至少一个漏极端子。
在一些实施方式中，导电结构514e经由至少接触522a，电性耦合到记忆体电路500、图2的记忆体单元202[1,1]、或图3的记忆体单元302[1,1]的nmos晶体管n1的至少一个源极端子。
在一些实施方式中，导电结构514e经由至少接触522d，电性耦合到记忆体电路500、图2的记忆体单元202[1,2]、或图3的记忆体单元302[1,2]的nmos晶体管n1的至少一个源极端子。
所述系列的导电结构514的其他数目或配置在本揭示内容的范围之内。
记忆体电路500还包括一或多个导孔530a、530c(合称为一“系列的导孔530”)和导孔532a、532b、532d(合称为一“系列的导孔532”)。在一些实施方式中，系列的导孔530或532将所述系列的导电结构514电性耦合到较上的金属层(例如，m2)。在一些实施方式中，所述系列的导孔530或532在记忆体电路500的v1层中。记忆体电路500的v1层在介于记忆体电路500的第四层和第五层之间。所述系列的导孔530或532的其他数目或配置在本揭示内容的范围之内。
记忆体电路500还包括沿至少第一方向x或第二方向y延伸的一或多个导电结构524a、524c、524e(合称为一“系列的导电结构524”)。所述系列的导电结构514位在第五层上。在一些实施方式中，记忆体电路500的第五层是金属二(m2)。在一些实施方式中，m2层位在高于至少记忆体电路500的主动区域、m0层、poly层、md层、或m1层。
在一些实施方式中，导电结构524a、524c相应于图3的导电结构330a、330c。在一些实施方式中，导电结构514e是图3的源极线sl1或图1的源极线sl1。
在一些实施方式中，导电结构524a经由导孔530a电性耦合到至少导电结构514a。
在一些实施方式中，导电结构524c经由导孔530c电性耦合到至少导电结构514c。
在一些实施方式中，导电结构524e经由至少导孔532a或导孔532d电性耦合到至少导电结构514e。在一些实施方式中，位在两个不同的金属层上的导电结构514e、524e对应于记忆体电路300或500、或图1的记忆体单元100源极线sl1，导致了与其他的方式相比较小的电阻。
在一些实施方式中，记忆体电路500包括位在单个金属层上的源极线sl1(例如，导电结构514e或者导电结构524e任一)。
所述系列的导电结构524的其他数目或配置在本揭示内容的范围之内。
记忆体电路500还包括一或多个导孔538a、538c(合称为一“系列的导孔538”)。在一些实施方式中，系列的导孔538将所述系列的导电结构524电性耦合到较上的金属层(例如，m3)。在一些实施方式中，系列的导孔538在记忆体电路500的v2层中。记忆体电路500的v2层在介于记忆体电路500的第五层和第六层之间。系列的导孔538的其他数目或配置在本揭示内容的公开范围之内。
记忆体电路500还包括沿至少第一方向x或第二方向y延伸的一或多个导电结构534a、534c(合称为一“系列的导电结构534”)和一或多个导电结构536a、536b(合称为一“系列的导电结构536”)。
所述系列的导电结构534或536位在第六层上。在一些实施方式中，记忆体电路500的第六层是金属三(m3)。在一些实施方式中，m3层位在高于至少记忆体电路500的主动区域、m0层、poly层、md层、m1层、或m2层。
所述系列的导电结构534是记忆体电路300的所述系列的导电结构330。在一些实施方式中，导电结构534a、534c相应于图3的导电结构320a、320c。
导电结构536a相应于图2的记忆体单元202[1,1]和202[1,2]或图3的记忆体单元302[1,1]和302[1,2]的字线wl1。导电结构536b相应于图2的记忆体单元202[2,1]和202[2,2]或图3的记忆体单元302[2,1]和302[2,2]的字线wl2。在一些实施方式中，在包括带状单元(strapcells)的记忆体电路500的纵行(图未示)中，至少字线wl1或字线wl2耦合到相应的栅极516a、516b。在一些实施方式中，带状单元是配置为提供电压拾取(voltagepick-up)并且提供主动区域的n阱或p阱偏压的记忆体单元；所述偏压防止电压沿着字线wl下降；所述电压沿着字线wl下降导致了当字线wl沿着记忆体单元阵列200、记忆体电路300或500延伸时，在记忆体单元装置中电压沿着字线的差异。在一些实施方式中，两纵行的带状单元围绕记忆体单元阵列200。
在一些实施方式中，导电结构534a经由导孔538a电性耦合到至少导电结构524a。在一些实施方式中，导电结构534c经由导孔538c电性耦合到至少导电结构524c。
所述系列的导电结构534或536的其他数目或配置在本揭示内容的范围之内。
记忆体电路500还包括一或多个电阻切换元件550a、550c(下文称为一“系列的电阻切换元件550”)。
所述系列的电阻切换元件550是图3的所述系列的电阻切换元件350。在一些实施方式中，电阻切换元件550a、550c相应于图3的电阻切换元件350a、350c。所述系列的电阻切换元件550中的至少一个是图1的电阻切换元件104。
所述系列的电阻切换元件550位在第七层上。在一些实施方式中，记忆体电路500的第七层高于m3层且低于m4层。在一些实施方式中，第七层位在高于至少记忆体电路500的主动区域、m0层、poly层、md层、m1层、m2层、或m3层。
电阻切换元件550a、550c包括相应的底部电极552a、552c(合称为一“系列的底部电极552”)，相应的电阻切换材料554a、554c(合称为一“系列的电阻切换材料554”)，和相应的顶部电极560a、560c(合称为一“系列的顶部电极560”)。
所述系列的底部电极552中的至少一个底部电极对应于图1的底部电极104a。底部电极552a、552c高于相应的导电结构534a、534c。
所述系列的电阻切换材料554中的至少一个电阻切换材料对应于图1的电阻切换材料104b。电阻切换材料554a、554c与相应的导电结构534a、534c的至少一部分重叠。电阻切换材料554a、554c与相应的底部电极552a、552c重叠。电阻切换材料554a、554c高于相应的底部电极552a、552c。
所述系列的顶部电极560中的至少一个顶部电极对应于图1的顶部电极104c。顶部电极560a、560c高于相应的电阻切换材料554a、554c和相应的底部电极552a、552c。
在所述系列的电阻切换元件550、系列的底部电极552、系列的电阻切换材料554、系列的顶部电极560中，元件的其他配置或数目在本揭示内容的范围之内。
记忆体电路500还包括沿第二方向y延伸的一或多个导电结构540a、540b(下文称为一“系列的导电结构540”)。
所述系列的导电结构540位在第八层上。在一些实施方式中，记忆体电路500的第八层是金属四(m4)。在一些实施方式中，m4层位在高于至少记忆体电路500的主动区域、m0层、poly层、md层、m1层、m2层、或m3层。
导电结构540a、540b相应于记忆体电路500的位线bl1、bl2。所述系列的导电结构540中的至少一个导电结构是图1的位线bl1。在一些实施方式中，导电结构540a是图3的至少导电结构340a或340b。在一些实施方式中，导电结构540b是图3的至少导电结构340c或340d。在一些实施方式中，导电结构540a、540b相应于图3的位线bl1、bl2。
导电结构540a、540b高于相应的电阻切换元件550a、550c。导电结构540a、540b与相应的电阻切换元件550a、550c重叠。在一些实施方式中，系列的导电结构540电性耦合到所述系列的电阻切换元件550。在一些实施方式中，导电结构540a、540b电性耦合到相应的顶部电极560a、560c。在一些实施方式中，系列的导电结构540经由所述系列的电阻切换元件550电性耦合到所述系列的导电结构534。在一些实施方式中，导电结构540a、540b经由相应的电阻切换元件550a、550c电性耦合到相应的导电结构534a、534c。
在所述系列的导电结构540中，图案的其他配置或数目在本揭示内容的范围之内。
记忆体电路500还包括一或多个导孔572a、572b、572e、572f(合称为一“系列的导孔572”)。在一些实施方式中，系列的导孔572将所述系列的导电结构540电性耦合到较上的金属层(例如，m5)。在一些实施方式中，系列的导孔572在记忆体电路500的v4层中。记忆体电路500的v4层在介于记忆体电路500的第八层和第九层之间。所述系列的导孔572的其他数目或配置在本揭示内容的范围之内。
记忆体电路500还包括沿第二方向y延伸的一或多个导电结构570a、570b(下文称为一“系列的导电结构570”)。所述系列的导电结构570位在第九层上。在一些实施方式中，记忆体电路500的第九层是金属五(m5)。在一些实施方式中，m5层位在高于至少记忆体电路500的主动区域、m0层、poly层、md层、m1层、m2层、m3层、或m4层。
在一些实施方式中，导电结构570a、570b相应于记忆体电路500的位线bl1、bl2。所述系列的导电结构570中的至少一个导电结构是图1的位线bl1。在一些实施方式中，导电结构570a、570b相应于图3的位线bl1、bl2。
在一些实施方式中，导电结构570a经由至少导孔572a或572b电性耦合到至少导电结构540a。
在一些实施方式中，导电结构570b经由至少导孔572e或572f电性耦合到至少导电结构540b。
在一些实施方式中，位在两个不同的金属层上的导电结构570a、540a，对应于记忆体电路300或500或是图1的记忆体单元的位线bl1，导致了与其他方式相比较小的电阻。在一些实施方式中，位在两个不同的金属层上的导电结构570b、540b，对应于记忆体电路300或500或是图1的记忆体单元的位线bl2，导致了与其他方式相比较小的电阻。
在一些实施方式中，导电结构514e、524e、540a、540b、570a、或570b中的一个导电结构的宽度相同于导电结构514e、524e、540a、540b、570a、或570b中的另一个导电结构的宽度。在一些实施方式中，导电结构514e、524e、540a、540b、570a、或570b中的一个导电结构的宽度不同于导电结构514e、524e、540a、540b、570a、或570b中的另一个导电结构的宽度。
在一些实施方式中，导电结构514e、524e中的一个导电结构的宽度相同于导电结构540a、540b、570a或570b中的一个导电结构的宽度，导致了位线bl1、bl2、和源极线sl1这些线路的电阻之间的差异与其他方式相比较小。
在一些实施方式中，记忆体电路500包括位在单个金属层上的位线bl1(例如，导电结构540a或导电结构570a任一)。在一些实施方式中，记忆体电路500包括位于单个金属层上的位线bl2(例如，导电结构540b或者导电结构570b任一)。
在所述系列的导电结构570中，图案其他配置或数目在本揭示内容的范围之内。
方法
图6是根据一些实施方式的形成或制造记忆体电路的方法600的流程图。应当理解，可能在图6中绘示的方法600之间、期间、和/或之后执行额外的操作，并且一些其他操作可能在此仅简要地描述。在一些实施方式中，方法600可用于形成记忆体电路，诸如记忆体单元100(图1)、记忆体单元阵列200(图2)、记忆体电路300(图3)、或记忆体电路500(图5a至图5e)。在一些实施方式中，方法600可用于形成记忆体电路，其具有与布局设计400(图4a至图4h)中的一或多个结构关系类似的结构关系。
在方法600的操作602，产生记忆体电路(例如，记忆体单元100、记忆体单元阵列200、记忆体电路300或500)的布局设计400。操作602由处理装置(例如，处理器802(图8))执行，处理装置配置以行使用于产生布局设计400的指令。在一些实施方式中，布局设计400是图形的数据系统(graphicdatabasesystem，gdsii)文件格式。
在方法600的操作604中，基于布局设计400制造记忆体电路(例如，记忆体单元100、记忆体单元阵列200、记忆体电路300或500)。在一些实施方式中，方法600的操作604包含基于布局设计400制造至少一个光罩，并且基于此至少一个光罩来制造记忆体电路(例如，记忆体单元100、记忆体单元阵列200、记忆体电路300或500)。
图7是根据一些实施方式的产生记忆体电路的布局设计的方法700的流程图。应当理解，可能在图7中绘示的方法700之前、期间、和/或之后执行额外的操作，并且一些其他的制程在此可能仅简要地描述。在一些实施方式中，方法700可用于产生记忆体电路(例如，记忆体单元100、记忆体单元阵列200、记忆体电路300或500)的布局设计400(图4a至图4h)的一或多个布局图案。
在方法700的操作702中，产生或放置在布局设计400上的第一系列的记忆体单元布局图案(例如，记忆体单元布局图案402[1,1]或402[2,1])。在一些实施方式中，第一系列的记忆体单元布局图案对应于制造在记忆体单元的第一纵行中(例如，纵行1)排列的第一系列的记忆体单元(例如，记忆体单元[1,1]或302[2,1]或记忆体单元502a)。在一些实施方式中，第一系列的记忆体单元布局图案中的每个布局图案在第二方向y上与第一系列的记忆体单元中的一相邻的布局图案分隔。
在一些实施方式中，操作702包含至少操作702a(图未示)或操作702b(图未示)。
在一些实施方式中，操作702a包含产生或放置在布局设计400上的一系列的选择器元件布局图案(例如，选择器元件布局图案404a、404b)。在一些实施方式中，系列的选择器元件布局图案(例如，选择器元件布局图案404a、404b)对应于制造在记忆体单元的第一纵行(例如，纵行1)中排列的选择器元件314a、314b。在一些实施方式中，所述系列的选择器元件布局图案中的每个布局图案在第二方向y上与所述系列的择器元件布局图案中的一相邻的布局图案分隔，并且位在第一系列的布局层(例如，布局层od至m1)上。
在一些实施方式中，操作702b包含产生或放置在布局设计400上的一系列的电阻切换元件布局图案(例如，电阻切换元件布局图案450a、450b)。在一些实施方式中，系列的电阻切换元件布局图案(例如，电阻切换元件布局图案450a、450b)对应于制造在记忆体单元的第一纵行(例如，纵行1)中排列的一系列的电阻切换元件350或550。在一些实施方式中，所述系列的电阻切换元件布局图案中的每个布局图案在第二方向y上与所述系列的电阻切换元件布局图案中的一相邻的布局图案分隔，并且位在高于第一系列的布局层的第二系列的布局层(例如，布局层m3至m4)上。
在方法700的操作704，产生或放置在布局设计400上的第二系列的记忆体单元布局图案(例如，记忆体单元布局图案402[1,2]或402[2,2])。在一些实施方式中，第二系列的记忆体单元布局图案对应于制造在记忆体单元的第二纵行(例如，纵行2)中排列的第二系列的记忆体单元(例如，记忆体单元302[1,2]或302[2,2]或者记忆体单元502b)。在一些实施方式中，第二系列的记忆体单元布局图案中的每个布局图案在第二方向y上与第二系列的记忆体单元布局图案中的一相邻的布局图案分隔。
在一些实施方式中，操作704包含至少操作704a(图未示)或操作704b(图未示)。
在一些实施方式中，操作704a包含产生或放置在布局设计400上的一系列的选择器元件布局图案(例如，选择器元件布局图案404c、404d)。在一些实施方式中，系列的选择器元件布局图案(例如，选择器元件布局图案404c、404d)对应于制造在记忆体单元的第二纵行中排列的选择器元件314c、314d。在一些实施方式中，所述系列的选择器元件布局图案中的每个布局图案在第二方向y上与所述系列的选择器元件布局图案中的一相邻的布局图案分隔，并且位在第一系列的布局层(例如，布局层od至m1)上。
在一些实施方式中，操作704b包含产生或放置在布局设计400上的一系列的电阻切换元件布局图案(例如，电阻切换元件布局图案450c、450d)。在一些实施方式中，系列的电阻切换元件布局图案(例如，电阻切换元件布局图案450c、450d)对应于制造在记忆体单元的第二纵行(例如，纵行2)中排列的一系列的电阻切换元件350或550。在一些实施方式中，所述系列的电阻切换元件布局图案中的每个布局图案在第二方向y上与所述系列的电阻切换元件布局图案中的一相邻的布局图案分隔，并且位在第二系列的布局层(例如，布局层m3至m4)上。
在一些实施方式中，至少操作702b或704b包含至少操作705a(图未示)、操作705b(图未示)、或操作705c(图未示)。
在一些实施方式中，操作705a包含产生或放置在布局层be(底部电极)上的底部电极布局图案452a、452b、452c或452d。在一些实施方式中，底部电极布局图案452a、452b、452c或452d对应于制造底部电极104a、552a或552c。
在一些实施方式中，操作705b包含产生或放置在布局层tmo(过渡金属氧化物)上的电阻切换材料布局图案454a、454b、454c、或454d。在一些实施方式中，电阻切换材料布局图案454a、454b、454c、或454d对应于制造电阻切换材料104b、554a、或554c。
在一些实施方式中，操作705c包含产生或放置在布局层te(顶部电极)上的顶部电极布局图案460a、460b、460c、或460d。在一些实施方式中，顶部电极布局图案460a、460b、460c或460d对应于制造顶部电极104c、560a或560c。
在一些实施方式中，操作706包含在布局设计400上产生或放置在布局设计400上的源极线布局图案(例如，至少导电特征布局图案414e或424e)。
在一些实施方式中，操作706包含至少操作706a(图未示)。
在一些实施方式中，操作706a包含产生或放置沿第二方向y延伸的第一系列的导电特征布局图案(例如，导电特征布局图案414e)。在一些实施方式中，导电特征布局图案414e位在介于第一系列的记忆体单元布局图案和第二系列的记忆体单元布局图案之间。在一些实施方式中，第一系列的导电特征布局图案(例如，导电特征布局图案414e)对应于制造在图1至图3和图5a至图5e的源极线sl1，源极线sl1沿第二方向y延伸并且耦合到第一系列的记忆体单元和第二系列的记忆体单元。在一些实施方式中，第一系列的导电特征布局图案(例如，导电特征布局图案414e)位在m1布局层上。
在一些实施方式中，操作706还包含至少操作706b(图未示)或操作706c(图未示)。
在一些实施方式中，操作706b包含产生或放置沿第二方向y延伸的第二系列的导电特征布局图案(例如，导电特征布局图案424e)。在一些实施方式中，导电特征布局图案424e位在介于第一系列的记忆体单元布局图案和第二系列的记忆体单元布局图案之间。在一些实施方式中，第二系列的导电特征布局图案(例如，导电特征布局图案424e)对应于制造在图1至图3和图5a至图5e的源极线sl1，源极线sl1沿第二方向y延伸并且耦合到第一系列的记忆体单元和第二系列的记忆体单元。在一些实施方式中，第二系列的导电特征布局图案(例如，导电特征布局图案424e)位在不同于m1布局层的m2布局层上。
在一些实施方式中，操作706c包含产生或放置在布局设计400上的一系列的导孔布局图案(例如，系列的导孔布局图案432)。在一些实施方式中，所述系列的导孔布局图案位在介于m1布局层和m2布局层之间。在一些实施方式中，所述系列的导孔布局图案(例如，系列的导孔布局图案432)对应于制造在介于源极线sl1和源极线sl1的另一个部分之间耦合的一系列的导孔532。在一些实施方式中，系列的导孔532耦合在介于导电特征布局图案424e和导电特征布局图案414e之间。
在一些实施方式中，操作708包含产生或放置在布局设计400上的第一位线布局图案(例如，至少导电特征布局图案440a)。
在一些实施方式中，操作708包含至少操作708a(图未示)。
在一些实施方式中，操作708a包含产生或放置沿第二方向y延伸的第三系列的导电特征布局图案(例如，导电特征布局图案440a)。在一些实施方式中，第三系列的导电特征布局图案(例如，导电特征布局图案440a)位在m4布局层上。在一些实施方式中，第三系列的电特征布局图案(例如，导电特征布局图案440a)对应于制造第一位线bl1的第一部分(例如，540a)，第一位线bl1的第一部分耦合到第一系列的记忆体单元。
在一些实施方式中，操作708还包含至少操作708b或708c。
在一些实施方式中，操作708a包含产生或放置沿第二方向y延伸的第四系列的导电特征布局图案(例如，导电特征布局图案470a)。在一些实施方式中，第四系列的导电特征布局图案(例如，导电特征布局图案470a)位在m5布局层上。在一些实施方式中，第四系列的导电特征布局图案(例如，导电特征布局图案470a)对应于制造第一位线bl1的第二部分(例如，570a)，第一位线bl1的第二部分耦合到第一系列的记忆体单元。
在一些实施方式中，操作708b包含产生或放置在介于第三系列的导电特征布局图案(例如，导电特征布局图案470a)和第四系列的导电特征布局图案(例如，导电特征布局图案440a)之间的一系列的导孔布局图案(例如，导孔布局图案472a、427b、472c、472d)。在一些实施方式中，所述系列的导电特征布局图案(例如，导孔布局图案472a、427b、472c、472d)对应于制造导孔572a、572b，导孔572a、572b耦合在介于第一位线bl1的第一部分和第一位线bl1的第二部分之间。
在一些实施方式中，操作710包含产生或放置在布局设计400上的第二位线布局图案(例如，至少导电特征布局图案440b)。
在一些实施方式中，操作710包含至少操作710a(图未示)。
在一些实施方式中，操作710a包含产生或放置沿第二方向y延伸的第五系列的导电特征布局图案(例如，导电特征布局图案440b)。在一些实施方式中，第五系列的导电特征布局图案(例如，导电特征布局图案440b)位在m4布局层上。在一些实施方式中，第五系列的导电特征布局图案(例如，导电特征布局图案440b)对应于制造第二位线bl2的第一部分(例如，540b)，第二位线bl2的第一部分耦合到第二系列的记忆体单元。
在一些实施方式中，操作710还包含至少操作710b或710c。
在一些实施方式中，操作710a包含或放置沿第二方向y延伸的第六系列的导电特征布局图案(例如，导电特征布局图案470b)。在一些实施方式中，第六系列的导电特征布局图案(例如，导电特征布局图案470b)位在m5布局层上。在一些实施方式中，第六系列的导电特征布局图案(例如，导电特征布局图案470b)对应于制造第二位线bl2的第二部分(例如，570b)，第二位线bl2的第二部分耦合到第二系列的记忆体单元。
在一些实施方式中，操作710b包含产生或制造在介于第六系列的导电特征布局图案(例如，导电特征布局图案470b)和第五系列的导电特征布局图案(例如，导电特征布局图案440b)之间的一系列的导孔布局图案(例如，导孔布局图案472e、427f、472g、472h)。在一些实施方式中，所述系列的导孔布局图案(例如，导孔布局图案472e、427f、472g、472h)对应于制造导孔572e、572f，导孔572e、572f耦合在介于第二位线bl2的第一部分和第二位线bl2的第二部分之间。
在一些实施方式中，布局设计400是标准单元。在一些实施方式中，没有执行操作702、704、706、708或710中的一或多个操作。
方法600至700中的一或多个操作经由处理装置执行，处理装置配置为行使用于制造记忆体电路(诸如记忆体单元100、记忆体电路300、500，或是记忆体阵列，例如记忆体单元阵列200)的指令。在一些实施方式中，使用相同的处理装置执行方法600至700中的一或多个操作，因此处理装置使用在方法600至700中的不同的一或多个操作中。在一些实施方式中，方法600至700中的一或多个操作和方法600至700中的不同的一或多个操作，使用不同的处理装置执行。
图8是根据一些实施方式的用于设计集成电路布局设计的系统800的示意图。在一些实施方式中，系统800产生或放置本文所述的一或多个集成电路布局设计。系统800包括硬件处理器802和非暂态计算机可读取记录媒体804，非暂态计算机可读取记录媒体804编码(亦即，储存)计算机程序码806(亦即，一系列的可执行的指令)。计算机可读取记录媒体804配置为与用于产生集成电路的制造机器接口连接。处理器802经由总线808电性耦合到计算机可读取记录媒体804。处理器802也经由总线808电性耦合到输入/输出接口(i/ointerface)810。网络接口812也经由总线808电性连接到处理器802。网络接口812连接到网络814，使得处理器802和计算机可读取记录媒体804能够经由网络814连接到外部元件。处理器802配置为行使计算机程序码806(编码在计算机可读取记录媒体804中)，以便使系统800可用于执行在方法600或700中所述的部分或全部的操作。
在一些实施方式中，处理器802是中央处理单元(cpu)、多处理器、分散式处理系统、特定应用集成电路(applicationspecificintegratedcircuit，asic)、和/或合适的处理单元。
在一些实施方式中，计算机可读取记录媒体804是电子的、磁性的、光的、电磁的、红外线的、和/或半导体系统(或设备或装置)。例如，计算机可读取记录媒体804包括半导体或固态记忆体、磁带、可移动的计算机磁片、随机存取记忆体(ram)、只读记忆体(rom)、盘式磁盘、和/或光盘。在一些实施方式中，使用光盘，计算机可读取记录媒体804包括光盘只读记忆体(cd-rom)、可读写光盘(cd-r/w)、和/或数字影音光盘(dvd)。
在一些实施方式中，计算机可读取记录媒体804储存计算机程序码806，计算机程序码806配置为使系统800执行方法600或700。在一些实施方式中，计算机可读取记录媒体804也储存执行方法600或700所需的讯息，以及在执行方法600或700期间所产生的讯息，诸如布局设计816、使用者界面818、制造单元820，和/或一系列的可执行的指令，以执行方法600或700的操作。在一些实施方式中，布局设计816包含布局设计400的一或多个布局图案。
在一些实施方式中，计算机可读取记录媒体804储存用于与制造机器接口连接的指令(例如，计算机程序码806)。指令(例如，计算机程序码806)使处理器802产生由制造机器可读的制造指令，以在制造过程期间有效地实现方法600或700。
系统800包括输入/输出接口810。输入/输出接口810耦合到外部电路。在一些实施方式中，输入/输出接口810包括键盘、小键盘、鼠标、轨迹球、轨迹板、和/或游标方向键，用于将信息和命令传送至处理器802。
系统800也包括耦合到处理器802的网络接口812。网络接口812允许系统800与网络814通信，连接一或多个其他计算机系统。网络接口812包括无线网络接口，诸如蓝芽(bluetooth)、无线保真(wifi)、全球互通微波存取(wimax)、无线射频(gprs)、或宽频分码多工接取(wcdma)；或有线网络接口，诸如乙太网络(ethernet)、通用串列总线(usb)、或高效能串联总线(ieee-1394)。在一些实施方式中，方法600或700在两个或更多的系统800中实现，并且诸如布局设计和使用者界面的信息经由网络814在不同的系统800之间交换。
系统800配置为通过输入/输出接口810或网络接口812接收与布局设计相关的信息。信息经由总线808传送到处理器802，以确定用于产生集成电路的布局设计或布局设计400。之后，将布局设计储存在计算机可读取记录媒体804中，作为布局设计816。系统800配置为通过输入/输出接口810或网络接口812接收与使用者界面相关的信息。信息储存在计算机可读取记录媒体804中，作为使用者界面818。
在一些实施方式中，方法600或700实施为由处理器执行的独立软件应用程序。在一些实施方式中，方法600或700实施为一软件应用程序，其是额外的软件应用程序中的一部分。在一些实施方式中，方法600或700实施为软件应用程序的外挂程序。在一些实施方式中，方法600或700实施作为电子设计自动化(eda)工具的一部分的软件应用程序。在一些实施方式中，方法600或700实施作为由电子设计自动化工具使用的软件应用程序。在一些实施方式中，使用电子设计自动化工具产生集成电路装置的布局。在一些实施方式中，布局储存在非暂态计算机可读媒体上。在一些实施方式中，使用工具例如
图9是根据本揭式内容的至少一个实施方式，集成电路(ic)制造系统900和与集成电路制造相关的流程的方块图。
在图9中，制造系统900包括在设计、开发、和制造的周期、和/或制造集成电路装置960相关的服务中彼此相互作用的实体，诸如设计公司920、光罩公司930、和晶圆厂(集成电路制造厂/加工厂)940。在系统900中的实体经由通信网络连接。在一些实施方式中，通信网络是单独的网络。在一些实施方式中，通信网络是不同的网络，例如内联网和网际网络。通信网络包括有线和/或无线通信频道。每个实体与一或多个其他实体交互作用，并且向/从一或多个其他实体提供服务和/或接收服务。在一些实施方式中，设计公司920、光罩公司930、和集成电路晶圆厂940中的两个或多个由一个较大的公司拥有。在一些实施方式中，设计公司920、光罩公司930、和集成电路晶圆厂940中的两个或多个共存于一个共用设施并且使用共用的资源。
设计公司(或设计团队)920产生集成电路设计布局922。集成电路设计布局922包括用于集成电路装置960的各种几何图案。几何图案对应于构成要制造的集成电路装置960中的不同的组件的金属层、氧化物层、或半导体层的图案。各式的层结合以形成各种集成电路特征。例如，集成电路设计布局922的一部分包括各种集成电路特征(例如，主动区域、栅极电极、源极电极和漏极电极、层间互连的金属线或导孔、和用于接合垫的开口)，形成在半导体基板(例如硅晶圆)中和在半导体基板上的各种材料层中。设计公司920实施适当的设计程序，以形成集成电路设计布局922。设计程序包括逻辑设计、物理设计、或放置和布线中的一或多种。集成电路设计布局922呈现在具有几何图案的信息的一或多个数据文件中。例如，集成电路设计布局922可以用gdsii文件格式或dfii文件格式表示。
光罩公司930包括数据准备932和光罩制造934。光罩公司930使用集成电路设计布局922，以根据集成电路设计布局922制造用于产生集成电路装置960的各种层所使用的一或多个光罩。光罩公司930执行光罩数据准备932，其中集成电路设计布局922转译成代表性数据文件(representativedatafile，rdf)。光罩数据准备932提供代表性数据文件(rdf)至光罩制造934。光罩制造934包括光罩写入器。光罩写入器将代表性数据文件转换为在基材(例如，光罩(掩模版)或半导体晶圆)上的影像。经由光罩数据准备932来操控设计布局，以遵循光罩写入器的特定的特征和/或集成电路晶圆厂940的要求。在图9中，光罩数据准备932和光罩制造934被示为分开的元件。在一些实施方式中，光罩数据准备932和光罩制造934可以共同地合称为光罩数据准备。
在一些实施方式中，光罩数据准备932包括光学邻近校正(opticalproximitycorrection，opc)，其系使用微影增强技术以补偿影像误差，例如可能由于绕射、干射、其他制程影响、或类似因素引起的影像误差。光学邻近校正调整集成电路设计布局922。在一些实施方式中，光罩数据准备932还包括解析度增强技术(resolutionenhancementtechniques，ret)，例如偏轴照射(off-axisillumination)、次解析度辅助特征(sub-resolutionassistfeatures)、相位移光罩(phase-shiftingmasks)、其他合适的技术、和类似者、或其组合。在一些实施方式中，也使用反向式微影技术(inverselithographytechnology，ilt)，其系将光学邻近校正视为反向影像问题进行处理。
在一些实施方式中，光罩数据准备932包括光罩规则检查器(maskrulechecker，mrc)，利用一组光罩创建规则，以检查集成电路设计布局，集成电路设计布局系已经历光学邻近校正的制程，光罩创建规则包含某些几何和/或连接性限制，以确保足够的余量，以考虑到在半导体制造制程中的变化或类似者。在一些实施方式中，光罩规则检查器修改集成电路设计布局，以补偿光罩制造934期间的限制，其可能取消由光学邻近校正执行的修改的部分，以便满足光罩创建规则。
在一些实施方式中，光罩数据准备932包括微影制程检查(lithographyprocesschecking，lpc)，其系模拟将由集成电路晶圆厂940实施以制造集成电路装置960的制程。微影制程检查系基于集成电路设计布局922而模拟制程，以创建模拟的制造的装置，例如集成电路装置960。在微影制程检查模拟中的制程参数可以包括与集成电路制造周期的各种制程相关的参数，与用于制造集成电路的工具相关的参数、和/或制造制程的其他方面。微影制程检查考虑各种因素例如空中的影像对比度、焦点的深度depthoffocus，dof)、光罩误差促进因子maskerrorenhancementfactor，meef)、其他合适的因子、类似者、或其组合。在一些实施方式中，在经由微影制程检查而创建了模拟的制造的装置之后，如果模拟的装置在形状上仍不够接近以满足设计规则，则重复光学邻近校正和/或光罩规则检查器，以进一步改善集成电路设计布局922。
应当理解的是，为了清楚起见，已经简化了上述光罩数据准备932的描述。在一些实施方式中，数据准备932包括额外的特征，例如逻辑操作(logicoperation，lop)，以根据制造规则修改集成电路设计布局。另外，在数据准备932期间，施加在集成电路设计布局922的制程可以用各种不同的顺序执行。
在光罩数据准备932之后并且在光罩制造934期间，基于修改的集成电路设计布局制造一光罩或一组光罩。在一些实施方式中，使用电子束(e-beam)或多重电子束的机制，以基于修改后的集成电路设计布局在光罩(光掩模或掩模版)上形成图案。光罩可以用各种技术形成。在一些实施方式中，使用二元制技术形成光罩。在一些实施方式中，光罩图案包括不透明区域和透明区域。使用辐射束(例如紫外光光束)曝光影像敏感的材料层(例如，光阻)，影像敏感的材料层涂覆在晶圆上，辐射束被不透明区域阻挡并且穿透通过透明区域。在一个实施例中，二元的光罩包括透明的基板(例如，熔融石英)和涂覆在光罩的不透明区域中的不透明材料(例如，铬)。在另一个实施例中，使用相位移技术(phaseshifttechnology)形成光罩。在相位移光罩(psm)中，在光罩上形成的图案中的各种特征配置为具有适当的相位差，以增加解析度和成像品质。在各种实施例中，相位移光罩可以是衰减的相位移光罩(attenuatedpsm)或交替的相位移光罩(alternatingpsm)。经由光罩制造934产生的光罩用于各种制程中。例如，像是光罩用在离子布植制程中，以在半导体晶圆中形成各种掺杂区域，光罩用在蚀刻制程中，以在半导体晶圆中形成各种蚀刻区域，和/或光罩用在其他合适的制程中。
集成电路晶圆厂940是集成电路制造公司，包括用于制造各种不同的集成电路产品的一或多个制造设施。在一些实施方式中，集成电路晶圆厂940是半导体代工厂。例如，可能有用于多个集成电路产品的前端制造(前端(front-end-of-line，feol)制程)的制造设施，第二制造设施可能提供后端制造，用于集成电路产品的互连和封装(后端(back-end-of-line，beol)制程)，和第三制造设施，可能提供代工业务的其他服务。
集成电路晶圆厂940使用由光罩公司930制造的光罩(或多个光罩)，以制造集成电路装置960。因此，集成电路晶圆厂940至少间接地使用集成电路设计布局922，以制造集成电路装置960。在一些实施方式中，半导体晶圆942由集成电路晶圆厂940利用光罩(或多个光罩)制造，以形成集成电路装置960。半导体晶圆942包括硅基板或其他具有材料层形成在其上的适当的基板。半导体晶圆还包括一或多个各种掺杂区域、介电特征、多层互连、和类似者(在随后的制造步骤中形成)。
关于集成电路制造系统(例如，图9的系统900)以及与其相关联的集成电路制造流程的细节已记载于例如美国专利号us9,256,709(2016年2月9日核准)、美国早期公开号us20150278429(2015年10月1日公开)、美国早期公开号us20140040838(2014年2月6日公开)、美国专利号us7,260,442(2007年8月21日核准)，上述全文并入本案以供参考。
本领域一般技术人员会容易地看出一或多个所揭示的实施方式实现了上述的一或多个优点。在阅读了前述的说明书之后，一般技术人员会能够影响本文广泛揭示的各种变换、均等的替换、和各种其他实施方式。因此，本文所授予的保护仅限于所附的权利要求及其均等者所包含的定义。
本描述中的一个方面涉及记忆体单元阵列。记忆体单元阵列包括第一纵行的记忆体单元、第二纵行的记忆体单元、第一位线、第二位线、和源极线。第二纵行的记忆体单元在第一方向上与第一纵行的记忆体单元分隔。第一纵行的记忆体单元和第二纵行的记忆体单元排列在不同于第一方向的第二方向上。第一位线耦合到第一纵行的记忆体单元并且沿第二方向延伸。第二位线耦合到第二纵行的记忆体单元并且沿第二方向延伸。源极线沿第二方向延伸，耦合到第一纵行的记忆体单元和第二纵行的记忆体单元。在一些实施方式中，第一纵行的记忆体单元中的每个记忆体单元或第二纵行的记忆体单元中的每个记忆体单元是非挥发性记忆体单元。在一些实施方式中，非挥发性记忆体单元包括电阻式随机存取记忆体(rram)、铁电随机存取记忆体(fram)、或磁阻式随机存取记忆体(mrar)中的一者或多者。在一些实施方式中，第一位线的电阻或第二位线的电阻基本上等于源极线的电阻。在一些实施方式中，源极线包括第一导电线，第一导电线沿第二方向延伸并且位在第一金属层上。在一些实施方式中，源极线还包括第二导电线和一系列的导孔。第二导电线沿第二方向延伸，并且位在高于第一金属层的第二金属层上。所述系列的导孔电性耦合到第一导电线和第二导电线，并且位在介于第一导电线和第二导电线之间。在一些实施方式中，第一金属层是金属1(m1)层，并且第二金属层是金属2(m2)层。在一些实施方式中，第一位线或第二位线包括第一导电线，第一导电线沿第二方向延伸并且位在第一金属层上。在一些实施方式中，第一位线或第二位线还包括第二导电线和一系列的导孔。第二导电线沿第二方向延伸，并且位在高于第一金属层的第二金属层上。所述系列的导孔电性耦合到第一导电线和第二导电线，并且位在介于第一导电线和第二导电线之间。在一些实施方式中，第一金属层是金属4(m4)层，并且第二金属层是金属5(m5)层。
本揭示的另一方面涉及记忆体单元阵列。记忆体单元阵列包括第一系列的记忆体单元、第二系列的记忆体单元、第一位线、第二位线、和源极线。第一系列的记忆体单元排列在第一纵行中和第一方向上。第二系列的记忆体单元排列在第二纵行中和第一方向上，并且在不同于第一方向的第二方向上与第一系列的记忆体单元分隔。第一位线耦合到第一系列的记忆体单元并且沿第一方向延伸。第二位线耦合到第二系列的记忆体单元并且沿第一方向延伸。源极线沿第一方向延伸，耦合到第一系列的记忆体单元和第二系列的记忆体单元，并且位在介于第一系列的记忆体单元和第二系列的记忆体单元之间。源极线包括第一部分和第二部分。第一部分沿第一方向延伸并且位在第一金属层上。第二部分沿第一方向延伸并且位在高于第一金属层的第二属层上。在一些实施方式中，记忆体单元阵列还包含字线，字线沿第二方向延伸，并且耦合到在第一纵行中的第一系列的记忆体单元的一记忆体单元和在第二纵行的第二系列的记忆体单元的一记忆体单元。在一些实施方式中，第一位线的宽度或第二位线的宽度基本上等于源极线的宽度。在一些实施方式中，第一系列的记忆体单元中或第二系列的记忆体单元中的每个记忆体单元包括电阻切换元件和开关，电阻切换元件耦合到第一位线或第二位线，开关耦合在电阻切换元件和源极线之间。
本描述的又另一个方面涉及一种读取储存在第一记忆体单元中的数据的方法。方法包括经由处理器产生记忆体单元阵列的布局设计，和基于布局设计制造记忆体单元阵列。在一些实施方式中，产生记忆体单元阵列的布局设计包括产生第一系列的记忆体单元布局图案，其对应于制造在记忆体单元的第一纵行中排列的第一系列的记忆体单元。在一些实施方式中，第一系列的记忆体单元布局图案中的每个布局图案在第一方向上与第一系列的记忆体单元布局图案中的一相邻的布局图案分隔。在一些实施方式中，产生记忆体单元阵列的布局设计还包括产生第二系列的记忆体单元布局图案，其对应于制造在记忆体单元中的第二纵行中排列的第二系列的记忆体单元。在一些实施方式中，第二系列的记忆体单元布局图案在不同于第一方向的第二方向上与第一系列的记忆体单元布局图案分隔。在一些实施方式中，第二系列的记忆体单元布局图案中的每个布局图案在第一方向上与第二系列的记忆体单元布局图案中的一相邻的布局图案分隔。在一些实施方式中，产生记忆体单元阵列的布局设计还包括产生沿第一方向延伸的第一系列的导电特征布局图案。在一些实施方式中，第一系列的导电特征布局图案中的一布局图案位在介于第一系列的记忆体单元布局图案和第二系列的记忆体单元布局图案之间。在一些实施方式中，第一系列的导电特征布局图案对应于制造一源极线，源极线沿第一方向延伸并且耦合到第一系列的记忆体单元和第二系列的记忆体单元。在一些实施方式中，产生记忆体单元阵列的布局设计还包括产生沿第一方向延伸的第二系列的导电特征布局图案。在一些实施方式中，第二系列的导电特征布局图案位在第一布局层上。在一些实施方式中，第二系列的导电特征布局图案对应于制造第一位线的第一部分，第一位线的第一部分耦合到第一系列的记忆体单元。在一些实施方式中，产生记忆体单元阵列的布局设计还包括产生沿第一方向延伸的第三系列的导电特征布局图案。在一些实施方式中，第三系列的导电特征布局图案位在第一布局层上。在一些实施方式中，第三系列的导电特征布局图案在第二方向上与第二系列的导电特征布局图案分隔。在一些实施方式中，第三系列的导电特征布局图案对应于制造第二位线的第一部分，第二位线的第一部分耦合到第二系列的记忆体单元。在一些实施方式中，产生记忆体单元阵列的布局设计还包括产生沿第一方向延伸的第四系列的导电特征布局图案。在一些实施方式中，第四系列的导电特征布局图案位在不同于第一布局层的第二布局层上。在一些实施方式中，第四系列的导电特征布局图案对应于制造第一位线的第二部分。在一些实施方式中，产生记忆体单元阵列的布局设计还包括产生沿第一方向延伸的第五系列的导电特征布局图案。在一些实施方式中，第五系列的导电特征布局图案位在第二布局层上。在一些实施方式中，第五系列的导电特征布局图案在第二方向上与第四系列的导电特征布局图案分隔。在一些实施方式中，第五系列的导电特征布局图案对应于制造第二位线的第二部分。在一些实施方式中，产生记忆体单元阵列的布局设计还包括产生第一系列的导孔布局图案。在一些实施方式中，第一系列的导孔布局图案位在介于第二布局层和第一布局层之间。在一些实施方式中，第一系列的导孔布局图案对应于制造在介于第一位线的第一部分和第一位线的第二部分之间耦合的导孔。在一些实施方式中，产生记忆体单元阵列的布局设计还包括产生第二系列的导孔布局图案。在一些实施方式中，第二系列的导孔布局图案位在介于第二布局层和第一布局层之间。在一些实施方式中，第二系列的导孔布局图案对应于制造在介于第二位线的第一部分和第二位线的第二部分之间耦合的导孔。在一些实施方式中，产生记忆体单元阵列的布局设计还包括产生沿第一方向延伸的第二系列的导电特征布局图案。在一些实施方式中，第二系列的导电特征布局图案的位在不同于第一布局层的第二布局层上。在一些实施方式中，第二系列的导电特征布局图案对应于制造源极线的另一个部分。在一些实施方式中，产生记忆体单元阵列的布局阵列还包括产生一系列的导孔布局图案。在一些实施方式中，所述系列的导孔布局图案位在介于第二布局层和第一布局层之间。在一些实施方式中，所述系列的导孔布局图案对应于制造在源极线和源极线的另一部分之间耦合的导孔。在一些实施方式中，产生第一系列的记忆体单元布局图案或第二系列的记忆体单元布局图案包括产生一系列的选择器元件布局图案，其对应于制造在记忆体单元中的第一纵行中或第二纵行中排列的一系列的选择器元件。在一些实施方式中，所述系列的选择器元件布局图案中的每个布局图案在第一方向上与所述系列的选择器元件布局图案中的一相邻的布局图案分隔并且位在第一系列的布局层上。在一些实施方式中，产生第一系列的记忆体单元布局图案或第二系列的记忆体单元布局图案还包括产生一系列的电阻切换元件布局图案，其对应于制造在记忆体单元中的第一纵行中或第二纵行中排列的一系列的电阻切换元件。在一些实施方式中，所述系列的电阻切换元件布局图案中的每个布局图案在第一方向上与所述系列的电阻切换元件布局图案中的一相邻的布局图案分隔，并且位在高于第一系列的布局层的第二系列的布局层上。在一些实施方式中，产生所述系列的电阻切换元件布局图案包括产生底部电极元件布局图案，其对应于制造底部电极元件。在一些实施方式中，底部电极元件布局图案位在第一布局层上。在一些实施方式中，产生所述系列的电阻切换元件布局图案还包括产生电阻切换材料布局图案，其对应于制造电阻切换材料。在一些实施方式中，电阻切换材料布局图案位在不同于第一布局层的第二布局层上。在一些实施方式中，产生所述系列的电阻切换元件布局图案还包括产生顶部电极元件布局图案，其对应于制造顶部电极元件。在一些实施方式中，顶部电极元件布局图案位在不同于第一布局层和第二布局层的第三布局层上。
本揭示内容的一些实施方式提供了一种记忆体单元阵列，包含：第一系列的记忆体单元、第二系列的记忆体单元、第一位线、第二位线、以及源极线。第一系列的记忆体单元排列在第一纵行中和第一方向上。第二系列的记忆体单元排列在第二纵行中和第一方向上，并且在不同于第一方向的第二方向上与第一系列的记忆体单元分隔。第一位线耦合到第一系列的记忆体单元并且沿第一方向延伸。第二位线耦合到第二系列的记忆体单元并且沿第一方向延伸。源极线沿第一方向延伸，耦合到第一系列的记忆体单元和第二系列的记忆体单元，并且位在介于第一系列的记忆体单元和第二系列的记忆体单元之间。源极线包含：第一部分以及第二部分。源极线的第一部分沿第一方向延伸，并且位在第一金属层上。源极线的第二部分沿第一方向延伸，并且位在高于第一金属层的第二金属层上。
在一些实施方式中，其中第一纵行的记忆体单元中或第二纵行的记忆体单元中的每个记忆体单元是非挥发性记忆体单元。
在一些实施方式中，其中非挥发性记忆体单元包括电阻式随机存取记忆体(rram)、铁电随机存取记忆体(fram)、或磁阻式随机存取记忆体(mrar)中的一者或多者。
在一些实施方式中，其中第一位线的电阻或第二位线的电阻基本上等于源极线的电阻。
在一些实施方式中，其中源极线包含第一导电线。第一导电线沿第二方向延伸，并且位在第一金属层上。
在一些实施方式中，其中源极线还包含：第二导电线、以及一系列的导孔。第二导电线沿第二方向延伸并且位在高于第一金属层的第二金属层上。所述系列的导孔电性耦合到第一导电线和第二导电线，并且位在介于第一导电线和第二导电线之间。
在一些实施方式中，其中第一金属层是金属1(m1)层，第二金属层是金属2(m2)层。
在一些实施方式中，其中第一位线或第二位线包含：第一导电线。第一导电线沿第二方向延伸并且位在第一金属层上。
在一些实施方式中，其中第一位线或第二位线还包含：第二导电线、以及一系列的导孔。第二导电线沿第二方向延伸，并且位在高于第一金属层的第二金属层上。所述系列的导孔电性耦合到第一导电线和第二导电线，并且位在介于第一导电线和第二导电线之间。
在一些实施方式中，其中第一金属层是金属4(m4)层，并且第二金属层是金属5(m5)层。
本揭示内容的一些实施方式提供了另一种记忆体单元阵列，包含：第一系列的记忆体单元、第二系列的记忆体单元、第一位线、第二位线、以及源极线。第一系列的记忆体单元排列在第一纵行中和第一方向上。第二系列的记忆体单元排列在第二纵行中和第一方向上，并且在不同于第一方向的第二方向上与第一系列的记忆体单元分隔。第一位线耦合到第一系列的记忆体单元并且沿第一方向延伸。第二位线耦合到第二系列的记忆体单元并且沿第一方向延伸。源极线沿第一方向延伸，耦合到第一系列的记忆体单元和第二系列的记忆体单元，并且位在介于第一系列的记忆体单元和第二系列的记忆体单元之间。源极线包含：第一部分以及第二部分。源极线的第一部分沿第一方向延伸，并且位在第一金属层上。源极线的第二部分沿第一方向延伸，并且位在高于第一金属层的第二金属层上。
在一些实施方式中，记忆体单元阵列还包含字线，字线沿第二方向延伸，并且耦合到在第一纵行中的第一系列的记忆体单元的一记忆体单元和在第二纵行中的第二系列的记忆体单元的一记忆体单元。
在一些实施方式中，其中第一位线的宽度或第二位线的宽度基本上等于源极线的宽度。
在一些实施方式中，其中第一系列的记忆体单元中或第二系列的记忆体单元行中的每个记忆体单元包含：电阻切换元件、以及开关。电阻切换元件耦合到第一位线或第二位线。开关耦合在介于电阻切换元件和源极线之间。
本揭示内容的一些实施方式提供了一种形成记忆体单元阵列的方法，方法包含：经由处理器产生记忆体单元阵列的布局设计，其中产生布局设计包含：产生第一系列的记忆体单元布局图案，其对应于制造在记忆体单元的第一纵行中排列的第一系列的记忆体单元，第一系列的记忆体单元布局图案中的每个布局图案在第一方向上与第一系列的记忆体单元布局图案中的一相邻的布局图案分隔；产生第二系列的记忆体单元布局图案，其对应于制造在记忆体单元的第二纵行中排列的第二系列的记忆体单元，第二系列的记忆体单元布局图案在不同于第一方向的第二方向上与第一系列的记忆体单元布局图案分隔，第二系列的记忆体单元布局图案中的每个布局图案在第一方向上与第二系列的记忆体单元布局图案中的一相邻的布局图案分隔；产生第一系列的导电线特征布局图案，其沿第一方向延伸，第一系列的导电线特征布局图案中的布局图案位在介于第一系列的记忆体单元布局图案和第二系列的记忆体单元布局图案之间，第一系列的导电特征布局图案对应于制造源极线，源极线沿第一方向延伸并耦合到第一系列的记忆体单元和第二系列的记忆体单元；以及基于布局设计制造记忆体单元阵列。
在一些实施方式中，其中产生记忆体单元阵列的布局设计还包含：产生第二系列的导电特征布局图案，其沿第一方向延伸，第二系列的导电特征布局图案位在第一布局层上，并且第二系列的导电特征布局图案对应于制造第一位线的第一部分，第一位线的第一部分耦合到第一系列的记忆体单元；以及产生第三系列的导电特征布局图案，其沿第一方向延伸，第三系列的导电特征布局图案位在第一布局层上，第三系列的导电特征布局图案在第二方向上与第二系列的导电特征布局图案分隔，第三系列的导电特征布局图案对应于制造第二位线的第一部分，第二位线的第一部分耦合到第二系列的记忆体单元。
在一些实施方式中，其中产生记忆体单元阵列的布局设计还包含：产生第四系列的导电特征布局图案，其沿第一方向延伸，第四系列的导电特征布局图案位在不同于第一布局层的第二布局层上，并且第四系列的导电特征布局图案对应于制造第一位线的第二部分；产生第五系列的导电特征布局图案，其沿第一方向延伸，第五系列的导电特征布局图案位在第二布局层上，第五系列的导电特征布局图案在第二方向上与第四系列的导电特征布局图案分隔，第五系列的导电特征布局图案对应于制造第二位线的第二部分；产生第一系列的导孔布局图案，第一系列的导孔布局图案位在介于第二布局层和第一布局层之间，并且第一系列的导孔布局图案对应于制造在介于第一位线的第一部分和第一位线的第二部分之间耦合的导孔；以及产生第二系列的导孔布局图案，第二系列的导孔布局图案位在介于第二布局层和第一布局层之间，并且第二系列的导孔布局图案对应于制造在介于第二位线的第一部分和第二位线的第二部分之间耦合的导孔。
在一些实施方式中，其中产生记忆体单元阵列的布局设计还包含：产生第二系列的导电特征布局图案，其沿第一方向延伸，第二系列的导电特征布局图案位在不同于第一布局层的第二布局层上，并且第二系列的导电特征布局图案对应于制造源极线的另一部分；以及产生一系列的导孔布局图案，所述系列的导孔布局图案位在介于第二布局层和第一布局层之间，并且所述系列的导孔布局图案对应于制造在介于源极线和源极线的所述另一部分之间耦合的导孔。
在一些实施方式中，其中产生第一系列的记忆体单元布局图案或第二系列的记忆体单元布局图案包含：产生一系列的选择器元件布局图案，其对应于制造排列在记忆体单元的第一纵行中或第二纵行中的一系列的选择器元件，所述系列的选择器布局图案中的每个布局图案在第一方向上与所述系列的选择器元件中的一相邻的布局图案分隔，并且位在第一系列的布局层上；以及产生一系列的电阻开关元件布局图案，其对应于制造排列在记忆体单元的第一纵行中或第二纵行中的一系列的电阻开关元件，所述系列的电阻开关元件布局图案中的每个布局图案在第一方向上与所述系列的电阻开关元件布局图案中的一相邻布局图案分隔，并且位在高于第一系列的布局层的第二系列的布局层上。
在一些实施方式中，其中产生所述系列的电阻开关元件布局图案包含：产生底部电极元件布局图案，其对应于制造底部电极元件，底部电极元件布局图案位在第一布局层上；产生电阻切换材料布局图案，其对应于制造电阻切换材料，电阻切换材料布局图案位在不同于第一布局层的一第二布局层上；以及产生顶部电极元件布局图案，其对应于制造顶部电极元件，顶部电极元件布局图案位在不同于第一布局层和第二布局层的第三布局层上。
以上概述了数个实施方式，以便本领域技术人员可以较佳地理解本揭示内容的各方面。本领域的技术人员应理解，他们可能容易地使用本揭示内容，作为其他制程和结构的设计和修改的基础，以实现与在此介绍的实施方式的相同的目的，或是达到相同的优点。本领域技术人员亦应理解，与这些均等的建构不脱离本揭示内容的精神和范围，并且他们可能在不脱离本揭示内容的精神和范围的情况下，进行各种改变、替换、和变更。
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