非易失性存储器及其制造方法与流程

本发明涉及一种半导体元件及其制造方法，尤其涉及一种非易失性存储器及其制造方法。

背景技术：

非易失性存储器由于具有可多次进行涉及的存入、读取、抹除等动作，且存入的涉及在断电后也不会消失的优点，已广泛采用在个人电脑和电子设备。

典型的一种非易失性存储器设计成具有堆叠式栅极(stack-gate)结构，其中包括依序设置于基底上的穿隧氧化层、浮置栅极(floatinggate)、闸间介电层以及控制栅极(controlgate)。对此非易失性存储器元件进行程序化或抹除操作时，分别于源极区、漏极区与控制栅极上施加适当电压，以使电子注入多晶硅浮置栅极中，或将电子从多晶硅浮置栅极中拉出。

在非易失性存储器的操作上，通常浮置栅极与控制栅极之间的栅极耦合率(gate-couplingratio，gcr)越大，其操作所需的工作电压将越低，而非易失性存储器的操作速度与效率就会大大的提升。其中增加栅极耦合率的方法，包括了增加浮置栅极与控制栅极间的重叠面积(overlaparea)、降低浮置栅极与控制栅极间的介电层的厚度、以及增加浮置栅极与控制栅极之间的闸间介电层的介电常数(dielectricconstant；k)等。

在非易失性存储器的操作上，通常栅极电阻越小，非易失性存储器的操作速度就会大大的提升。其中降低栅极电阻的方法，包括了使用金属硅化物或金属栅极等。

然而，随着积体电路正以更高的集积度朝向小型化的元件发展，所以必须缩小非易失性存储器的存储单元尺寸以增进其集积度。其中，缩小存储单元的尺寸可通过减小存储单元的栅极长度与位线的间隔等方法来达成。但是，栅极长度变小会缩短了穿隧氧化层下方的通道长度(channellength)，容易造成漏极与源极间发生不正常的电性贯通(punchthrough)，如此将严重影响此存储单元的电性表现。而且，在程序化及或抹除存储单元时，电子重复穿越过穿隧氧化层，将耗损穿隧氧化层，导致存储器元件可靠度降低。

技术实现要素：

本发明提供一种非易失性存储器及其制造方法，可以低操作电压操作，进而增加半导体元件的可靠度。

本发明提供一种非易失性存储器及其制造方法，可以降低栅极电阻，进而增加半导体元件的操作速度。

本发明提供一种非易失性存储器及其制造方法，可以提高元件的积集度。

本发明提出一种非易失性存储器，其具有第一存储单元，第一存储单元设置于基底上。第一存储单元包括源极区与漏极区、选择栅极、虚拟选择栅极、浮置栅极、抹除栅极、控制栅极、穿隧介电层、抹除闸介电层、选择闸介电层、绝缘层及闸间介电层。源极区与漏极区分别设置基底中。选择栅极设置于源极区与漏极区之间的基底上。虚拟选择栅极设置于基底与抹除栅极之间。浮置栅极设置于选择栅极与源极区之间的基底上，浮置栅极的顶部具有对称的二转角部，且浮置栅极的高度低于选择栅极的高度。抹除栅极设置于源极区上，并包覆浮置栅极的源极侧的转角部。控制栅极设置于抹除栅极与浮置栅极上。穿隧介电层设置于浮置栅极与基底之间。抹除闸介电层设置于抹除栅极与浮置栅极之间。选择闸介电层设置于选择栅极与基底之间。绝缘层设置于选择栅极与浮置栅极之间。闸间介电层设置于控制栅极与浮置栅极之间以及控制栅极与抹除栅极之间。

在本发明的一实施例中，上述非易失性存储器还包括第二存储单元。第二存储单元设置于基底上。第二存储单元的结构与第一存储单元的结构相同，且第二存储单元与第一存储单元成镜像配置，共用源极区或漏极区。

在本发明的一实施例中，第一存储单元与第二存储单元共用抹除栅极，且抹除栅极填满第一存储单元与第二存储单元之间的开口。

在本发明的一实施例中，第一存储单元与第二存储单元共用控制栅极，且控制栅极覆盖抹除栅极。

在本发明的一实施例中，控制栅极的材质包括多晶硅及金属硅化物。

在本发明的一实施例中，选择栅极的材质包括多晶硅及金属硅化物。

在本发明的一实施例中，控制栅极填满选择栅极与抹除栅极之间的开口。

在本发明的一实施例中，闸间介电层的材质包括氧化硅、氮化硅和氧化硅的三叠层结构或氮化硅和氧化硅的双叠层结构或其他介电常数大于4的材料。

在本发明的一实施例中，控制栅极的材质包括金属。

在本发明的一实施例中，选择栅极的材质包括金属。

在本发明的一实施例中，上述非易失性存储器还包括虚拟选择栅极，虚拟选择栅极设置于基底与抹除栅极之间，浮置栅极的与选择栅极相邻一侧的高度高于虚拟选择栅极的高度。

在本发明的一实施例中，上述非易失性存储器采用鳍状晶体管(finfet)形式。

在本发明的一实施例中，上述浮置栅极具有凹口。

本发明提出一种非易失性存储器的制造方法。首先，提供基底，此基底中已形成有源极区。在基底上形成第一堆叠结构与第二堆叠结构，第一堆叠结构与第二堆叠结构由基底起依序包括选择闸介电层、选择栅极及顶盖层，其中第二堆叠结构位于源极区上。在第一堆叠结构与第二堆叠结构之间的基底上形成穿隧介电层。在第一堆叠结构与第二堆叠结构之间的基底上形成自对准的浮置栅极，浮置栅极的高度低于选择栅极的高度，其中浮置栅极的顶部具有相邻第一堆叠结构与第二堆叠结构的二对称的转角部。移除顶盖层。至少移除第二堆叠结构的部分选择栅极(即虚拟选择闸)，暴露出浮置栅极的转角部。在包含转角部的浮置栅极上形成抹除闸介电层。在基底或部分第二堆叠结构的部分选择栅极上形成抹除栅极，其中抹除栅极包覆靠近源极区侧的浮置栅极的转角部。在浮置栅极及抹除栅极上形成闸间介电层。在浮置栅极上形成控制栅极。

在本发明的一实施例中，在第一堆叠结构与第二堆叠结构之间的基底上形成浮置栅极的步骤包括：在第一堆叠结构与第二堆叠结构之间形成导体间隙壁，然后图案化导体间隙壁，以形成浮置栅极。

在本发明的一实施例中，非易失性存储器的制造方法还包括：在第一堆叠结构的与浮置栅极相邻的相反侧的基底中形成漏极区。

在本发明的一实施例中，非易失性存储器的制造方法还包括：在选择栅极、控制栅极与漏极区形成金属硅化物层。

在本发明的一实施例中，至少移除第二堆叠结构的部分选择栅极的步骤中，更移除第二堆叠结构的全部的选择栅极。

在本发明的一实施例中，所述第二堆叠结构的全部的所述选择栅极后，还包括于浮置栅极的侧壁形成间隙壁及抹除闸介电层。

在本发明的一实施例中，在浮置栅极上形成控制栅极的步骤包括：在基底上形成导体材料层，然后图案化导体材料层，以形成覆盖浮置栅极与抹除栅极的控制栅极。

在本发明的一实施例中，在浮置栅极上形成控制栅极的步骤包括：在所述基底上形成导体材料层，并进行平坦化制程，以移除部分所述导体材料层，然后图案化导体材料层，以于抹除栅极的一侧、且于浮置栅极的上方形成控制栅极。

本发明的非易失性存储器及其制造方法中，浮置栅极具有凹口，增加了控制栅极与浮置栅极之间所夹的面积，而提高了存储器元件的的耦合率。

本发明的非易失性存储器及其制造方法中，由于浮置栅极设置有转角部，抹除栅极包覆此转角部。转角部的角度小于或等于90度，通过转角部使电场集中，可降低抹除电压，有效率的将电子从浮置栅极拉出，提高抹除涉及的速度。

本发明的非易失性存储器及其制造方法中，选择栅极、控制栅极及抹除栅极的表面为共平面，而可以增加存储器元件的集积度。

本发明的非易失性存储器及其制造方法中，通过进行高介电常数金属栅极(hkmg)制程，以使选择栅极和/或控制栅极形成高介电常数金属栅极(hkmg)，则晶体管电容(且藉此驱动电流)得以增加，且栅极泄漏及临限电压得以减少，进而提升元件效能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1a为依照本发明的实施例所示出的一种非易失性存储器的上视图；

图1b为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图；

图1c为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图；

图1d为依照本发明的实施例所示出的一种非易失性存储器的上视图；

图1e为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图；

图1f为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图；

图1g为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图；

图1h为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图；

图1i为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图；

图1j为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图；

图1k为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图；

图1l为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图；

图2a到图2i为依照本发明的一实施例所示出的一种非易失性存储器的制作流程的剖面示意图；

图3为依照本发明的一实施例所示出的一种非易失性存储器的制作流程的剖面示意图；

图4a到图4b为依照本发明的一实施例，其中将第二堆叠结构(即虚拟选择栅极)去除后所示出的一种非易失性存储器的制作流程的剖面示意图。

具体实施方式

图1a为依照本发明的实施例所示出的一种非易失性存储器的上视图。图1b为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图。图1b所示出为沿着图1a中a-a'线的剖面图。图1c为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图。图1d为依照本发明的实施例所示出的一种非易失性存储器的上视图。图1e为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图。图1e所示出为沿着图1d中b-b'线的剖面图。图1f至图1j分别为依照本发明的实施例所示出的一种非易失性存储器的剖面示意图。在图1b～图1j中，相同的构件给予相同的符号并省略其说明。

请参照图1a及图1b，非易失性存储器包括多个存储单元mc。这些存储单元mc排列成行/列阵列。非易失性存储器设置于基底100上。在基底100中例如设置有规则排列的多个隔离结构101，以定义出具有格状的主动区103。隔离结构101例如是浅沟渠隔离结构。

各存储单元mc包括源极区102与漏极区104、选择栅极106、浮置栅极108、抹除栅极110、控制栅极112、穿隧介电层114、抹除闸介电层116、选择闸介电层118、绝缘层120、闸间介电层122。

源极区102与漏极区104，分别设置基底100中。源极区102、漏极区104例如是含有n型或p型掺质的掺杂区，端视元件的设计而定。

选择栅极106例如设置于源极区102与漏极区104之间的基底100上。选择栅极106例如是在y方向延伸。选择栅极106的材质包括掺杂多晶硅等导体材料。在一实施例中，选择栅极106的材质包括多晶硅及金属硅化物。浮置栅极108例如设置于选择栅极106与源极区102之间的基底100上。浮置栅极108的高度低于选择栅极106的高度，且浮置栅极108的顶部至少具有转角部126。浮置栅极108具有凹陷，也即浮置栅极的高度从中央逐渐变高。浮置栅极108的材质例如是掺杂多晶硅等导体材料。浮置栅极108可由一层或多层导体层构成。

在本实施例中，非易失性存储器还包括虚拟选择栅极106a。虚拟选择栅极106a例如设置于基底100与抹除栅极110之间。虚拟选择栅极106a与浮置栅极108之间例如也设置有绝缘层120。浮置栅极108的与虚拟选择栅极106a相邻一侧的高度高于虚拟选择栅极106a的高度，而将顶部的转角部126暴露出来

抹除栅极110例如设置于源极区102上，且抹除栅极110包覆转角部126。抹除栅极110例如是在y方向延伸。抹除栅极110的材质例如是掺杂多晶硅等导体材料。控制栅极112例如设置于抹除栅极110与浮置栅极108上。控制栅极112的材质例如是掺杂多晶硅等导体材料。穿隧介电层114例如设置于浮置栅极108与基底100之间。穿隧介电层114的材质例如是氧化硅。穿隧介电层114的厚度介于60埃至200埃之间。抹除闸介电层116例如设置于抹除栅极110与浮置栅极108之间。抹除闸介电层116的材质例如是氧化硅。抹除闸介电层116的厚度例如介于60埃至150埃之间。

选择闸介电层118例如设置于选择栅极106与基底100之间。选择闸介电层118的材质例如是氧化硅或其他介电常数大于4的材料。绝缘层120例如设置于选择栅极106与浮置栅极108之间。闸间介电层122例如设置于控制栅极112与浮置栅极108之间以及控制栅极112与抹除栅极110之间。闸间介电层122的材质例如是氧化硅、氮化硅和氧化硅的三叠层结构或氮化硅和氧化硅的双叠层结构或其他介电常数大于4的材料。

在x方向(行方向)上，多个存储单元mc通过源极区102或漏极区104串接在一起。举例来说，存储单元140的结构与存储单元142的结构相同，且存储单元140与存储单元142成镜像配置，共用源极区102或漏极区104；存储单元144的结构与存储单元146的结构相同，且存储单元144与存储单元146成镜像配置，共用源极区102或漏极区104。同时，存储单元140、存储单元142、存储单元144与存储单元146共用抹除栅极110及控制栅极112，且控制栅极112覆盖抹除栅极110。

在y方向(列方向)上，多个存储单元mc由源极区102、选择栅极106、抹除栅极110以及控制栅极112串接在一起。也即，在列方向上，多个存储单元mc共用同一个源极区102、选择栅极106、抹除栅极110以及控制栅极112。举例来说，存储单元140的结构与存储单元144的结构相同，存储单元142的结构与存储单元146的结构相同，控制栅极112填满存储单元140与存储单元144以及存储单元142的结构与存储单元146之间。同一列的存储单元140与存储单元144共用同同一个源极区102、选择栅极106、抹除栅极110以及控制栅极112。

在本实施例中，控制栅极112、选择栅极106以及漏极区104上更形成有金属硅化物层124。

在另一实施例中，如图1c所示，移除了图1a及图1b所示的虚拟选择栅极106a。抹除栅极110a填满存储单元140与存储单元142之间的开口。在抹除栅极110a与浮置栅极108之间设置有由抹除闸介电层116a与间隙壁128形成的绝缘层。

在另一实施例中，如图1d与图1e所示，存储单元140与存储单元142共用抹除栅极110。但存储单元140与存储单元142分别具有控制栅极112a与控制栅极112b，也即，在x方向上，相邻的存储单元mc未共用控制栅极。

此外，如图1e所示，控制栅极112a与控制栅极112b设置于选择栅极106及抹除栅极110之间的凹口。选择栅极106、控制栅极112a与控制栅极112b及抹除栅极110a的表面为共平面，而可以增加存储器元件的集积度。

在另一实施例中，图1f所示的非易失性存储器是图1e的非易失性存储器的变形例，以下只针对不同点做说明。如图1f所示，选择栅极106b的材质，包括金属材料，例如铝、铜、钨、钴、钛、钽、钌、或锆等。在选择栅极106b与控制栅极112a(控制栅极112b)之间、选择栅极106b与浮置栅极108之间以及选择栅极106b与基底100之间设置有高介电常数介电层152(介电常数值大于4)。高介电常数介电层152例如可包含氧化铪(hfo)、氧化铪硅(hfsio)、氧化铪铝(hfalo)、或氧化铪钽(hftao)。

通过使选择栅极106b为高介电常数金属栅极(hkmg)，则晶体管电容(且藉此驱动电流)得以增加，且栅极泄漏及临限电压得以减少，进而提升元件效能。

在另一实施例中，图1g所示的非易失性存储器是图1e的非易失性存储器的变形例，以下只针对不同点做说明。选择栅极106b的材质，包括金属材料，例如铝、铜、钨、钴、钛、钽、钌、或锆等。控制栅极112c以及控制栅极112d的材质，包括金属材料，例如铝、铜、钨、钴、钛、钽、钌、或锆等。

在选择栅极106b与控制栅极112c(控制栅极112d)之间、选择栅极106b与浮置栅极108之间以及选择栅极106b与基底100之间设置有高介电常数介电层152(介电常数值大于4)。高介电常数介电层152例如可包含氧化铪(hfo)、氧化铪硅(hfsio)、氧化铪铝(hfalo)、或氧化铪钽(hftao)。通过使选择栅极106b为高介电常数金属栅极(hkmg)，则晶体管电容(且藉此驱动电流)得以增加，且栅极泄漏及临限电压得以减少，进而提升元件效能。

在控制栅极112c(控制栅极112d)与抹除栅极110之间、控制栅极112c(控制栅极112d)与浮置栅极108之间设置有高介电常数介电层154(介电常数值大于4)。高介电常数介电层154例如可包含氧化铪(hfo)、氧化铪硅(hfsio)、氧化铪铝(hfalo)、或氧化铪钽(hftao)。通过使控制栅极112c(控制栅极112d)为高介电常数金属栅极(hkmg)，使浮置栅极与控制栅极之间的栅极耦合率(gate-couplingratio，gcr)增大，其操作所需的工作电压将越低，而非易失性存储器的操作速度与效率就会大大的提升。

在另一实施例中，如图1h所示，存储单元140与存储单元142共用抹除栅极110。但存储单元140与存储单元142分别具有控制栅极112a与控制栅极112b，也即，在x方向上，相邻的存储单元mc未共用控制栅极。而且，移除了图1a及图1b所示的虚拟选择栅极106a。抹除栅极110a填满存储单元140与存储单元142之间的开口。在抹除栅极110a与浮置栅极108之间设置有由抹除闸介电层116a与间隙壁128形成的绝缘层。

在另一实施例中，图1i所示的非易失性存储器是图1h的非易失性存储器的变形例，以下只针对不同点做说明。如图1i所示，选择栅极106b的材质，包括金属材料，例如铝、铜、钨、钴、钛、钽、钌、或锆等。在选择栅极106b与控制栅极112a(控制栅极112b)之间、选择栅极106b与浮置栅极108之间以及选择栅极106b与基底100之间设置有高介电常数介电层152(介电常数值大于4)。高介电常数介电层152例如可包含氧化铪(hfo)、氧化铪硅(hfsio)、氧化铪铝(hfalo)、或氧化铪钽(hftao)。

通过使选择栅极106b为高介电常数金属栅极(hkmg)，则晶体管电容(且藉此驱动电流)得以增加，且栅极泄漏及临限电压得以减少，进而提升元件效能。

在另一实施例中，图1j所示的非易失性存储器是图1h的非易失性存储器的变形例，以下只针对不同点做说明。选择栅极106b的材质，包括金属材料，例如铝、铜、钨、钴、钛、钽、钌、或锆等。控制栅极112c以及控制栅极112d的材质，包括金属材料，例如铝、铜、钨、钴、钛、钽、钌、或锆等。

在选择栅极106b与控制栅极112c(控制栅极112d)之间、选择栅极106b与浮置栅极108之间以及选择栅极106b与基底100之间设置有高介电常数介电层152(介电常数值大于4)。高介电常数介电层152例如可包含氧化铪(hfo)、氧化铪硅(hfsio)、氧化铪铝(hfalo)、或氧化铪钽(hftao)。通过使选择栅极106b为高介电常数金属栅极(hkmg)，则晶体管电容(且藉此驱动电流)得以增加，且栅极泄漏及临限电压得以减少，进而提升元件效能。

在控制栅极112c(控制栅极112d)与抹除栅极110之间、控制栅极112c(控制栅极112d)与浮置栅极108之间设置有高介电常数介电层154(介电常数值大于4)。高介电常数介电层154例如可包含氧化铪(hfo)、氧化铪硅(hfsio)、氧化铪铝(hfalo)、或氧化铪钽(hftao)。通过使控制栅极112c(控制栅极112d)为高介电常数金属栅极(hkmg)，使浮置栅极与控制栅极之间的栅极耦合率(gate-couplingratio，gcr)增大，其操作所需的工作电压将越低，而非易失性存储器的操作速度与效率就会大大的提升。

此外，在图1b～图1j所描述非易失性存储器是以典型的金氧半导体晶体管(bulkmosfet)为例做说明，当然也可以是鳍状晶体管(finfet)形式非易失性存储器。图1k及图1l分别为依照本发明的实施例所示出的一种鳍状晶体管(finfet)形式的非易失性存储器的剖面示意图。

图1k及图1l示出的非易失性存储器分别是图1g及图1j的非易失性存储器的变形例，以下只针对不同点做说明。图1k中，cc'、dd'、ee'分别为示出沿着图1g中c-c'、d-d'、e-e'线的剖面图。图1l中，ff'、gg'、hh'分别为示出沿着图1j中f-f'、g-g'、h-h'线的剖面图。

如图1k及图1l所示，基底100具备有鳍部100a。在基底100具有多个隔离结构101。隔离结构101位于鳍部100a之间，隔离结构101例如是浅沟槽隔离(sti)结构以绝缘或隔离鳍部100a。浮置栅极108例如跨过鳍部100a，因而可以增加浮置栅极108与主动区所夹的面积(增加存储单元的通道宽度)。另外，控制栅极112c也跨过鳍部100a，增加了控制栅极112c与浮置栅极108之间所夹的面积，而提高了存储器元件的耦合率。

在上述的非易失性存储器中，选择闸介电层118的厚度较薄，在操作存储单元时，可以使用较小的电压打开/关闭选择栅极106下方的通道区，也即可以降低操作电压。浮置栅极108具有凹口，增加了控制栅极112与浮置栅极108之间所夹的面积，而提高了存储器元件的耦合率。由于浮置栅极108具有转角部126。抹除栅极110(110a)包覆转角部126，且此转角部126的角度小于或等于90度，通过转角部126使电场集中，可降低抹除电压有效率的将电子从浮置栅极108拉出，提高抹除涉及的速度。

在上述的非易失性存储器中，选择栅极106、控制栅极112a与控制栅极112b及抹除栅极110a的表面为共平面，而可以增加存储器元件的集积度。

在上述的非易失性存储器中，通过使选择栅极106b和/或控制栅极112c(控制栅极112d)为高介电常数金属栅极(hkmg)，则晶体管电容(且藉此驱动电流)得以增加，且栅极泄漏及临限电压得以减少，栅极耦合率(gate-couplingratio，gcr)增大，进而提升元件效能。

在上述的非易失性存储器中，通过采用鳍状晶体管(finfet)形式，浮置栅极108跨过鳍部100a，因而可以增加浮置栅极108与主动区所夹的面积(增加存储单元的通道宽度)。另外，控制栅极112c也跨过鳍部100a，增加了控制栅极112c与浮置栅极108之间所夹的面积，而提高了存储器元件的耦合率。

图2a到图2h为依照本发明的一实施例所示出的一种非易失性存储器的制作流程的剖面示意图。

请参照图2a，首先提供基底200。基底200中已形成有源极区202。源极区202的形成方法例如进行离子植入制程。植入的掺质可以是n型或p型掺质，其端视元件的设计而定。

接着，在基底200上依序形成介电层204、导体层206及牺牲层207。介电层204的材质例如是氧化硅，其形成方法例如是热氧化法。导体层206的材质例如是掺杂多晶硅或多晶硅化金属等。当导体层206的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成；或者也可采用临场(in-situ)植入掺质的方法，利用化学气相沉积法形成。牺牲层207的材质包括与介电层204的材质具有不同蚀刻选择性者，例如是氮化硅，其形成方法例如是化学气相沉积法。

接着，图案化牺牲层207、导体层206以及介电层204，以形成至少堆叠结构208a及堆叠结构208b。堆叠结构208b位于源极区202上。堆叠结构208a及堆叠结构208b的形成方法例如是先于基底200上形成一层图案化光致抗蚀剂层(未示出)，图案化光致抗蚀剂层的形成方法例如是先于整个基底200上形成一层光致抗蚀剂材料层，然后进行曝光、显影而形成的。然后，以图案化光致抗蚀剂层为罩幕，移除牺牲层207、导体层206以及介电层204，以形成至少堆叠结构208a及堆叠结构208b。接着，移除图案化光致抗蚀剂层。移除图案化光致抗蚀剂层的方法例如是湿式去光致抗蚀剂法或干式去光致抗蚀剂法。其中，介电层202作为选择闸介电层。导体层206作为选择栅极。

请参照图2b，在此堆叠结构208a及堆叠结构208b的侧壁形成绝缘层210。绝缘层210的材质例如是氧化硅、氮化硅和氧化硅的三叠层结构或氮化硅和氧化硅的双叠层结构。绝缘层210的形成方法例如是先于基底200上依序形成覆盖各堆叠结构208a及堆叠结构208b的介电层，然后移除部分介电层而于堆叠结构208a及堆叠结构208b的侧壁形成绝缘层210。介电层的形成方法例如是化学气相沉积法。移除部分介电层的方法例如是非等向性蚀刻法。

接着，在堆叠结构208a及堆叠结构208b之间的基底200上形成穿隧介电层212。穿隧介电层212的材质例如是氧化硅，其形成方法例如是热氧化法。

然后，在基底200上形成一层导体层214。导体层214的材质例如是掺杂多晶硅或多晶硅化金属等。当导体层的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成；或者也可采用临场(in-situ)植入掺质的方法，利用化学气相沉积法形成。然后，移除部分导体层。移除部分导体层的方法例如是非等向性蚀刻法或回蚀法。

请参照图2c，移除部分导体层214，在堆叠结构208a及堆叠结构208b之间形成导体间隙壁。移除部分导体层的方法例如是非等向性蚀刻法或回蚀法。其中导体间隙壁的高度低于堆叠结构208a(堆叠结构208b)中导体层206的高度。接着，图案化导体间隙壁，而形成浮置栅极216。图案化导体间隙壁的方法如下。在基底200上形成一层图案化光致抗蚀剂层(未示出)。图案化光致抗蚀剂层的形成方法例如是先于整个基底200上形成一层光致抗蚀剂材料层，然后进行曝光、显影而形成的。以图案化光致抗蚀剂层为罩幕，移除部分导体间隙壁使其成块状，而留下堆叠结构208a及堆叠结构208b之间的导体间隙壁。堆叠结构208a及堆叠结构208b之间的成块状的导体间隙壁即作为浮置栅极216。浮置栅极216具有凹口且邻近堆叠结构208a及堆叠结构208b的顶部具有转角部218。

然后，移除牺牲层207。移除牺牲层207的方法例如是湿式蚀刻法或干式蚀刻法。

请参照图2d，在基底200上形成一层绝缘层219。绝缘层219的材质例如是氧化硅等。绝缘层219的形成方法例如是化学气相沉积法。对绝缘层219进行平坦化制程，例如以进行化学机械研磨制移除部分绝缘层219直到暴露出导体层206。然后，在基底200上形成一层图案化光致抗蚀剂层(未示出)以暴露出堆叠结构208b的导体层。图案化光致抗蚀剂层的形成方法例如是先于整个基底200上形成一层光致抗蚀剂材料层，然后进行曝光、显影而形成的。然后，以图案化光致抗蚀剂层为罩幕，移除堆叠结构208b的部分导体层206，以使堆叠结构208b的导体层206的高度低于浮置栅极216，也即至少暴露出浮置栅极216的转角部218。接着，移除图案化光致抗蚀剂层。移除图案化光致抗蚀剂层的方法例如是湿式去光致抗蚀剂法或干式去光致抗蚀剂法。

请参照图2e，移除绝缘层219以暴露出浮置栅极216的转角部218。移除绝缘层219的方法例如是湿式蚀刻法或干式蚀刻法。在此步骤中，部分的绝缘层210也一并被移除。

在基底200上形成介电层222。介电层222的材质例如是氧化硅。然后，在基底200上形成导体层224。导体层224的材质例如是掺杂多晶硅或多晶硅化金属等。当导体层224的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成；或者也可采用临场(in-situ)植入掺质的方法，利用化学气相沉积法形成。

请参照图2f，图案化导体层224，以形成抹除栅极224a。抹除栅极224a位于源极区202上。图案化导体层224的方法例如是先于基底200上形成一层图案化光致抗蚀剂层(未示出)，图案化光致抗蚀剂层的形成方法例如是先于整个基底200上形成一层光致抗蚀剂材料层，然后进行曝光、显影而形成的。然后，以图案化光致抗蚀剂层为罩幕，移除导体层224，以形成至少抹除栅极224a。接着，移除图案化光致抗蚀剂层。移除图案化光致抗蚀剂层的方法例如是湿式去光致抗蚀剂法或干式去光致抗蚀剂法。在此步骤，未被抹除栅极224a覆盖的介电层222也可一并被移除。抹除栅极224a与浮置栅极216之间的介电层222作为抹除闸介电层。

然后，在基底200上形成闸间介电层228，此闸间介电层228至少覆盖浮置栅极216以及抹除栅极224a。闸间介电层228的材质包括氧化硅、氮化硅和氧化硅的三叠层结构。闸间介电层228的形成方法例如是利用化学气相沉积法依序形成氧化硅层、氮化硅层与另一层氧化硅层。闸间介电层228的材质也可以是氮化硅和氧化硅的双叠层结构或其他介电常数大于4的材料。

在基底200上形成导体层230。导体层230的材质例如是掺杂多晶硅或多晶硅化金属等。当导体层230的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成；或者也可采用临场(in-situ)植入掺质的方法，利用化学气相沉积法形成。

请参照图2g，对导体层230进行平坦化制程，例如以进行化学机械研磨制移除部分导体层230与闸间介电层228直到暴露出抹除栅极224a。然后图案化导体层230而形成控制栅极230a。在抹除栅极224a的与浮置栅极216之间形成。控制栅极230a形成于导体层206(选择栅极)及抹除栅极224a之间的凹口。

接着，在选择栅极(导体层206)的与浮置栅极216相对一侧的基底200中形成漏极区232。漏极区232的形成方法例如是进行离子植入制程。植入的掺质可以是n型或p型掺质，其端视元件的设计而定。源极区202以及漏极区232的掺杂掺质以及掺杂浓度可相同也可不同。

然后，在选择栅极(导体层206)的侧壁形成间隙壁234。间隙壁234的材质例如是氮化硅。间隙壁234的形成方法例如是于基底200上形成一层绝缘层，利用非等向性蚀刻法或回蚀法移除部分绝缘层。在形成间隙壁234时，一并移除了未被间隙壁234覆盖的闸间介电层228。

在另一实施例中，在图2g之后，可选择性地进行图2h至图2i的制程以制作出图1f所示的非易失性存储器。

请参照图2h，在基底200上形成阻挡层250，此阻挡层250覆盖控制栅极230a与抹除栅极224a，也即至少暴露出导体层206(选择栅极)。阻挡层250的形成方法如下。在基底200上形成一层介电层，然后于基底200上形成一层光致抗蚀剂材料层，对光致抗蚀剂材料层进行曝光、显影形成图案化光致抗蚀剂层。以图案化光致抗蚀剂层为罩幕，移除部分介电层，以形成阻挡层250。之后，移除图案化光致抗蚀剂层。

接着，以阻挡层250为罩幕，移除导体层206(选择栅极)，以形成开口252。

请参照图2i，移除阻挡层250。移除阻挡层250的方法例如是湿式蚀刻法。然后，进行高介电常数金属栅极(hkmg)制程，也即依序于基底200上形成高介电常数介电层以及金属层，其中金属层填满开口252。高介电常数介电层的形成方法例如是化学气相沉积法。金属层的形成方法包括物理气相沉积法或化学气相沉积法。对金属层进行平坦化制程，例如进行化学机械研磨制移除部分金属层直到暴露出抹除栅极224a而形成高介电常数介电层254以及选择栅极256。

在另一实施例中，为了制作出图1g所示的非易失性存储器。在图2h中，此阻挡层250只覆盖抹除栅极224a，以阻挡层250为罩幕，移除导体层206(选择栅极)以及控制栅极230a。

在图2i中，进行高介电常数金属栅极(hkmg)制程时，一并于原本控制栅极230a的位置形成材质为金属的控制栅极以及成高介电常数介电层254。

在另一实施例中，图3接续于图2f之后，直接图案化导体层230形成覆盖抹除栅极224a的控制栅极230b。然后，再形成漏极区232、间隙壁234以及金属硅化物层236，以制作出图1b所示的非易失性存储器。

在另一实施例中，为了制作出图1h所示的非易失性存储器，接续于图2c之后，进行图4a至图4b的制程。

请参照图4a，在基底200上形成一层绝缘层219。绝缘层219的材质例如是氧化硅等。绝缘层219的形成方法例如是化学气相沉积法。对绝缘层219进行平坦化制程，例如以进行化学机械研磨制移除部分绝缘层219直到暴露出导体层206。然后，在基底200上形成一层图案化光致抗蚀剂层(未示出)以暴露出堆叠结构208b的导体层。图案化光致抗蚀剂层的形成方法例如是先于整个基底200上形成一层光致抗蚀剂材料层，然后进行曝光、显影而形成的。然后，以图案化光致抗蚀剂层为罩幕，完全移除掉堆叠结构208b的导体层206，而形成凹口。接着，移除图案化光致抗蚀剂层。移除图案化光致抗蚀剂层的方法例如是湿式去光致抗蚀剂法或干式去光致抗蚀剂法。

请参照图4b，移除绝缘层219以暴露出浮置栅极216的转角部218。移除绝缘层219的方法例如是湿式蚀刻法或干式蚀刻法。在此步骤中，部分的绝缘层210也一并被移除。

然后，在浮置栅极216的侧壁形成间隙壁238。间隙壁238的材质例如是氧化硅。间隙壁238的形成方法例如是于基底200上形成一层绝缘层，利用非等向性蚀刻法或回蚀法移除部分绝缘层。在基底200上形成介电层222。介电层222的材质例如是氧化硅。然后，在基底200上形成导体层224。导体层224的材质例如是掺杂多晶硅或多晶硅化金属等。当导体层224的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成；或者也可采用临场(in-situ)植入掺质的方法，利用化学气相沉积法形成。

后续的制程可依照上述对于图2f至图2g的描述，形成填满了凹口的抹除栅极之后，依序形成闸间介电层228、控制栅极230a、漏极区232、间隙壁234，以制作出图1h所示的非易失性存储器。

在另一实施例中，后续的制程可依照上述对于图2h、图2i的描述，进行高介电常数金属栅极(hkmg)制程，更进一步将选择栅极和/或控制栅极的材质替换成金属。

在上述的非易失性存储器的制造方法中，所形成的控制栅极包覆浮置栅极侧面与上面，能够增加控制栅极与浮置栅极之间所夹的面积，而提高了存储器元件的耦合率。由于浮置栅极具有转角部。抹除栅极包覆转角部，且此转角部的角度小于或等于90度，通过转角部使电场集中，可降低抹除电压有效率的将电子从浮置栅极拉出，提高抹除涉及的速度。

在上述的非易失性存储器的制造方法中，所形成的选择栅极、控制栅极及抹除栅极的表面为共平面，而可以增加存储器元件的集积度。

在上述的非易失性存储器的制造方法中，通过进行高介电常数金属栅极(hkmg)制程，以使选择栅极和/或控制栅极形成高介电常数金属栅极(hkmg)，则晶体管电容(且藉此驱动电流)得以增加，且栅极泄漏及临限电压得以减少，栅极耦合率(gate-couplingratio，gcr)增大，进而提升元件效能。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。