薄膜晶体管及其制造方法、器件、显示基板及装置与流程

本申请涉及半导体技术领域，特别涉及一种薄膜晶体管及其制造方法、器件、显示基板及装置。

背景技术：

薄膜晶体管被广泛应用于显示装置中，极大地改善了显示装置的性能。薄膜晶体管包括：栅极和有源层，其中，有源层包括：源区、漏区以及沟道区，并且源区与漏区含有n型或p型掺杂物，而沟道区呈本征态。

通过对栅极施加不同电信号，能够控制有源层的导通和关断，达到打开和关闭薄膜晶体管的目的。其中，当向栅极施加导通电信号时，有源层的沟道区中形成沟道，源区和漏区通过沟道电连接，有源层被导通，此时薄膜晶体管处于打开状态。当向栅极施加关断电信号时，沟道区中的沟道消失，源区和漏区无法电连接，有源层关断，此时薄膜晶体管处于关闭状态。

但相关技术中，当向栅极施加关断电信号时，源区与漏区仍然能够通过沟道区传输电流(该电流称为漏电流)，导致薄膜晶体管性能降低，影响产品特性。

技术实现要素：

本申请提供了一种薄膜晶体管及其制造方法、器件、显示基板及装置，可以解决现有技术中由于存在漏电流，导致薄膜晶体管无法正常关闭的问题，所述技术方案如下：

第一方面，提供了一种薄膜晶体管的结构，该薄膜晶体管的有源层包括：依次排布的源区、沟道区和漏区。

源区包括掺杂有第一离子的多晶硅，沟道区包括掺杂有第二离子的多晶硅，漏区包括掺杂有第三离子的多晶硅；

其中，第一离子和第三离子均为p型离子，且第二离子为n型离子；或者，第一离子和第三离子均为n型离子，且第二离子为p型离子。

可选的，薄膜晶体管还包括：栅极图案；栅极图案在有源层上的正投影区域与沟道区全部重合。

有源层还包括：源连接区和漏连接区；

源连接区位于源区和沟道区之间，源连接区包括多晶硅，或者，源连接区包括掺杂有第四离子的多晶硅；

漏连接区位于沟道区和漏区之间，漏连接区包括多晶硅，或者，漏连接区包括掺杂有第五离子的多晶硅；

其中，当源连接区和漏连接区中存在掺杂有离子的至少一个连接区时，对于至少一个连接区中的每个连接区，连接区的离子掺杂浓度小于有源层中参考区的离子掺杂浓度，参考区与连接区相邻，且参考区中掺杂的离子与连接区中掺杂的离子均为p型离子或n型离子。

第二方面，提供了一种薄膜晶体管的制造方法，该制造方法包括：

形成多晶硅层；

向多晶硅层中掺杂多种离子，得到有源层；

其中，多种离子包括：第一离子、第二离子和第三离子；

第一离子和第三离子均为p型离子，且第二离子为n型离子；或者，第一离子和第三离子均为n型离子，且第二离子为p型离子；

有源层包括：依次排布的源区、沟道区和漏区；源区包括掺杂有第一离子的多晶硅，沟道区包括掺杂有第二离子的多晶硅，漏区包括掺杂有第三离子的多晶硅。

其中，向多晶硅层中掺杂多种离子，得到有源层，包括：

向多晶硅层中掺杂第二离子，得到沟道区；

向掺杂有第二离子的多晶硅层中掺杂第一离子和第三离子，得到源区和漏区。

在向多晶硅层中掺杂第二离子之后，方法还包括：在掺杂有第二离子的多晶硅层上形成栅极图案，且栅极图案在多晶硅层上的正投影区域与沟道区全部重合；

向掺杂有第二离子的多晶硅层中掺杂第一离子和第三离子，包括：以栅极图案为掩膜，向掺杂有第二离子的多晶硅层中掺杂第一离子和第三离子。

需要说明的是，多种离子还包括：第四离子和第五离子中的至少一种离子，有源层还包括：至少一种离子中每种离子对应的连接区；其中，第四离子对应的源连接区位于源区和沟道区之间，源连接区包括：掺杂有第四离子的多晶硅；第五离子对应的漏连接区位于沟道区和漏区之间，漏连接区包括：掺杂有第五离子的多晶硅；对于源连接区和漏连接区中的每个连接区，连接区的离子掺杂浓度小于有源层中参考区的离子掺杂浓度，参考区与连接区相邻，且参考区中掺杂的离子与连接区中掺杂的离子均为p型离子或n型离子；

向多晶硅层中掺杂多种离子，得到有源层，还包括：

在向掺杂有第二离子的多晶硅层中掺杂第一离子和第三离子之后，向掺杂有第一离子、第二离子和第三离子的多晶硅层中掺杂至少一种离子，得到至少一种离子中每种离子对应的连接区。

在向多晶硅层中掺杂第二离子之后，方法还包括：

在掺杂有第二离子的多晶硅层上依次形成导电材质层和光刻胶图案，沟道区位于光刻胶图案在多晶硅层上的正投影区域内，且沟道区的面积小于光刻胶图案在多晶硅层上的正投影区域的面积；

以光刻胶图案为掩膜对导电材质层进行曝光、显影和固化，得到栅极图案，且栅极图案在多晶硅层上的正投影区域与沟道区全部重合；

去除光刻胶图案；

向掺杂有第二离子的多晶硅层中掺杂第一离子和第三离子，包括：在去除光刻胶图案之前，以光刻胶图案为掩膜，向掺杂有第二离子的多晶硅层中掺杂第一离子和第三离子；

向掺杂有第一离子、第二离子和第三离子的多晶硅层中掺杂至少一种离子，包括：

在去除光刻胶图案后，以栅极图案为掩膜，向掺杂有第一离子、第二离子和第三离子的多晶硅层中掺杂至少一种离子。

第三方面，提供了一种薄膜晶体管器件，该薄膜晶体管器件包括第一方面所述的薄膜晶体管。

第四方面，提供了一种显示基板，该显示基板包括第一方面所述的薄膜晶体管。

第五方面，提供了一种显示装置，显示装置包括第四方面所述的显示基板。

本申请提供的技术方案带来的有益效果至少包括：

本发明实施例提供的薄膜晶体管的有源层中，沟道区掺杂的离子的类型与源区和漏区掺杂的离子的类型均不同，因此，沟道区与源区之间能够形成一个pn结，沟道区与漏区之间也能够形成一个pn结，并且，这两个pn结的导通方向相反。这两个pn结中一个导通时，另一个关断，关断的pn结具有高势垒使得电子无法通过，此时，沟道区中没有电流传输，源区与漏区无法电连接。这样一来，基本消除了漏电流，实现了提高显示装置的显示效果的目的。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种薄膜晶体管中有源层的结构示意图；

图2是本发明实施例提供的一种空间电荷区的示意图；

图3是本发明实施例提供的pn结的结构示意图；

图4是本发明实施例提供的二级管的结构示意图；

图5是本发明实施例提供的pn结的电压电流的关系曲线示意图；

图6是本发明实施例提供的一种薄膜晶体管的结构示意图；

图7是本发明实施例提供的一种薄膜晶体管的工作过程示意图；

图8是本发明实施例提供的另一种薄膜晶体管的工作过程示意图；

图9是本发明实施例提供的又一种薄膜晶体管的工作过程示意图；

图10是本发明实施例提供的薄膜晶体管的电压电流曲线示意图；

图11是本发明实施例提供的另一种薄膜晶体管中有源层的结构示意图；

图12是本发明实施例提供的另一种薄膜晶体管的结构示意图；

图13是本发明实施例提供的一种薄膜晶体管的制造方法的流程图；

图14是本发明实施例提供的另一种薄膜晶体管的制造方法的流程图；

图15是本发明实施例提供的一种薄膜晶体管的制造过程示意图；

图16是本发明实施例提供的另一种薄膜晶体管的制造过程示意图；

图17是本发明实施例提供的另一种薄膜晶体管的制造过程示意图；

图18是本发明实施例提供的另一种薄膜晶体管的制造过程示意图；

图19是本发明实施例提供的另一种薄膜晶体管的制造过程示意图；

图20是本发明实施例提供的另一种薄膜晶体管的制造过程示意图；

图21是本发明实施例提供的另一种薄膜晶体管的制造过程示意图；

图22是本发明实施例提供的另一种薄膜晶体管的制造过程示意图；

图23是本发明实施例提供的又一种薄膜晶体管的制造方法的流程图；

图24是本发明实施例提供的另一种薄膜晶体管的制造过程示意图；

图25是本发明实施例提供的另一种薄膜晶体管的制造过程示意图；

图26是本发明实施例提供的另一种薄膜晶体管的制造过程示意图；

图27是本发明实施例提供的另一种薄膜晶体管的制造过程示意图；

图28是本发明实施例提供的另一种薄膜晶体管的制造过程示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。

相关技术中，薄膜晶体管中有源层的沟道区呈本征态，当向栅极施加关断电信号时，源区与漏区仍然能够通过沟道区传输漏电流，导致薄膜晶体管性能降低，影响产品特性。本发明实施例提供了一种薄膜晶体管，可以降低薄膜晶体管的漏电流。

示例地，图1为本发明实施例提供的一种薄膜晶体管中有源层的结构示意图，该薄膜晶体管的有源层012包括：依次排布的源区0121、沟道区0122和漏区0123。源区0121包括掺杂有第一离子的多晶硅，沟道区0122包括掺杂有第二离子的多晶硅，漏区0123包括掺杂有第三离子的多晶硅。

其中，第一离子和第三离子均为p型离子，且第二离子为n型离子；或者，第一离子和第三离子均为n型离子，且第二离子为p型离子。需要说明的是，p型离子为正价离子(如硼离子或者砷离子或者其他离子等)；n型离子为负价离子(如磷离子或者镓离子或者其他离子等)。第一离子和第三离子可以相同也可以不同，只要第一离子和第三离子的类型相同即可。本发明实施例中以第一离子与第三离子均为硼离子(p型离子)，且第二离子为磷离子(n型离子)为例。

需要说明的是，掺杂p型离子的半导体称为p型半导体，且p型半导体中具有大量空穴；掺杂有n型离子的半导体称为n型半导体，且n型半导体中具有大量电子。本发明实施例以沟道区为p型半导体，且源区和漏区为n型半导体为例。当p型半导体与n型半导体相邻时，由于p型半导体与n型半导体的交界处具有电子和空穴的浓度差，因此，电子由n型半导体向p型半导体扩散，使得n型半导体中靠近交界处的区域失去电子，且留下带正电的杂质离子，将n型半导体中失去电子的区域称为n区；空穴由p型半导体向n型半导体扩散，p型半导体中靠近交界处的区域失去空穴，且留下带负电的杂质离子，将p型半导体中失去空穴的区域称为p区。此时，p区中带负电的杂质离子与n区中带正电的杂质离子形成如图2所示的空间电荷区，该空间电荷区中形成了内电场，内电场的方向由n区指向p区。

该空间电荷区中形成的内电场能够阻止载流子(电子和空穴)扩散，且能够使得n型半导体区的空穴向p型半导体区漂移，p型半导体区的电子向n型半导体区漂移，并且该空间电荷区会随着载流子的扩散和漂移而改变。当p型半导体区和n型半导体区中的载流子的漂移与扩散达到动态平衡时，在p型半导体区与n型半导体区交界处形成的空间电荷区也即图3所示的pn结。

pn结中内电场方向由n型半导体区指向p型半导体区，pn结的导通方向为由p型半导体指向n型半导体。图3所示的包括pn结的结构可以为图4所示的二极管，具有单向导通性。图5为图3所示的pn结的电压电流的关系曲线示意图。图5中的横坐标为pn结两端的电压u(单位可以为伏特)，图5中的纵坐标为pn结中电流i(单位可以为安培)，图5中的u(br)为pn结的反向击穿电压，当pn结上的反向电压的绝对值大于反向击穿电压的绝对值时，pn结失去单向导通特性。如图5所示，在对pn结两端施加正向电压(即p区的电位高于n区的电位)时，pn结导通，且pn结中有电流通过；对pn结两端施加反向电压(即p区的电位低于n区的电位)时，由于反向电压达不到pn结的反向击穿电压u(br)，并且pn结具有高势垒，pn结中的载流子无法克服该势垒移动，因此pn结关断，且pn结中没有电流通过。

如图1所示，本发明实施例中，有源层的源区和漏区掺杂的离子的类型相同，且与沟道区中掺杂的离子的类型不同。基于pn结的相关原理可以确定：沟道区0122与源区0121之间能够形成第一pn结，沟道区0122与漏区0123之间也能够形成第二pn结，并且，这两个pn结的导通方向相反。当源区0121被施加的电位大于漏区0123被施加的电位时，第一pn结导通且第二pn结关断；当源区0121被施加的电位小于漏区0123被施加的电位时，第一pn结关断且第二pn结导通。

可选地，在本发明实施例提供的薄膜晶体管中的有源层012中，源区0121的离子掺杂浓度、沟道区0122的离子掺杂浓度和漏区0123的离子掺杂浓度可以相同也可以不同，本发明实施例对此不做限制。本发明实施例以源区0121的离子掺杂浓度与漏区0123的离子掺杂浓度相同，且源区0121的离子掺杂浓度大于沟道区0122的离子掺杂浓度为例。当然，也可以是源区0121的离子掺杂浓度与漏区0123的离子掺杂浓度不同，且源区0121的离子掺杂浓度与漏区0123的离子掺杂浓度均大于沟道区0122的离子掺杂浓度。

需要说明的是，通常pn结在被施加反向电压时形成的势垒与p型半导体和n型半导体中的离子掺杂浓度正相关，即p型半导体或者n型半导体的掺杂浓度越高，pn结在被施加反向电压时形成的势垒越大。这样一来，在本发明实施例中n型半导体(即源区和漏区)的离子掺杂浓度大于p型半导体(即沟道区)的离子掺杂浓度时，形成的pn结在被施加反向电压时具有足够大的势垒，该势垒可以阻止电子通过，达到基本消除沟道区中漏电流的目的。

综上所述，本发明实施例提供的薄膜晶体管的有源层中，沟道区掺杂的离子的类型与源区和漏区掺杂的离子的类型均不同，因此，沟道区与源区之间能够形成一个pn结，沟道区与漏区之间也能够形成一个pn结，并且，这两个pn结的导通方向相反。这两个pn结中一个导通时，另一个关断，关断的pn结具有高势垒使得电子无法通过，此时，沟道区中没有电流传输，源区与漏区无法电连接。这样一来，基本消除了漏电流，实现了提高显示装置的显示效果的目的。

图6为本发明实施例提供的一种薄膜晶体管的结构示意图。如图6所示，该薄膜晶体管包括：图1中的有源层012和栅极图案014。栅极图案014在有源层012上的正投影区域与沟道区0122全部重合。

需要说明的是，当栅极图案014在有源层012上的正投影区域与沟道区0122全部重合时，可以以栅极图案014为掩膜对多晶硅层进行掺杂，以得到有源层012的源区0121和漏区0123。而无需采用其他掩膜对多晶硅进行掺杂以得到该源区0121和漏区0123，简化了薄膜晶体管的制造工艺。可选地，栅极图案014在有源层012上的正投影区域与沟道区0122也可以不完全重合，本发明实施例对此不作限定。

请继续参考图6，薄膜晶体管还可以包括栅绝缘层013、源漏绝缘层015和源漏极图案016。其中，栅绝缘层013、栅极图案014、源漏绝缘层015和源漏极图案016沿远离有源层012的方向依次排布。源漏极图案016可以包括：源极0161和漏极0162，源极0161通过贯穿源漏绝缘层015和栅绝缘层013的第一过孔k1电连接至源区0121，漏极0162通过贯穿源漏绝缘层015和栅绝缘层013的第二过孔k2电连接至漏区0123。

下面将以薄膜晶体管中沟道区掺杂的离子为p型离子，且源区和漏区掺杂的离子为n型离子为例，对本发明实施例提供的薄膜晶体管的具体工作过程进行说明。

示例地，当未向薄膜晶体管中的栅极施加电信号时，有源层中形成的第一pn结和第二pn结如图7所示。在源区被施加正电位而漏区被施加负电位的情况下，电流从源区流向漏区，第一pn结由于被施加反向电压(p区的电位低于n区的电位)而关断；第二pn结由于被施加正向电压(p区的电位高于n区的电位)而导通。由于第一pn结的作用，源区无法与漏区电连接，薄膜晶体管为关断状态。

当向栅极施加导通电信号(即栅源电压大于薄膜晶体管的阈值电压)时，沟道区靠近栅极的区域电子浓度升高从而形成沟道，如图8所示。此时，由于沟道中电子浓度高而空穴浓度低，无法与源区或者漏区形成pn结，因此，源区可以通过沟道区中形成的沟道与漏区电连接，薄膜晶体管打开。

当向栅极施加关断电信号(即栅源电压小于阈值电压)时，沟道区靠近栅极的区域聚集大量空穴，如图9所示。由于，源区与漏区的交界处电子浓度高且空穴浓度更高，形成的第一pn结具有更高的势垒，因此，在反向电压的作用下，第一pn结关断，沟道区中没有漏电流传输，源区与漏区无法电连接，此时，薄膜晶体管关断。

向栅极施加导通或者关断电信号时，薄膜晶体管对电流的导通或者关断作用可以通过如图10所示电压电流曲线图直观表现出来，图10中横坐标为栅源电压v(单位可以为伏特)，纵坐标为沟道区中电流i(单位可以为安培)。并且，图10中以薄膜晶体管的阈值电压(简称：vth)为1伏为例。

如图10所示，当向栅极施加导通电信号时，栅源电压(简称：vgs)大于阈值电压1伏，薄膜晶体管导通，沟道区中的电流明显增大，且随着栅源电压继续增大，沟道区中的电流快速增大。当向栅极施加关断电信号时，栅源电压小于阈值电压1伏，薄膜晶体管关断，此时沟道区中的电流小至10^-11a，可以忽略不计。由此可见，本申请提供的薄膜晶体管在关断时基本不存在漏电流，薄膜晶体管的关断效果较好。

另外，当薄膜晶体管中沟道区掺杂的离子为p型离子，且源区和漏区掺杂的离子为n型离子时，薄膜晶体管的工作过程与上述情况类似，本发明实施例在此不做赘述。

可选地，上述实施例中薄膜晶体管中的有源层为图1所示的有源层为例，当然，薄膜晶体管中的有源层还可以与图1中的有源层的结构不同。

示例地，图11为本发明实施例提供的另一种薄膜晶体管中有源层的结构示意图。如图11所示，在图1的基础上，有源层012还可以包括：源连接区0124和漏连接区0125。源连接区0124位于源区0121和沟道区0122之间。漏连接区0125位于沟道区0122和漏区0123之间。

源连接区0124可以包括多晶硅，或者，源连接区0124包括掺杂有第四离子的多晶硅。漏连接区0125包括多晶硅，或者，漏连接区0125包括掺杂有第五离子的多晶硅。

需要说明的是，假设源连接区和漏连接区中存在掺杂有离子的至少一个(如一个或多个)连接区，比如源连接区掺杂有第四离子且漏连接区不掺杂，或者漏连接区掺杂第五离子且源连接区不掺杂，或者源连接区掺杂第四离子且漏连接区掺杂第五离子。此时，对于该至少一个连接区中的每个连接区，连接区的离子掺杂浓度小于有源层中参考区的离子掺杂浓度，参考区与连接区相邻，且参考区中掺杂的离子与连接区中掺杂的离子均为p型离子或n型离子。

例如，若有源层包括源连接区，且源连接区掺杂有第四离子，则源连接区的参考区可以为有源层中的源区或者沟道区。其中，当源区掺杂p型离子且沟道区掺杂n型离子时，第四离子可以为p型离子，且其离子掺杂浓度小于源区中离子掺杂浓度；或者第四离子可以为n型离子，且其离子掺杂浓度小于沟道区中离子掺杂浓度。当源区掺杂n型离子且沟道区掺杂p型离子时，第四离子可以为n型离子，且其离子掺杂浓度小于源区中离子掺杂浓度，或者第四离子可以为p型离子，且其离子掺杂浓度小于沟道区离子掺杂浓度。

若有源层包括漏连接区，且漏连接区掺杂有第五离子，则漏连接区的参考区可以为有源层中的沟道区或者漏区。其中，当沟道区掺杂p型离子且漏区掺杂n型离子时，第五离子可以为p型离子，且其离子掺杂浓度小于沟道区中离子掺杂浓度；或者第五离子可以为n型离子，且其离子掺杂浓度小于漏区中离子掺杂浓度。当沟道区掺杂n型离子且漏区掺杂p型离子时，第五离子可以为n型离子且其离子掺杂浓度小于沟道区中离子掺杂浓度。或者第五离子可以为p型离子，且其离子掺杂浓度小于漏区中离子掺杂浓度。

本发明实施例中以有源层中具有源连接区和漏连接区，且源连接区和漏连接区的参考区均为沟道区，源连接区、漏连接区和沟道区掺杂的离子均为p型离子为例。

需要说明的是，当在源区和沟道区之间加入源连接区时，相当于在源区和沟道区形成的pn结的p区和n区之间加入了i区(本征区)，从而形成了一个pin结。当在漏区和沟道区之间加入漏连接区时，相当于在漏区和沟道区之间形成的pn结的p区和n区之间加入了i区，从而形成了一个pin结。由于pin结与pn结同样具有单向导通性，因此，当有源层具有源连接区和漏连接区时，薄膜晶体管在关断状态下沟道区中基本没有漏电流。同时由于本征区的增加，也能减少电子空穴对(电子来自n区，空穴来自p区)的复合，从而增多了晶体管在开态下有源层中流动的载流子的个数，提升晶体管在开态电流。

图11所示的有源层所在的薄膜晶体管的结构可以如图12所示。如图12所示，该薄膜晶体管还包括栅绝缘层013、源漏绝缘层015和源漏极图案016。栅绝缘层013、源漏绝缘层015和源漏极图案016的排布方式可以参考图6中栅绝缘层、源漏绝缘层和源漏极图案构的排布方式，本发明实施例在此不做赘述。

另外，本发明实施例中以薄膜晶体管的结构为图6和图12所示的顶栅结构为例，可选地，薄膜晶体管的结构也可以与图6或图12所示的顶栅结构不同，如薄膜晶体管的结构可以为底栅结构。

综上所述，本发明实施例提供的薄膜晶体管中，有源层具有源连接区和漏连接区。这样一来，在连接区中会形成pin结。并且，pin结单向导通且势垒呈线性增长，能够在关断时有效阻止电子通过，基本消除漏电流，提高了显示装置的显示效果。同时pin结能够很好的控制开态电流的衰减，对薄膜晶体管的损伤减小，提高了薄膜晶体管的使用寿命。

示例地，图13是本发明实施例提供的一种薄膜晶体管的制造方法的流程图，该制造方法可以用来制造本发明实施例提供的薄膜晶体管，如图6或图12所示的薄膜晶体管。如图13所示，该制造方法包括：

步骤1301、形成多晶硅层。

步骤1302、向多晶硅层中掺杂多种离子，得到有源层。

其中，多种离子包括：第一离子、第二离子和第三离子。第一离子和第三离子均为p型离子，且第二离子为n型离子；或者，第一离子和第三离子均为n型离子，且第二离子为p型离子。有源层包括：依次排布的源区、沟道区和漏区；源区包括掺杂有第一离子的多晶硅，沟道区包括掺杂有第二离子的多晶硅，漏区包括掺杂有第三离子的多晶硅。

综上所述，本发明实施例提供的方法所制造的薄膜晶体管中，沟道区掺杂的离子的类型与源区和漏区掺杂的离子的类型均不同，因此，沟道区与源区之间能够形成第一pn结，沟道区与漏区之间也能够形成第二pn结，并且，第一pn结与第二pn结的导通方向相反。这两个pn结中一个导通时，另一个关断，关断的pn结具有高势垒使得电子无法通过，此时，沟道区中没有电流传输，源区与漏区无法电连接。这样一来，基本消除了漏电流，实现了提高显示装置的显示效果的目的。

图14是本发明实施例提供的另一种薄膜晶体管的制造方法的流程图，该方法可以用于制造图6所示的薄膜晶体管，如图14所示，该方法可以包括：

步骤1401、形成多晶硅层。

在形成多晶硅层时，可以首先在衬底基板上形成非晶硅材质层，之后对该非晶硅材质层进行处理以得到多晶硅材质层。之后再采用一次构图工艺对多晶硅材质层进行处理得到如图15所示的多晶硅层110。

其中，在衬底基板上形成非晶硅材质层时，可以采用涂覆、物理气相沉积(英文：physicalvapordeposition；简称：pvd)或化学气相沉积(英文：chemicalvapordeposition；简称：cvd)等方法在衬底基板上形成一层非晶硅材质，得到非晶硅材质层。其中，pvd包括：磁控溅射或热蒸发等物理沉积方法，cvd包括离子体增强化学气相沉积法(英文：plasmaenhancedchemicalvapordeposition；简称：pecvd)等化学沉积方法。

步骤1402、在多晶硅层上形成第一图案，第一图案具有镂空区域。

在形成多晶硅层之后，可以在多晶硅层上形成如图16所示的第一图案210。并且，第一图案210具有镂空区域2101，多晶硅层中的中间区域可以通过第一图案中的镂空区域2101裸露。

示例地，该第一图案的材质可以为光刻胶、金属或者其他材质。

一方面，若第一图案的材质为光刻胶，则在步骤1402中可以首先在多晶硅层上涂覆光刻胶层。之后，采用掩膜板对该光刻胶层进行曝光，再对曝光后的该光刻胶层进行显影，以得到第一图案。

另一方面，若第一图案的材质为金属，则在步骤1402中可以首先在多晶硅层上形成金属材质层。之后，再采用一次构图工艺对金属材质层进行处理，以得到第一图案。

需要说明的是，若第一图案为上述其他材质，则形成其他材质的第一图案的过程可以参考形成金属材质的第一图案的过程，本发明实施例在此不做赘述。

步骤1403、以第一图案为掩膜，向多晶硅层中未被第一图案覆盖的部分掺杂第二离子，得到沟道区。

在形成第一图案后，多晶硅层中存在未被第一图案覆盖的区域。此时，在步骤1403中可以以第一图案为掩膜，对多晶硅层中该区域进行掺杂，得到如图17所示的沟道区0122。多晶硅层中还存在未被第一图案覆盖的区域(如图17中的区域01221)，在步骤1403中，多晶硅层中的该区域并未被掺杂。

可选地，第二离子可以为p型离子(如硼离子或者砷离子或者其他离子等)或者n型离子(如磷离子或者镓离子或者其他离子等)。本发明实施例中以第二离子为p型离子为例。

步骤1404、去除第一图案。

在得到沟道区后，可以采用剥离的方法去除第一图案，得到的结构如图18所示。

步骤1405、在掺杂有第二离子的多晶硅层上依次形成栅极绝缘材质层和栅极图案。

示例地，可以首先在多晶硅层上依次形成栅极绝缘材质层和导体材质层；之后，再对导体材质层采用一次构图工艺进行处理，以得到栅极图案。

其中，栅极绝缘材质层的材质可以为二氧化硅、氧化氮或者两者的复合材质等，导体材质层的材质可以包括金属或者石墨烯等。

形成栅极绝缘材质层和导体材质层的方法可以参考步骤1401中形成非晶硅材质层的方法；对导体材质层采用一次构图工艺形成栅极图案的过程，可以参考步骤1401中采用一次构图工艺对多晶硅材质层进行处理得到多晶硅层的过程。

在步骤1405中可以得到如图19所示的栅极绝缘材质层111和栅极图案014。栅极绝缘材质层111覆盖多晶硅层，栅极图案014在多晶硅层上的正投影区域与沟道区0122全部重合。

在实际制造过程中，栅极在多晶硅层上的正投影区域也可以与沟道区不是完全重合。比如，栅极在多晶硅层上的正投影区域的尺寸可以稍微大于沟道区的尺寸，或者栅极在多晶硅层上的正投影区域的尺寸可以稍微小于沟道区的尺寸等，本发明实施例不再做过多说明。示例地，栅极在多晶硅层上的正投影区域与沟道区的尺寸差的范围可以为0微米～1微米，或者0.6微米到0.8微米等。其中，任一区域的尺寸为：该区域的外接圆的直径。

步骤1406、以栅极图案为掩膜，向掺杂有第二离子的多晶硅层中掺杂第一离子和第三离子，得到源区和漏区。

由于步骤1405中，形成的栅极图案在多晶硅层上的正投影覆盖沟道区，因此，在对多晶硅层中沟道区以外的区域进行掺杂时，可以以栅极图案遮挡沟道区进行掺杂。在步骤1406中，以该栅极图案为掩模，向掺杂有第二离子的多晶硅层中掺杂第一离子和第三离子，得到如图20所示的源区0121和漏区0123。并且，如图20所示，有源层012中源区0121、沟道区0122和漏区0123依次排布。

需要说明的是，当步骤1403中掺杂的第二离子为p型离子时，步骤1406中掺杂的第一离子和第三离子均为n型离子；当步骤1403中掺杂的第二离子为n型离子时，步骤1406中掺杂的第一离子和第三离子均为p型离子。

步骤1407、在形成有栅极图案的衬底基板上形成源漏绝缘材质层。

形成源漏绝缘材质层的过程可以参考步骤1401中形成非多晶硅材质层的过程，本发明实施例在此不做赘述。在步骤1407中形成的源漏绝缘材质层112可以如图21所示，该源漏绝缘材质层112覆盖有源层012。

步骤1408、在栅绝缘材质层和源漏绝缘材质层中形成第一过孔和第二过孔，得到栅绝缘层和源漏绝缘层。

在形成源漏绝缘材质层后，还需在栅绝缘材质层和源漏绝缘材质层中形成如图22所示的第一过孔k1和第二过孔k2，得到栅绝缘层013和源漏绝缘层015。其中，第一过孔k1和第二过孔k2均贯穿栅绝缘层013和源漏绝缘层015，且第一过孔k1连通有源层012中的源区0121，第二过孔k2连通有源层012中的漏区0123。

步骤1409、在源漏绝缘层上形成源漏极图案。

在得到栅绝缘层和源漏绝缘层后，可以在源漏绝缘层上形成源漏极图案。在步骤1409后可以得到如图6所示的薄膜晶体管01，该薄膜晶体管01中的源漏极图案包括：源极图案0161和漏极图案0162。其中，源极图案0161通过第一过孔k1与源区0121电连接，漏极图案0162通过第二过孔k2与漏区0123电连接。

需要说明的是，本发明实施例中以栅极图案为掩模向多晶硅层中掺杂第一离子和第三离子(详情请参考步骤1406)。可选地，也可以不以栅极图案为掩膜向多晶硅层中掺杂第一离子和第三离子，且向多晶硅层中掺杂第一离子和第三离子的步骤，可以不位于步骤1406。

比如，可以不执行步骤1406且在步骤1404和步骤1405之间，可以在掺杂有第二离子的多晶硅层上形成掩模，并通过该掩膜向多晶硅层掺杂第一离子和第三离子，之后再去除该掩膜。

又比如，可以不执行步骤1406，并且在形成栅极绝缘材质层之后以及在形成栅极图案之前，可以在栅极绝缘材质层上形成掩模，并通过该掩膜向多晶硅层掺杂第一离子和第三离子，之后再去除该掩膜。

又比如，可以不执行步骤1406，并且在步骤1407和步骤1408之间，可以在源漏绝缘材质层上形成掩模，并通过该掩膜向多晶硅层掺杂第一离子和第三离子，之后再去除该掩膜。

综上所述，本发明实施例提供的方法所制造的薄膜晶体管中，沟道区掺杂的离子的类型与源区和漏区掺杂的离子的类型均不同，因此，沟道区与源区之间能够形成第一pn结，沟道区与漏区之间也能够形成第二pn结，并且，第一pn结与第二pn结的导通方向相反。这两个pn结中一个导通时，另一个关断，关断的pn结具有高势垒使得电子无法通过，此时，沟道区中没有电流传输，源区与漏区无法电连接。这样一来，基本消除了漏电流，实现了提高显示装置的显示效果的目的。

图23为本发明实施例提供的又一种薄膜晶体管的制造方法的流程图，用于制造图12所示的薄膜晶体管，如图23所示，该制造方法包括：

步骤2301、形成多晶硅层。

步骤2301可以参考图14中的步骤1401，本发明实施例在此不做赘述。

步骤2302、在多晶硅层上形成第一图案，第一图案具有镂空区域。

步骤2302可以参考图14中的步骤1402，本发明实施例在此不做赘述。

步骤2303、以第一图案为掩膜，向多晶硅层中未被第一图案覆盖的部分掺杂第二离子，得到沟道区。

步骤2303可以参考图14中的步骤1403，本发明实施例在此不做赘述。

步骤2304、去除第一图案。

步骤2304可以参考图14中的步骤1404，本发明实施例在此不做赘述。

步骤2305、在掺杂有第二离子的多晶硅层上依次形成栅绝缘材质层、导电材质层和光刻胶图案。

在步骤2305中，在掺杂有第二离子的多晶硅层上依次形成栅绝缘材质层、导电材质层和光刻胶层。之后，再对该光刻胶层进行曝光和显影，以得到光刻胶图案。其中，形成栅绝缘材质层、导电材质层和光刻胶层的方法可以参考图14中步骤1401形成非晶硅材质层的方法。

步骤2305中形成的栅绝缘材质层111、导电材质层121和光刻胶图案211可以如图24所示。其中，形成的光刻胶图案211覆盖导体材质层121的部分区域，此时，导体材质层121中具有被光刻胶图案211覆盖的覆盖区1211，以及未被光刻胶图案211覆盖的未覆盖区1212。另外，光刻胶图案211在多晶硅层上的正投影区域为多晶硅层中的部分区域，沟道区0122位于光刻胶图案211在多晶硅层上的正投影区域内，且沟道区0122的面积小于光刻胶图案211在多晶硅层上的正投影区域的面积。

步骤2306、以光刻胶图案为掩膜，对导电材质层进行曝光、显影和固化，得到栅极图案，且栅极图案在多晶硅层上的正投影区域与沟道区全部重合。

在步骤2305中，首先可以以光刻胶图案为掩模，对导体材质层进行曝光和显影，以去除导体材质层中未被光刻胶图案覆盖的未覆盖区(如图24中的未覆盖区1212)。并且，导体材质层中被光刻胶图案覆盖的覆盖区(如图24中的覆盖区1211)被保留下来。

之后，可以对导体材质层中的覆盖区1211进行固化，以使覆盖区1211的尺寸减小并形成如图25所示的栅极图案014，且栅极图案014在晶硅层上的正投影区域与沟道区0122全部重合。

步骤2307、以光刻胶图案为掩膜，向掺杂有第二离子的多晶硅层中掺杂第一离子和第三离子，得到源区和漏区。

在步骤2306中形成了栅极图案，之后以光刻胶为掩模，向掺杂有第二离子的多晶硅层中掺杂第一离子和第三离子，得到如图26所示的源区和漏区。此时，多晶硅层包括：依次间隔排布的源区0121、沟道区0122和漏区0123。并且，源区0121与沟道区0122之间具有一个未掺杂区01211，漏区0123与沟道区0122之间具有另一个未掺杂区01231。

步骤2308、去除光刻胶图案。

在得到源区与漏区后，去除光刻胶图案，得到的结构如图27所示。

步骤2309、以栅极图案为掩膜，向掺杂有第一离子、第二离子和第三离子的多晶硅层中掺杂第二离子，得到掺杂有第二离子的源连接区，以及掺杂有第二离子的漏连接区。

在步骤2309前，多晶硅层包括：源区、漏区、沟道区和两个未掺杂区，并且，栅极图案仅覆盖沟道区。在步骤2309中，可以以栅极图案为掩模，对两个未掺杂区均掺杂第二离子，可以得到如图28所示的源连接区0124和漏连接区0125。

步骤2310、在形成有栅极图案的衬底基板上形成源漏绝缘材质层。

步骤2310可以参考图14中的步骤1406，本发明实施例在此不做赘述。

步骤2311、在栅绝缘材质层和源漏绝缘材质层中形成第一过孔和第二过孔，得到栅绝缘层和源漏绝缘层。

步骤2311可以参考图14中的步骤1407，本发明实施例在此不做赘述。

步骤2312、在源漏绝缘层上形成源漏极图案。

步骤2312可以参考图14中的步骤1408，本发明实施例在此不做赘述。在步骤2312之后，便可以得到如图12所示薄膜晶体管。

进一步的，步骤2308中也可以不去除光刻胶图案，而是在步骤2308中通过对光刻胶图案进行灰化处理，使得光刻胶图案的尺寸减小到正好覆盖栅极图案。之后，在步骤2309中可以以灰化处理后的该光刻胶图案为掩模，向掺杂第一离子与第二离子后的多晶硅层中一个或多个连接区掺杂离子。之后，再去除灰化处理后的光刻胶图案即可。

需要说明的是，图23所示的实施例中以源连接区和漏连接区均掺杂有离子为例，此时，在步骤2309中，需要对两个未掺杂区均掺杂离子。可选地，也可以源连接区或漏连接区掺杂有离子，此时，在步骤2309中，仅需对两个未掺杂区中的一个未掺杂区掺杂离子以得到源连接区和漏连接区中的一个连接区，且两个未掺杂区中的另一个未掺杂区为源连接区和漏连接区中的另一个连接区。又可选地，也可以源连接区和漏连接区均未掺杂有离子，此时，无需执行上述步骤2309，且在步骤2308中形成的两个未掺杂区中，一个未掺杂区为源连接区，另一个未掺杂区为漏连接区。

图23所示的实施例中还以源连接区和漏连接区的参考区均为沟道区为例，此时，在步骤2309中向每个未掺杂区掺杂的离子均为第二离子。可选地，当源连接区掺杂有离子时，源连接区的参考区也可以不是沟道区(比如参考区为源区)，此时，在步骤2309中向源连接区对应的未掺杂区掺杂的离子为第一离子。当漏连接区掺杂有离子时，漏连接区的参考区也可以不是沟道区(比如参考区为漏区)，此时，在步骤2309中向漏连接区对应的未掺杂区掺杂的离子为第三离子。

另外，图23所示的实施例中以有源层包括源连接区和漏连接区为例，当然，也可以是有源层仅包括源连接区和漏连接区中的一个连接区，本发明实施例对此不作限定。

需要说明的是，本发明实施例中向多晶硅层中掺杂第一离子和第三离子的步骤，可以不位于步骤2307。

比如，可以不执行步骤2307且在步骤2304和步骤2305之间，可以在掺杂有第二离子的多晶硅层上形成掩模，并通过该掩膜向多晶硅层掺杂第一离子和第三离子，之后再去除该掩膜。

又比如，可以不执行步骤2307，并且在形成栅极绝缘材质层之后以及在形成导电材质层之前，可以在栅极绝缘材质层上形成掩模，并通过该掩膜向多晶硅层掺杂第一离子和第三离子，之后再去除该掩膜。

又比如，可以不执行步骤2307，并且在步骤2310和步骤2311之间，可以在源漏绝缘材质层上形成掩模，并通过该掩膜向多晶硅层掺杂第一离子和第三离子，之后再去除该掩膜。

综上所述，本发明实施例提供的方法所制造的薄膜晶体管中，有源层具有源连接区和漏连接区。这样一来，在连接区中会形成pin结。并且，pin结单向导通且势垒呈线性增长，能够在关断时有效阻止电子通过，基本消除漏电流，提高了显示装置的显示效果。同时pin结能够很好的控制开态电流的衰减，对薄膜晶体管的损伤减小，提高了薄膜晶体管的使用寿命。

本发明实施例提供了一种薄膜晶体管器件，薄膜晶体管器件包括本发明实施例提供的薄膜晶体管(如图6或12所示的薄膜晶体管)。该薄膜晶体管器件可以为电子元器件或芯片等。

本发明实施例提供了一种显示基板，显示基板包括本发明实施例提供的薄膜晶体管(如图6或12所示的薄膜晶体管)。

本发明实施例提供了一种显示装置，显示装置包括本发明实施例提供的显示基板。

显示装置可以为：液晶面板、电子纸、有机发光二极管面板、发光二极管面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

需要指出的是，在附图中，为了图示的清晰可能夸大了层和区域的尺寸。而且可以理解，当元件或层被称为在另一元件或层“上”时，它可以直接在其他元件上，或者可以存在中间的层。另外，可以理解，当元件或层被称为在另一元件或层“下”时，它可以直接在其他元件下，或者可以存在一个以上的中间的层或元件。另外，还可以理解，当层或元件被称为在两层或两个元件“之间”时，它可以为两层或两个元件之间惟一的层，或还可以存在一个以上的中间层或元件。通篇相似的参考标记指示相似的元件。

在本公开中，术语“第一”、“第二”、“第三”和“第四”仅用于描述目的，而不能理解为指示或暗示相对重要性。术语“多个”指两个或两个以上，除非另有明确的限定。

需要说明的是，本发明实施例提供的方法实施例能够与相应的薄膜晶体管实施例相互参考，本发明实施例对此不做限定。本发明实施例提供的方法实施例步骤的先后顺序能够进行适当调整，步骤也能够根据情况进行相应增减，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化的方法，都应涵盖在本发明的保护范围之内，因此不再赘述。

以上所述仅为本申请的可选实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。