半导体装置的制作方法

本发明是关于一种半导体装置，特别是关于一种具有负电容材料的埋入沟道式半导体装置。

背景技术：

动态随机存取存储器(dram)装置可包括多个埋入沟道式阵列晶体管(buried-channelarraytransistor,bcat)。由于埋入沟道式阵列晶体管的栅极是埋于半导体基板内，因此埋入沟道式阵列晶体管与平面晶体管相比具有更长的有效沟道长度(effectivechannellength)，从而能够缩小动态随机存取存储器装置的大小并增加其集成密度。

然而，埋入沟道式阵列晶体管的读/写操作速度会受到阈值电压(thresholdvoltage)的影响。具体而言，当埋入沟道式阵列晶体管的阈值电压超过一定限度时，将会使得埋入沟道式阵列晶体管的导通电流(on-current)变小，从而降低读/写操作速度。

因此，目前需要提高埋入沟道式阵列晶体管的读/写操作速度，以使得动态随机存取存储器的性能更佳。

技术实现要素：

本发明的目的在于提供一种具有较高的读/写操作速度，能够在较短时间内达到启动状态，并能够较快地充放电的半导体装置。

本发明提供一种半导体装置。半导体装置包括基板、至少一个沟槽、绝缘层、下方金属层、负电容材料层及上方金属层。沟槽位于基板内，并具有内表面。绝缘层设置并衬贴(lining)于沟槽的内表面上。下方金属层位于绝缘层上，并部分地填入沟槽。负电容材料层设置并衬贴于绝缘层及下方金属层上，并界定出沟槽的残余部分。上方金属层设置于负电容材料层上，并部分地填入沟槽的此残余部分。

在本发明的一些实施方式中，绝缘层保形地设置于沟槽的内表面上。

在本发明的一些实施方式中，负电容材料层保形地设置于上绝缘层及下方金属层上。

在本发明的一些实施方式中，负电容材料层的顶表面与上方金属层的顶表面为共平面。

在本发明的一些实施方式中，负电容材料层的顶表面低于绝缘层的顶表面。

在本发明的一些实施方式中，负电容材料层直接接触绝缘层及下方金属层。

在本发明的一些实施方式中，负电容材料层包括铁电材料。

在本发明的一些实施方式中，铁电材料包括氧化铪锆(hafniumzirconiumoxide)、钛酸钡(bariumtitanate)、锆钛酸盐(zirconatetitanate)、钛酸锶钡(bariumstrontiumtitanate)、钛酸镧铋(bismuthlanthanumtitanate,blt)、锆钛酸铅(leadzirconate,pzt)及钽酸锶铋(strontiumbismuthtantalite,sbt)。

在本发明的一些实施方式中，氧化铪锆的化学式为hfxzr1-xo2，其中x为0.01至0.99。

在本发明的一些实施方式中，氧化铪锆的化学式为hf0.5zr0.5o2。

在本发明的一些实施方式中，负电容材料层的厚度为1nm至5nm。

在本发明的一些实施方式中，负电容材料层的厚度为1.5nm至4.5nm。

在本发明的一些实施方式中，下方金属层包含氮化钛(tin)、钛/氮化钛(ti/tin)、氮化钨(wn)、钨/氮化钨(w/wn)、氮化钽(tan)、钽/氮化钽(ta/tan)、钛硅氮化物(tisin)、氮化钽硅(tasin)和氮化硅钨(wsin)。

在本发明的一些实施方式中，上方金属层包括氮化钛(tin)、钨(w)、铝(al)、铜(cu)、钼(mo)、钛(ti)、钽(ta)、钌(ru)及其组合。

在本发明的一些实施方式中，绝缘层包括氧化硅、氮化硅及氮氧化硅。

在本发明的一些实施方式中，半导体装置还包括第一源极/漏极区及第二源极/漏极区，第一源极/漏极区设置于沟槽的一侧，而第二源极/漏极区设置于沟槽的另一侧。

在本发明的一些实施方式中，半导体装置还包括比特线触点(bitlinecontact)，设置于第一源极/漏极区上方。

在本发明的一些实施方式中，比特线触点的顶表面高于负电容材料层的顶表面及上方金属层的顶表面。

在本发明的一些实施方式中，半导体装置还包括单元线触点(celllinecontact)，设置于第二源极/漏极区上方。

在本发明的一些实施方式中，单元线触点的顶表面高于负电容材料层的顶表面及上方金属层的顶表面。

与现有技术相比，本发明的半导体装置具有较高的读/写操作速度，且能够在较短时间内达到启动状态，并能够较快地充放电的有益效果。

应理解的是，前述的一般性描述和下列具体说明仅仅是示例性和解释性的，并旨在提供所要求的本发明的进一步说明。

附图说明

以下将以附图公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些公知惯用的结构与元件在附图中将以简单示意的方式绘示。

为明确起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些习知惯用的结构与元件在附图中将以简单示意的方式绘示。

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的详细说明如下：

图1是根据本发明的多种实施方式的半导体装置的横截面示意图。

图2是根据本发明的一实施方式的图1中区域r1的放大图。

图3是根据本发明的一实施方式的图1的半导体装置沿着切线x-x’的平面图。

图4是根据本发明的一实施方式的图1的半导体装置的立体图。

主要附图标记说明：

100-半导体装置，110-基板，120-第一沟槽，120a-内表面，122-第一绝缘层，122a、126a、128a-顶表面，124-第一下方金属层，126-第一负电容材料层，128-第一上方金属层，130-第二沟槽，130a-内表面，132-第二绝缘层，134-第二下方金属层，136-第二负电容材料层，136a、138a-顶表面，138-第二上方金属层，140-第一源极/漏极区，142-第二源极/漏极区，150-比特线触点，150a-顶表面，160-单元线触点，160a-顶表面，170-介电层，d1-第一方向，d2-第二方向，d1、d2-深度，h1、h2-高度，r1-区域，wl1-第一字节线结构，wl2-第二字节线结构，x-x'-剖面线。

具体实施方式

以下参照本发明的实施方式，并以附图绘示部分实施例。所附附图和说明书中使用的相同标号是代表相同或类似的部分。

以下叙述的成份和排列方式的特定实施例是为了简化本发明内容。当然，此等仅仅为实施例，并不旨在限制本发明内容。举例而言，在随后描述中的在第二特征之上或在第二特征上形成第一特征可包括形成直接接触的第一特征和第二特征的实施例，还可以包括在第一特征和第二特征之间形成额外特征，从而使第一特征和第二特征不直接接触的实施例。另外，本发明内容的各实施例中可重复元件符号及/或字母。此重复是出于简化及清楚的目的，且本身不指示所论述各实施例及/或构造之间的关系。

此外，本文中使用空间性相对用词，例如“下方(beneath)”、“之下(below)”、“下(lower)”、“之上(above)”、“上(upper)”及其类似用语，是利于叙述附图中一个元件或特征与另一个元件或特征的关系。这些空间性相对用词本意上涵盖除了图中所绘示的位向之外，也涵盖使用或操作中的装置的不同位向。装置也可被转换成其他位向(旋转90度或其他位向)，因此本文中使用的空间性相对描述以应做类似的解释。

本文中所使用的“约”、“大约”或“大致”一般通常是指正负百分之二十内的数值或范围误差，较佳为正负百分之十内，而更佳地则是正负百分之五内。若无明确说明，文中所提及的数值皆视作为近似值，即“约”、“大约”或“大致”所表示的误差或范围。用词“至少一个”可理解为包括任何大于或等于一的整数，例如一、二、三、四等。

请参照图1及图2。图1是根据本发明的多种实施方式的半导体装置100的横截面示意图。图2是根据本发明的一实施方式的图1中区域r1的放大图。

半导体装置100包括基板110、至少一个第一沟槽120、至少一个第二沟槽130、第一源极/漏极区140以及至少一个第二源极/漏极区142。在本发明的一些实施方式中，半导体装置100可为阵列晶体管，例如埋入沟道式阵列晶体管(buried-channelarraytransistor,bcat)。在本发明的一些实施方式中，基板110可为例如硅基板、砷化镓基板、硅锗基板或其类似的基板。在本发明的一些实施方式中，基板110可为绝缘体上硅(siliconsubstrateoninsulator,soi)基板。在本发明的一些实施方式中，基板110可进一步包括形成于其内的至少一个浅沟槽隔离区(sti)。在一实施例中，浅沟槽隔离区(sti)可包括氧化硅、氮化硅及/或氮氧化硅。

第一沟槽120位于基板110内，并具有内表面120a。第一沟槽120可具有各种形状，例如方形、矩形、梯形、圆柱形、管形等，但不限于此。第一沟槽120的深度d1可约为100nm至约150nm。应注意的是，基板110内可形成多个第一沟槽120，且多个第一沟槽120可沿着第一方向d1延伸，如图1所示。多个第一沟槽120可相互平行。

在本发明的一些实施方式中，半导体装置100还包括第一绝缘层122，第一绝缘层122设置于并衬贴(lining)于第一沟槽120的内表面120a上。在本发明的一些实施方式中，第一绝缘层122保形地设置于第一沟槽120的内表面120a上。然而这仅为示例性的，因此第一绝缘层122不限于保形地设置于第一沟槽120的内表面120a上。

第一绝缘层122可包括例如至少一个氧化硅、氮化硅及氮氧化硅。第一绝缘层122可具有顶表面122a。第一绝缘层122的厚度可为约1nm至约5nm。

半导体装置100还包括第一下方金属层124。第一下方金属层124设置于第一绝缘层122上并部份地填入第一沟槽120。第一下方金属层124的形成材料可包括例如氮化钛(tin)、钛/氮化钛(ti/tin)、氮化钨(wn)、钨/氮化钨(w/wn)、氮化钽(tan)、钽/氮化钽(ta/tan)、钛硅氮化物(tisin)、氮化钽硅(tasin)和氮化硅钨(wsin)及/或其一组合，但不限于此。在一实施例中，第一下方金属层124为氮化钛(tin)。第一下方金属层124的高度h1(或厚度)可为约10nm至30nm。

半导体装置100还包括第一负电容材料层126设置于并衬贴(lining)第一绝缘层122的一部分上及第一下方金属层124的一部分上，其中第一负电容材料层126界定出第一沟槽120的残余部分。在本发明的一些实施方式中，第一负电容材料层126保形地设置于第一绝缘层122及第一下方金属层124上。然而，这仅为示例性的，因此第一负电容材料层126并不限于保形地设置于第一绝缘层122及第一下方金属层124上。

在本发明的一些实施方式中，第一负电容材料层126直接接触第一绝缘层122及第一下方金属层124。

第一负电容材料层126具有顶表面126a。在本发明的一些实施方式中，第一负电容材料层126的顶表面126a低于第一绝缘层122的顶表面122a。

在本发明的一些实施方式中，第一负电容材料层126包括铁电材料。在本发明的一些实施方式中，铁电材料可包括例如氧化铪锆、钛酸钡、锆钛酸盐、钛酸锶钡、钛酸镧铋(blt)、锆钛酸铅(pzt)、钽酸锶铋(sbt)及/或其一组合，但不限于此。在本发明的一实施方式中，氧化铪锆的化学式为hfxzr1-xo2，其中x为0.01至0.99，较佳为0.2至0.8，更佳为0.3至0.7，例如0.33、0.35、0.4、0.43、0.45、0.48、0.53、0.55、0.6、0.63、0.65或0.68，但不限于此。在本发明的一实施方式中，氧化铪锆的化学式为hf0.5zr0.5o2。

在本发明的一些实施方式中，第一负电容材料层126的厚度为1nm至5nm，较佳为1.5nm至4.5nm，例如2nm、2.5nm、3nm、3.5nm或4nm，但不限于此。若第一负电容材料层126的厚度大于5nm，半导体装置100的导通电流(on-current)将会变小。若第一负电容材料层126的厚度小于1nm，半导体装置100将可能具有较大的漏电电流(leakagecurrent)。

应注意的是，在第一负电容材料层126的存在下，半导体装置100可具有较高的读/写操作速度。换言之，相较于传统技术，半导体装置100能够在较短时间内达到启动(turn-on)状态，并能够较快地充放电。

半导体装置100还包括第一上方金属层128。第一上方金属层128设置于第一负电容材料层126上并填入第一沟槽120的残余部分。在本发明的一些实施方式中，第一上方金属层128的材料与第一下方金属层124的材料可为相同或不同。在本发明的一些实施方式中，第一上方金属层128可包括氮化钛(tin)、钨(w)、铝(al)、铜(cu)、钼(mo)、钛(ti)、钽(ta)、钌(ru)及/或其一组合，但不限于此。在一实施例中，第一上方金属层128为氮化钛(tin)及钨(w)的一组合。

第一上方金属层128具有顶表面128a。在本发明的一些实施方式中，第一上方金属层128的顶表面128a与第一负电容材料层126的顶表面126a为共平面。

应注意的是，为了简化起见，后续将第一绝缘层122、第一下方金属层124、第一负电容材料层126及第一上方金属层128合称为第一字节线结构(wordlinestructure)wl1。

应注意的是，在第一字节线结构wl1中的第一负电容材料层126的存在下，第一字节线结构wl1可具有较大的总厚度，因此横跨第一绝缘层122的电场将会变小，从而可降低半导体装置100的栅极导致的漏极漏电电流(gate-induceddrainleakage,gidl)。

在本发明的一些实施方式中，第一源极/漏极区140设置于第一沟槽120的一侧。在本发明的一些实施方式中，第二源极/漏极区142设置于第一沟槽120的另一侧。换言之，第一沟槽120可位于第一源极/漏极区140与第二源极/漏极区142之间。第一源极/漏极区140及第二源极/漏极区142的形成方式可包括植入掺杂离子于第一字节线结构wl1两侧的半导体基板110内。

在本发明的一些实施方式中，半导体装置100还包括比特线触点150。比特线触点150设置于第一源极/漏极区140上方。比特线触点150可包括例如多晶硅或金属硅化物。比特线触点150具有顶表面150a。在本发明的一些实施方式中，顶表面150a高于负电容材料层126的顶表面126a及上方金属层128的顶表面128a。

在本发明的一些实施方式中，半导体装置100还包括单元线触点160。单元线触点160设置于第二源极/漏极区142上方。单元线触点160可包括例如多晶硅或金属硅化物。单元线触点160具有顶表面160a。在本发明的一些实施方式中，顶表面160a高于负电容材料层126的顶表面126a及上方金属层128的顶表面128a。

在一些实施方式中，半导体装置100还包括第二沟槽130。第二沟槽130位于基板110内，并具有内表面130a。在本发明的一些实施方式中，第二沟槽130可形成于基板110的浅沟槽隔离区(sti)中。

第二沟槽130可具有各种形状，例如方形、矩形、梯形、圆柱形、管形等，但不限于此。第二沟槽130具有深度d2。在一些实施方式中，深度d2可大于第一沟槽120的深度d1。换言之，第一沟槽120及第二沟槽130可具有位置彼此不同的底表面。举例而言，第一沟槽120的底部位置可高于第二沟槽130的底部位置。此外基板110内可形成多个第二沟槽130，且多个第二沟槽130可沿着第一方向d1延伸，如图1所示。多个第二沟槽130可相互平行。

在本发明的一些实施方式中，半导体装置100还包括第二绝缘层132设置于并衬贴(lining)第二沟槽130的内表面130a上。在本发明的一些实施方式中，第二绝缘层132保形地设置于第二沟槽130的内表面130a上。然而这仅为示例性的，因此第二绝缘层132并不限于保形地设置于第二沟槽130的内表面130a上。

第二绝缘层132可包括例如至少一个氧化硅、氮化硅及氮氧化硅。第二绝缘层132可具有顶表面132a。第二绝缘层132的厚度可为约1nm至约5nm。

半导体装置100还包括第二下方金属层134。第二下方金属层134设置于第二绝缘层132上并部份地填入第二沟槽130。第二下方金属层134的材料可包括例如氮化钛(tin)、钛/氮化钛(ti/tin)、氮化钨(wn)、钨/氮化钨(w/wn)、氮化钽(tan)、钽/氮化钽(ta/tan)、钛硅氮化物(tisin)、氮化钽硅(tasin)和氮化硅钨(wsin)及/或其一组合，但不限于此。在一实施例中，第二下方金属层134为氮化钛(tin)。第二下方金属层134的高度h2(或厚度)为约10nm至30nm。应注意的是，第二下方金属层134的高度h2可小于第一下方金属层124的高度h1。

半导体装置100还包括第二负电容材料层136。第二负电容材料层136设置于并衬贴(lining)第二绝缘层132的一部分上及第二下方金属层134的一部分上。第二负电容材料层136界定出第二沟槽130的一残余部分。在本发明的一些实施方式中，第二负电容材料层136保形地设置于第二绝缘层132及第二下方金属层134上。然而这仅为示例性的，因此第二负电容材料层136并不限于保形地设置于第二绝缘层132及第二下方金属层134上。

在本发明的一些实施方式中，第二负电容材料层136直接接触第二绝缘层132及第二下方金属层134。

第二负电容材料层136具有顶表面136a。在本发明的一些实施方式中，第二负电容材料层136的顶表面136a低于第二绝缘层132的顶表面132a。

在本发明的一些实施方式中，第二负电容材料层136包括铁电材料。在本发明的一些实施方式中，铁电材料可包括例如氧化铪锆、钛酸钡、锆钛酸盐、钛酸锶钡、钛酸镧铋(blt)、锆钛酸铅(pzt)、钽酸锶铋(sbt)及/或其一组合，但不限于此。在本发明的一实施方式中，氧化铪锆的化学式为hfxzr1-xo2，其中x为0.01至0.99，较佳为0.2至0.8，更佳为0.3至0.7，例如0.33、0.35、0.4、0.43、0.45、0.48、0.53、0.55、0.6、0.63、0.65、或0.68，但不限于此。在本发明的一实施方式中，氧化铪锆的化学式为hf0.5zr0.5o2。

在本发明的一些实施方式中，第二负电容材料层136的厚度为1nm至5nm，较佳为1.5nm至4.5nm，例如2nm、2.5nm、3nm、3.5nm或4nm，但不限于此。若第二负电容材料层136的厚度大于5nm，半导体装置100的导通电流(on-current)将会变小。若第二负电容材料层136的厚度小于1nm，半导体装置100将可能具有较大的漏电电流(leakagecurrent)。

应注意的是，在第二负电容材料层136的存在下，半导体装置100可具有较高的读/写操作速度。换言之，相较于传统技术，半导体装置100能够在较短时间内达到启动(turn-on)状态，并能够较快地充放电。

半导体装置100还包括第二上方金属层138。第二上方金属层138设置于第二负电容材料层136上并填入第二沟槽130的残余部分。在本发明的一些实施方式中，第二上方金属层138的材料与第二下方金属层134可为相同或不同。在本发明的一些实施方式中，第二上方金属层138的材料可包括氮化钛(tin)、钨(w)、铝(al)、铜(cu)、钼(mo)、钛(ti)、钽(ta)、钌(ru)及/或其一组合，但不限于此。在一实施例中，第二上方金属层138为氮化钛(tin)及钨(w)的一组合。

第二上方金属层138具有顶表面138a。在本发明的一些实施方式中，第二上方金属层138的顶表面138a与第二负电容材料层136的顶表面136a为共平面。

应注意的是，为了简化起见，后续将第二绝缘层132、第二下方金属层134、第二负电容材料层136及第二上方金属层138合称为第二字节线结构(wordlinestructure)wl2。

应注意的是，在第二字节线结构wl2中的第二负电容材料层136的存在下，第二字节线结构wl2可具有较大的总厚度，因此横跨第二绝缘层132的电场将会变小，从而可降低半导体装置100的栅极导致的漏极漏电电流(gate-induceddrainleakage,gidl)。

在本发明的一些实施方式中，半导体装置100还包括介电层170。介电层170可包括例如氮化硅。

请参照图3。图3是根据本发明的一实施方式的图1的半导体装置100沿着切线x-x’的平面图。

如图3所示，第一上方金属层128的两侧相邻于并直接接触第一负电容材料层126。第一负电容材料层126可直接接触第一绝缘层122。此外，第二上方金属层138的两侧相邻于并直接接触第二负电容材料层136。第二负电容材料层136可直接接触第一绝缘层122。

请参照图4。图4是根据本发明的一实施方式的图1的半导体装置100的立体图。如图4所示，比特线触点150的顶表面150a与单元线触点160的顶表面160a高于第一字节线结构wl1及第二字节线结构wl2的顶表面。此外，比特线触点150的顶表面150a低于单元线触点160的顶表面160a。

进一步而言，第一字节线结构wl1及第二字节线结构wl2沿着第一方向d1往基板110下方延伸。在一些实施方式中，第一字节线结构wl1及第二字节线结构wl2沿着第二方向d2水平地延伸。

虽然本发明已以实施方式公开如上，但其他实施方式亦有可能。因此，所请权利要求的精神与范围并不限定于此处实施方式所含的叙述。

任何所属领域的技术人员可明了，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求所界定的为准。