半导体器件及其形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。

为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(finfet)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离结构，所述隔离结构覆盖部分所述鳍部的侧壁，位于衬底上且横跨鳍部的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。

随着对器件性能不断提出的更高要求，催生了四面控制的全包围栅结构(gate-all-around)。具有全包围栅极(gate-all-around)结构的半导体器件拥有有效地限制短沟道效应(shortchanneleffect)的特殊性能，正是业界在遵循摩尔定律不断缩小器件尺寸的革新中所极其渴望的。全包围栅极结构中的薄硅膜构成的器件沟道被器件的栅极包围环绕，而且仅被栅极控制。

其中，自热效应是指因为器件工作时因为内部温度升高，使其载流子迁移率降低，造成器件电流降低的现象；对鳍式场效应晶体管器件而言，其特殊的三维结构同样使其工作时产生的热量很难散消散。

因此，导致现有形成的全包围栅极结构半导体器件的性能较差。

技术实现要素：

本发明解决的问题是提供一种半导体器件及其形成方法，从而提高半导体器件的使用性能。

为解决上述问题，本发明提供半导体器件的形成方法，包括步骤：提供衬底，在所述衬底上依次交替形成至少一层牺牲层和至少一层衬层；刻蚀所述衬层、所述牺牲层以及部分厚度的所述衬底，在所述衬底上形成有若干鳍部；在所述衬底上形成横跨所述鳍部的伪栅结构；去除所述伪栅结构下的部分所述鳍部上的所述牺牲层，形成通道。

可选的，若干所述鳍部至少包括第一鳍部和第二鳍部。

可选的，所述第一鳍部的宽度是所述第二鳍部的宽度的2～3倍，且去除所述伪栅结构下的所述第一鳍部上的所述牺牲层，形成通道。

可选的，去除所述牺牲层之后，还包括，将所述伪栅结构替换成金属栅极结构，所述金属栅极结构填充满所述通道。

可选的，在所述衬底上形成横跨所述鳍部的伪栅结构之后，去除所述伪栅结构下的部分所述鳍部上的所述牺牲层，形成通道之前，还包括，在所述伪栅结构的侧壁上形成侧墙，以所述侧墙和所述伪栅结构为掩膜，依次刻蚀部分所述鳍部上的所述衬层和所述牺牲层，直至暴露出所述衬底。

可选的，直至暴露出所述衬底之后，去除所述伪栅结构下的部分所述鳍部上的所述牺牲层，形成通道之前，还包括，去除所述侧墙下的所述鳍部上的所述牺牲层，在所述牺牲层的侧壁上形成内侧墙。

可选的，将所述伪栅结构替换成金属栅极结构之后，还包括，形成外延层，所述外延层包括刻蚀后的所述鳍部上的所述衬层的两端。

可选的，所述牺牲层的材料包括硅、锗、硅锗、砷化镓中的一种或者多种。

可选的，所述衬层的材料包括硅、锗、硅锗、砷化镓中的一种或者多种。

利用上述方法形成的一种半导体器件，包括：衬底，若干鳍部，分立位于所述衬底上，且一部分各所述鳍部由牺牲层和衬层组成；另一部分各所述鳍部由衬层和通道组成；其中：牺牲层，位于所述衬底上以及所述衬层上，衬层，位于所述牺牲层上或所述衬底上，通道，位于另一部分各所述鳍部内；伪栅结构，位于所述衬底上，且横跨所述鳍部。

本发明还提供一种形成半导体器件的方法，包括步骤：提供衬底，在所述衬底上形成有若干鳍部；在所述衬底上以及所述鳍部的侧壁上形成保护层，所述保护层顶部与所述鳍部的顶部齐平；每间隔地刻蚀去除部分厚度的所述鳍部；在被刻蚀后的所述鳍部的表面上依次交替形成至少一层牺牲层和至少一层衬层；在相邻的被刻蚀后的所述鳍部的表面上形成的所述牺牲层的层数不同；在相邻的被刻蚀后的所述鳍部的表面上形成的所述衬层的层数不同；去除部分厚度的所述保护层，且所述保护层的顶部与被刻蚀后的所述鳍部的顶部齐平。

可选的，在间隔的被刻蚀后的所述鳍部的表面上形成的所述牺牲层的层数相同；同时在间隔的被刻蚀后的所述鳍部的表面上形成的所述衬层的层数相同。

可选的，在相邻的被刻蚀后的所述鳍部的表面上形成的所述牺牲层的层数相差1～2层。

可选的，在相邻的被刻蚀后的所述鳍部的表面上形成的所述衬层的层数相差1～2层。

可选的，形成所述牺牲层和所述衬层之后，还包括，去除所述牺牲层，在所述衬底上形成横跨刻蚀后的所述鳍部的金属栅极结构，所述金属栅极结构包围所述衬层。

利用上述方法形成的一种半导体器件，包括：衬底；部分厚度的鳍部，位于所述衬底上；牺牲层和衬层，其中：牺牲层，位于部分厚度的鳍部上和衬层上；衬层，位于牺牲层上；相邻的部分厚度的鳍部上的牺牲层的层数不同；同时相邻的部分厚度的鳍部上的衬层的层数不同。

与现有技术相比，本发明的技术方案具有以下优点：

在衬底上形成若干鳍部，刻蚀其中部分的鳍部，在刻蚀后的鳍部的表面上依次交替形成牺牲层和衬层，去除牺牲层形成通道，后续在衬底上形成金属栅极结构时，在刻蚀后的鳍部上形成包围衬层的金属栅极结构，没有被刻蚀的鳍部上的衬层是不被金属栅极结构包围的，从而形成全包围衬层的金属栅极结构和衬层不被金属栅极结构包围的混合结构，由于衬层不被金属栅极结构包围的鳍部比衬层被金属栅极结构包围的鳍部具有更好的散热效应，利用这种混合的结构形成半导体器件时，便于消除半导体器件在使用过程中出现的自热效应，从而提高半导体器件的使用性能。

同时，利用在相邻刻蚀后的鳍部的表面上形成的牺牲层的层数不同，同时在相邻刻蚀后的鳍部的表面上形成的衬层的层数不同，后续去除牺牲层形成通道时，金属栅极结构填充到通道内形成包围鳍部上衬层的全包围金属栅极结构时，金属栅极结构包围的衬层的数量不同，利用相邻鳍部上的衬层的密度不同以及鳍部上衬层之间的间距不同，达到不同的散热效果，从而达到平衡散热的作用，使得半导体器件在使用过程中能够消除自热效应，从而使得使用性能得到提高。

附图说明

图1至图5是一实施例中半导体器件形成过程的结构示意图；

图6至图11是本发明第一实施例中半导体器件形成过程的结构示意图；

图12至图24是本发明第二实施例中半导体器件形成过程的结构示意图；

图25至图33是本发明第三实施例中半导体器件形成过程的结构示意图。

具体实施方式

形成全包围栅极结构的方法通常采用的是在衬底上形成横跨鳍部的伪栅结构，去除伪栅结构以及伪栅结构下的鳍部内的部分牺牲层形成通道，再形成高介电常数的栅介质以及金属栅极，从而形成全包围栅极结构，但是此时形成的半导体器件的使用性能差。这是由于全包围栅极结构包围所有的鳍部，导致全包围栅极结构的散热能力差，从而形成半导体器件在使用时容易出现自热效应，而引起的热噪声，这种热噪声不仅影响电路的性能和可靠性，严重的热问题甚至可能破坏形成的电路，使得半导体器件的使用性能降低。

具体半导体器件的形成方法如下：

参考图1，提供衬底1，在所述衬底1依次形成牺牲层101和衬层102，所述牺牲层101和所述衬层102交替形成在所述衬底1上。

参考图2，刻蚀所述衬层102和所述牺牲层101，直至暴露出所述衬底1，在所述衬底1上形成若干分立排布的鳍部2。

参考图3，在所述衬底1上形成横跨所述鳍部2的伪栅结构3。

参考图4，去除所述伪栅结构3覆盖的所述鳍部2内的所述牺牲层101，形成通道201。

参考图5，去除伪栅结构3，形成金属栅极结构4，所述金属栅极结构4包围所述鳍部2上的所述衬层102。

发明人发现，在所有的鳍部上都形成了全包围栅极结构，由于鳍部的散热能力是大于全包围栅极结构的散热能力，这样形成的单一的全包围栅极结构的散热能力差，在形成半导体器件时，半导体内部产生的热量不易散发而产生热噪声，从而影响半导体器件使用的可靠性与性能的稳定性。

发明人研究发现，在一部分鳍部上形成全包围栅极结构，在另一部分的鳍部上不全包围栅极结构，由于鳍部自身的散热能力大于全包围栅极结构的散热能力，从而在半导体器件的使用过程中，内部出现的热量可以及时的被散发出去，消除在半导体器件内部产生自热效应，从而提高半导体器件性能的稳定性。

发明人研究还发现，在相邻的鳍部上形成不同层数的衬层，利用相邻鳍部上的衬层的密度不同，形成全包围栅极结构时相邻的鳍部具有不同的散热能力，从而有效的将半导体器件在使用过程中出现的热量及时散发出去，避免产生在半导体器件内部形成自热效应，提高半导体器件的使用性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。

第一实施例

图6至图11是本发明第一实施例中半导体器件形成过程的结构示意图。

首先参考图6，提供衬底200。

本实施例中，所述衬底200的材料为单晶硅；其他实施例中，所述衬底200可以是单晶硅，多晶硅或非晶硅；所述衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料。

参考图7，在所述衬底200上依次交替形成至少一层牺牲层201和至少一层衬层202。

本实施例中，分别形成两层所述牺牲层201和两层所述衬层202；其他实施例中，形成的所述牺牲层201和所述衬层202的层数根据实际的需求设定即可。

所述衬底200上形成所述牺牲层201，在所述牺牲层201上形成所述衬层202；所述牺牲层201和所述衬层202交替形成，即继续在所述衬层202上形成所述牺牲层201，在形成的所述牺牲层201上形成所述衬层202。

本实施例中，所述牺牲层201的材料为硅锗(sige)；其他实施例中，所述牺牲层201的材料还可为硅、锗、砷化镓中的一种或者多种。

本实施例中，所述衬层202的材料为硅；其他实施例中，所述第二衬层202的材料还可为锗、硅锗、砷化镓中的一种或者多种。

本实施例中，采用外延生长方式在所述衬底200上形成所述牺牲层201和所述衬层202。

其他实施例中，还可采用离子掺杂的方式或者化学气相沉积方法在所述衬底200上形成所述牺牲201和所述衬层202。

本实施例中，形成所述牺牲层201的工艺采用的气体包括氢气(h2)、氯化氢(hcl)气体、dcs气体、geh4气体以及b2h6气体，其中所述氢气(h2)的气体流量为10～3000sccm；所述氯化氢(hcl)气体的气体流量为10～200sccm；所述dcs气体的气体流量为20～2000sccm；所述geh4的气体流量为10～500sccm；所述b2h6气体的气体流量为5～600sccm；温度范围为600℃～850℃，压强范围为8～300毫托，时间为10min～1h。

本实施例中，形成所述衬层202的工艺参数包括采用的气体包括氢气(h2)、氯化氢(hcl)气体、dcs气体、sih4气体以及b2h6气体；其中，所述氢气(h2)的气体流量为10～3000sccm；所述氯化氢(hcl)气体的气体流量为10～250sccm；所述dcs气体的气体流量为20～2500sccm；所述sih4气体的气体流量为10～700sccm；所述b2h6气体的气体流量为5～400sccm；压强范围8～300毫托；温度为600℃～850℃之间。

参考图8，刻蚀所述衬层202、所述牺牲层201以及部分厚度的所述衬底200，在所述衬底200上形成若干分立排布的鳍部300。

本实施例中，在所述衬底200上形成4个鳍部300；其他实施例中，所述鳍部300的数量根据实际的需要确定即可。

本实施例中，将4个所述鳍部300分别为第一鳍部301、第二鳍部302、第三鳍部303以及第四鳍部304。

本实施例中，采用刻蚀工艺形成在所述衬底200上形成所述鳍部300的工艺参数包括采用cf4气体、氢气(h2)、氧气(o2)、ch3f气体以及氦气(he)作为刻蚀气氛，其中所述cf4气体的流量为10～300sccm、所述氢气(h2)的气体流量为20～500sccm、所述氧气(o2)的气体流量为5～2005sccm、所述ch3f气体的气体流量为60～800sccm、所述氦气(he)的气体流量为60～200sccm，反应时间为5～150s；反应温度为35～75℃。

参考图9，在所述衬底200上形成横跨所述鳍部300的伪栅结构400。

本实施例中，没有在所述伪栅结构400的顶部形成硬掩膜层；其他实施例中，还可在所述伪栅结构的顶部形成硬掩膜层，保证在后续的工艺过程中保护所述伪栅结构400顶部的质量，为形成表面质量好的金属栅极结构做好准备。

本实施例中，没有在所述伪栅结构400的侧壁上形成侧墙；其他实施例中，还可在所述伪栅结构400的侧壁上形成侧墙。

本实施例中，采用传统的工艺形成所述伪栅结构400。

参考图10，去除所述伪栅结构400下的部分所述第二鳍部302和所述第四鳍部304上的所述牺牲层201，形成通道305。

本实施例中，随机去除所述第二鳍部302和所述第四鳍部304上的所述牺牲层201；其他实施例中，还可去除所述第一鳍部301和所述第三鳍部303上的所述牺牲层201。

本实施例中，去除所述鳍部300中的两个鳍部上的所述牺牲层201；其他实施例中，还可去除所述鳍部300中的1个、3个鳍部上的所述牺牲层201，只需保证至少有一个鳍部上的牺牲层不被去除即可。

本实施例中，采用各向同性的湿法刻蚀去除所述牺牲层201；其他实施例中，还可采用干法刻蚀等工艺去除所述牺牲层201。

本实施例中，采用的湿法刻蚀溶液为：温度为25摄氏度～300摄氏度，体积百分比为20％～90％的hcl气体。

本实施例中，所述湿法刻蚀溶液对硅和硅锗有很好的选择比，能够保证在去除硅锗的同时，硅的形貌不受影响。

参考图11，将所述伪栅结构400替换成金属栅极结构500，所述金属栅极结构500填充满所述通道305。

本实施例中，采用传统的工艺将伪栅结构400替换成金属栅极结构500。所述金属栅极结构500包括栅介质层(图中未示出)和金属栅极，栅极介质层和金属栅极包围所述衬层202的周围。

本实施例中，利用在部分的所述鳍部上形成通道，在形成金属栅极结构时，能够形成鳍部的衬层被金属栅极结构包围和鳍部的衬层不被金属栅极结构包围的混合结构，这样混合结构中金属栅极结构能够只能包围部分的所述鳍部上的衬层而形成全包围栅极结构，还有一部分不被金属栅极结构包围，由于衬层不被金属栅极结构包围的鳍部的散热能力大于衬层被金属栅极结构包围的鳍部的散热能力，利用混合结构形成的半导体器件能够平衡在半导体器件内部形成的热量，避免在半导体器件使用的过程中出现自热效应，从而提高半导体器件的使用性能和稳定性。

利用上述方法形成的一种半导体器件，包括，衬底200；若干鳍部300，包括第一鳍部301、第二鳍部302、第三鳍部303和第四鳍部304，分立位于所述衬底200上，第一鳍部301和第三鳍部303由牺牲层201和衬层202组成；第二鳍部301和第四鳍部303由衬层202和通道305组成，其中，所述牺牲层201，位于所述衬底200上和所述衬层202上，所述衬层202，位于所述衬底200上或位于所述牺牲层201上，所述通道305，位于第二鳍部301和第四鳍部303内；金属栅极结构500，位于所述衬底200上，且横跨所述鳍部300。

第二实施例

图12至图24是本发明第二实施例中半导体器件形成过程的结构示意图。

参考图12，提供衬底200。

本实施例中，所述衬底200的材料为单晶硅；其他实施例中，所述衬底200可以是单晶硅，多晶硅或非晶硅；所述衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料。

参考图13，在所述衬底200上依次交替形成至少一层牺牲层201和至少一层衬层202。

本实施例中，分别形成两层所述牺牲层201和两层所述衬层202；其他实施例中，形成的所述牺牲层201和所述衬层202的层数根据实际的需求设定即可。

本实施例中，形成所述牺牲层201和所述衬层202的工艺与第一实施例中相同。

本实施例中，所述牺牲层201的材料为硅锗(sige)；其他实施例中，所述牺牲层201的材料还可为硅、锗、砷化镓中的一种或者多种。

本实施例中，所述衬层202的材料为硅；其他实施例中，所述第二衬层202的材料还可为锗、硅锗、砷化镓中的一种或者多种。

参考图14，依次刻蚀所述衬层202、所述牺牲层201以及部分厚度的所述衬底200，在所述衬底200上形成若干分立排布的鳍部300。

本实施例中，所述鳍部300包括第一鳍部301和第二鳍部302且所述第一鳍部301的宽度是所述第二鳍部302的宽度的2～3倍。

本实施例中，宽度的方向指平行于衬底的表面，垂直于鳍部的延伸方向，图中双箭头线条的长短表示宽度的大小。

本实施例中，所述第一鳍部301的宽度和所述第二鳍部302的宽度不同；其他实施例中，所述第一鳍部301的宽度和所述第二鳍部302的宽度还可相同。

本实施例中，在所述衬底200上形成两个所述第一鳍部301和两个所述第二鳍部302；其他实施例中，还可形成不同数量的第一鳍部301和第二鳍部302。

本实施例中，在所述衬底200上形成两种宽度的鳍部；其他实施例中，还可形成三种或者四种等不同宽度的鳍部。

本实施例中，所述第一鳍部301的宽度是第二鳍部302的宽度的2～3倍的原因是便于使形成的半导体器件内部容易散热，避免在内部形成自热效应；这是由于所述第一鳍部上301上的所述衬层202的宽度大于所述第二鳍部302上的所述衬层202的宽度，金属栅极结构包围的衬层的宽度较大，形成的半导体器件的散热能力较强；但是金属栅极结构包围的衬层的宽度不能太大，而导致形成的半导体器件性能降低。

参考图15，在所述衬底200上形成隔离结构600，所述隔离结构600覆盖所述鳍部300的部分侧壁。

本实施例中，在所述衬底200上形成所述隔离结构600；其他实施例中，还可在所述衬底200上不形成所述隔离结构600。

本实施例中，所述隔离结构600采用浅沟道隔离(sti)结构；采用传统的方式形成所述隔离结构600。

参考图16至图17，在所述衬底200上形成横跨所述鳍部300的伪栅结构400。

图17是图16的剖视图，其中a图为沿着a-a剖线的剖视图；b图为沿着b-b剖线的剖视图。

本实施例中，没有在所述伪栅结构400的顶部形成掩膜层；其他实施例中，还可在所述伪栅结构400的顶部形成掩膜层，保护伪栅结构的表面不受损伤。

本实施例中，在形成所述伪栅结构400之前，还包括在所述鳍部300的顶部和侧壁上形成氧化层(图中未示出)。

本实施中，形成所述伪栅结构400的工艺为传统的工艺，不再累赘说明。

参考图18，在所述伪栅结构400的侧壁上形成所述侧墙401。

本实施例中，所述侧墙401的材料为氮化硅；其他实施例中，所述侧墙401的材料还可为氧化硅或者碳氧化硅等。

本实施例中，形成所述侧墙401的工艺与传统的工艺相同。

参考图19，以所述侧墙401和所述伪栅结构400为掩膜，依次刻蚀所述第一鳍部301、第二鳍部302上的所述衬层202和所述牺牲层201，直至暴露出所述衬底200。

本实施例中，依次刻蚀所述衬层202和所述牺牲层201的工艺与第一实施例中相同。

参考图20，去除所述侧墙401下的所述第一鳍部301、所述第二鳍部302上的所述牺牲层201，在剩余的所述牺牲层201的侧壁上形成内侧墙402。

本实施例中，所述内侧墙402的材料也为氮化硅；其他实施例中，所述内侧墙402的材料还可为氧化硅或者碳化硅等。

本实施例中，在剩余的所述牺牲层201的侧壁上形成内侧墙402的原因和优点在于：后续形成金属栅极结构时，增加金属栅极结构到源漏之间的距离，从而减少寄生电容。

参考图21，去除部分厚度的所述侧墙401和部分厚度的所述内侧墙402。

本实施例中，去除部分厚度的所述侧墙401和部分厚度的所述内侧墙402的目的在于，将所述牺牲层201两侧的所述衬层202的端部露出来，从而为后续形成外延层，包围所述衬层202的两端做准备。

参考图22，去除所述伪栅结构400下的所述第一鳍部301上的所述牺牲层201，形成通道305。

本实施例中，选择去除所述第一鳍部301上的所述牺牲层201，形成通道从而形成包围衬层的金属栅极结构。

本实施例中，去除所述牺牲层201的工艺与第一实施例中相同。

本实施例中，去除所述伪栅结构400下的所述第一鳍部301上的所述牺牲层201，形成通道305之前，没有在鳍部300两侧的所述衬底200上形成外延层和层间介电层(ild)。

其他实施例中，在去除所述伪栅结构400下的所述鳍部300上的所述牺牲层201，形成通道305之前，还在鳍部300两侧的所述衬底200上形成外延层，所述外延层的顶部与所述伪栅结构400的底部齐平，在所述外延层和所述衬底上形成层间介电层(ild)，层间介电层(ild)的顶部与伪栅结构的顶部齐平。

参考图23，将所述伪栅结构400替换成金属栅极结构500。

在所述第一鳍部301上，所述金属栅极结构500填充满所述通道305并且包围所述衬层202的周围，这种金属栅极结构500实现栅极有效宽度的最大化，便于提高形成的半导体器件的性能。

本实施例中，所述金属栅极结构500包括栅介质层以及位于栅介质层上的金属栅极。

参考图24，形成外延层700，包围在所述第一鳍部301和所述第二鳍部302上的所述衬层202的两端。

本实施例中，形成所述外延层700的目的在于：包裹在所述衬层202的周围，增加金属栅极结构对鳍部的控制作用还可增加鳍部到形成的源漏之间的距离，从而提高半导体器件的使用性能。

利用上述方法形成的一种半导体器件，包括，衬底200；若干鳍部300，位于所述衬底200上，包括第一鳍部301和第二鳍部302，所述第一鳍部301由衬层202和通道305组成，第二鳍部302由衬层202和牺牲层201组成，其中，所述牺牲层201，位于所述衬底200和所述衬层202上；所述衬层202，位于所述衬底200上和所述牺牲层201上；所述通道305，位于所述第一鳍部301内；隔离结构600，位于所述衬底200上，覆盖所述鳍部300的部分侧壁；金属栅极结构500，位于所述衬底200上，且横跨所述第一鳍部301和所述第二鳍部302，且所述金属栅极结构500填充满所述通道305，包围所述第一鳍部301上的所述衬层202；侧墙401，位于所述金属栅极结构500的侧壁上；内侧墙402，位于被刻蚀的牺牲层201的侧壁上以及所述金属栅极结构500部分侧壁上；外延层700，包裹在所述衬层202的周围。

第三实施例

图25至图33是本发明第三实施例中形成半导体器件形成过程的结构示意图。

参考图25，提供衬底200，所述衬底200上形成若干鳍部300。

本实施例中，在所述衬底200上形成有4个鳍部，分别为第一鳍部301、第二鳍部302、第三鳍部303以及第四鳍部304。

本实施例中，所述衬底200采用单晶硅；其他实施例中，所述衬底200还可采用多晶硅、锗化硅等。

本实施例中，在所述衬底200上形成鳍部材料膜，在所述鳍部材料膜上形成图形化层(未图示)；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以在所述衬底200上形成所述鳍部300。

本实施例中，没有在所述鳍部300的顶部形成硬掩膜层；其他实施例中，还可在所述鳍部300的顶部形成硬掩膜层，用来保护鳍部的底部在后续的工艺中不受到损伤。

参考图26，在所述衬底200上、所述鳍部300的侧壁上形成保护层800，所述保护层800顶部与所述鳍部300的顶部齐平。

本实施例中，所述保护层800的材料为氧化硅；其他实施例中，所述保护层800的材料还可为氮化硅或碳化硅等。

本实施例中，采用化学气相沉积的方式形成所述保护层800；其他实施例中，还可采用物理气相沉积的方式或者原子层沉积的方式形成所述保护层800。

本实施例中，形成所述保护层800之后，采用化学机械研磨的方式使得所述保护层800的顶部表面与所述鳍部300的顶部表面齐平。

参考图27，每间隔刻蚀的部分厚度的所述鳍部300；首先刻蚀部分厚度的所述第一鳍部301和所述第三鳍部303。

本实施例中，首先刻蚀去除部分厚度的所述第一鳍部301；同时刻蚀部分厚度的所述第三鳍部303；其他实施例中，还可先刻蚀去除部分厚度的所述第二鳍部302；同时刻蚀去除部分厚度的所述第四鳍部304。

本实施例中，采用干法刻蚀去除部分厚度的所述第一鳍部301和部分厚度的所述第三鳍部303；其他实施例中，还可采用湿法刻蚀的方式去除部分厚度的所述第一鳍部301和部分厚度的所述第三鳍部303。

参考图28，在刻蚀后的所述第一鳍部301和所述第三鳍部303的表面上依次交替形成至少一层牺牲层201和至少一层衬层202。

本实施例中，在刻蚀后的所述第一鳍部301的表面上依次交替形成两层牺牲层201和两层衬层202；其他实施例中，在刻蚀后的所述第一鳍部301的表面上依次交替形成的牺牲层201和衬层202的层数还可为1层、3层或4层等。

本实施例中，在刻蚀后的所述第三鳍部303的表面上依次交替形成两层牺牲层201和两层衬层202；其他实施例中，在刻蚀后的所述第三鳍部303的表面上依次交替形成的牺牲层201和衬层202的层数还可为1层、3层或4层等。

本实施例中，采用原子层沉积的方式形成所述牺牲层201和所述衬层202；其他实施例中，还可采用化学沉积的方式或者物理沉积的方式形成所述牺牲层201和所述衬层202。

本实施例中，在间隔刻蚀后的所述第一鳍部301和所述第三鳍部303的表面上形成的所述牺牲层201的层数相同；同时在间隔刻蚀后的所述第一鳍部301和所述第三鳍部303的表面上形成的所述衬层的层数202相同。

参考图29，刻蚀去除部分厚度的所述第二鳍部302和所述第四鳍部304。

本实施例中，采用干法刻蚀去除部分厚度的所述第二鳍部302和部分厚度的所述第四鳍部304。

参考图30，在刻蚀后的所述第二鳍部302和所述第四鳍部304的表面上依次交替形成至少一层牺牲层201和至少一层衬层202。

本实施例中，在刻蚀后的所述第二鳍部302的表面和刻蚀后的所述第四鳍部304的表面上依次交替形成一层牺牲层201和一层衬层202。

其他实施例中，在刻蚀后的所述第二鳍部302的表面和刻蚀后的所述第四鳍部304的表面上依次交替形成的牺牲层201和衬层202的层数根据实际需要设定即可。

在刻蚀后的所述第二鳍部302的表面上形成的所述牺牲层201的层数与所述第一鳍部301和所述第三鳍部303的表面上形成的所述牺牲层201的层数不同；

在刻蚀后的所述第二鳍部302的表面上形成的所述衬层202的层数与所述第一鳍部301和所述第三鳍部303的表面上形成的所述衬层202的层数不同。

同样，在刻蚀后的所述第三鳍部303的表面上形成的所述牺牲层201的层数与所述第二鳍部302和所述第四鳍部304的表面上形成的所述牺牲层201的层数不同；

在刻蚀后的所述第三鳍部303的表面上形成的所述衬层202的层数与所述第二鳍部302和所述第四鳍部304的表面上形成的所述衬层202的层数不同。

本实施例中，在相邻刻蚀后的所述鳍部的表面上形成的所述牺牲层的层数相差1～2层，即在刻蚀后的所述第二鳍部302的表面上形成的所述牺牲层201的层数与所述第一鳍部301和所述第三鳍部303的表面上形成的所述牺牲层201的层数相差1～2层。

本实施例中，在相邻刻蚀后的所述鳍部的表面上形成的所述衬层的层数相差1～2层，即在刻蚀后的所述第二鳍部302的表面上形成的所述衬层202的层数与所述第一鳍部301和所述第三鳍部303的表面上形成的所述衬层202的层数相差1～2层。

参考图31，去除部分厚度的所述保护层800，且所述保护层800的顶部与刻蚀后的所述鳍部300的顶部齐平。

本实施例中，采用刻蚀的方式去除部分厚度的所述保护层800；其他实施例中，还可采用灰化或者腐蚀等方式去除部分厚度的所述保护层800。

参考图32，去除所述牺牲层201，形成通道305。

本实施例中，采用各向同性湿法刻蚀去除所述牺牲层201，采用的湿法刻蚀溶液为：温度为25摄氏度～300摄氏度，体积百分比为20％～90％的hcl气体。

参考图33，在所述衬底200上形成金属栅极结构500，所述金属栅极结构500包围所述衬层202。

本实施例中，所述金属栅极结构500为金属栅极结构，包括栅介质层(介电常数大于3.9)和位于栅介质层上的金属栅层。

利用上述方法形成的一种半导体器件，包括，衬底200；部分厚度的鳍部300，包括部分厚度的第一鳍部301、第二鳍部302、第三鳍部303以及第四鳍部304，位于所述衬底200上；衬层202，位于部分厚度的鳍部300上，相邻的部分厚度的鳍部300上的衬层202的层数不同；通道305，位于部分厚度的所述鳍部300上和衬层202之间以及相邻衬层202之间；保护层800，位于衬底200上，顶部与部分厚度鳍部300的顶部齐平；金属栅极结构500，位于衬底200上，横跨部分厚度的鳍部300，填充满通道305，包围衬层202的四周。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。