一种3DNAND存储器件及其制造方法与流程

本发明涉及半导体器件及其制造领域，特别涉及一种3dnand存储器件及其制造方法。

背景技术：

nand存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。

平面结构的nand器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3dnand存储器件。在3dnand存储器件结构中，采用垂直堆叠多层栅极的方式，堆叠层的中心区域为阵列存储区、边缘区域为台阶结构，阵列存储区用于形成存储单元串，堆叠层中的导电层作为每一层存储单元的栅线，栅线通过台阶上的接触结构引出，从而实现堆叠式的3dnand存储器件。在该结构中，堆叠层中的栅极层作为存储单元的字线，其与共源极接触之间通过介质层隔离，而字线与共源极接触之间存在寄生电容，影响器件性能，若存在击穿还会导致器件的失效。

技术实现要素：

有鉴于此，本发明的目的在于提供一种3dnand存储器件及其制造方法，避免栅线与共源极接触之间的击穿，提高器件性能。

为实现上述目的，本发明有如下技术方案：

一种3dnand存储器件的制造方法，包括：

提供第一衬底，所述第一衬底包括阵列存储区，所述阵列存储区上形成有绝缘层与牺牲层交替层叠的堆叠层，所述堆叠层中形成有存储单元串；

在所述堆叠层中形成栅线缝隙；

利用所述栅线缝隙将所述堆叠层中的牺牲层替换为栅极层，并在所述栅线缝隙中填充介质材料，所述栅线缝隙下的第一衬底中形成有阵列共源掺杂区；

从所述第一衬底的背面形成所述共源掺杂区的接触。

可选地，所述阵列共源掺杂区在形成所述堆叠层之前形成。

可选地，所述阵列共源掺杂区在形成栅线缝隙之后形成，所述阵列共源掺杂区以及所述接触的形成方法包括：

从所述第一衬底的背面，在所述栅线缝隙下的第一衬底中形成沟槽；

在所述沟槽下的第一衬底中形成阵列共源掺杂区；

在所述沟槽中形成所述阵列共源掺杂区的接触。

可选地，形成所述沟槽及所述阵列共源掺杂区的步骤包括：

在所述第一衬底的背面形成第一掩膜层；

以第一掩膜层为掩蔽，从所述第一衬底的背面进行刻蚀，以在所述栅线缝隙下的第一衬底中形成沟槽；

以所述第一掩膜层为掩蔽，进行离子注入，以在所述沟槽下的第一衬底中形成阵列共源掺杂区。

可选地，形成所述第一掩膜层所采用的掩膜版与形成所述栅线缝隙所采用的掩膜版相同。

可选地，在所述栅线缝隙中填充介质材料之后，形成所述共源掺杂区的接触之前，还包括：

在所述堆叠层上形成支撑结构。

可选地，所述支撑结构包括第二衬底，在所述堆叠层上形成支撑结构，包括：

利用键合工艺，将所述第二衬底键合至所述第一衬底之上的堆叠层。

一种3dnand存储器件，包括：

第一衬底，所述第一衬底包括阵列存储区；

所述阵列存储区上的堆叠层，所述堆叠层包括交替层叠的绝缘层和栅极层；

所述阵列存储区的衬底中的阵列共源掺杂区；

所述堆叠层中的存储单元串；

贯穿所述堆叠层且位于所述阵列共源掺杂区之上的栅线缝隙，所述栅线缝隙中填充有介质材料；

从所述衬底背面贯穿至所述阵列共源掺杂区的接触。

可选地，所述存储单元串包括：贯穿所述堆叠层的沟道孔以及沟道孔中沿侧壁依次层叠的存储功能层和沟道层。

可选地，所述存储功能层包括依次层叠的阻挡层、电荷存储层以及隧穿层。

可选地，所述接触形成于位于所述第一衬底中的接触孔中。

可选地，还包括从所述第一衬底的背面形成于所述第一衬底中的沟槽，所述沟槽位于所述阵列共源掺杂区上，所述接触形成于所述沟槽中。

本发明实施例提供的3dnand存储器件及其制造方法，在形成堆叠层之后，利用栅线缝隙将堆叠层中的牺牲层替换为栅极层，而后，在栅线缝隙中填入介质材料，并从衬底的背面将阵列共源掺杂区引出。这样，而栅线缝隙中填充的为介质材料，共源极接触形成于衬底的背面，消除了栅线缝隙与字线之间的寄生电容，避免字线与共源极接触之间的击穿，提高器件性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1示出了根据本发明实施例3dnand存储器件的制造方法的流程示意图；

图2-7示出了根据本发明实施例一的制造方法形成存储器件过程中的结构示意图；

图8-11示出了本发明实施例二的制造方法形成存储器件过程中的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

在本申请中，提出了一种3dnand存储器件的制造方法，参考图1所示，包括：

在步骤s01，提供第一衬底，所述第一衬底包括阵列存储区，所述阵列存储区上形成有绝缘层与牺牲层交替层叠的堆叠层，所述堆叠层中形成有存储单元串；

在步骤s02，在所述堆叠层中形成栅线缝隙；

在步骤s03，利用所述栅线缝隙将所述堆叠层中的牺牲层替换为栅极层，并在所述栅线缝隙中填充介质材料，所述栅线缝隙下的第一衬底中形成有阵列共源掺杂区；

在步骤s04，从所述第一衬底的背面形成所述共源掺杂区的接触。

在申请实施例中，在形成堆叠层之后，利用栅线缝隙将堆叠层中的牺牲层替换为栅极层，而后，在栅线缝隙中填入介质材料，并从衬底的背面将阵列共源掺杂区引出。这样，而栅线缝隙中填充的为介质材料，共源极接触形成于衬底的背面，消除了栅线缝隙与字线之间的寄生电容，避免字线与共源极接触之间的击穿，提高器件性能。

为了更好地理解本申请的技术方案和技术效果以下将结合具体的实施例进行详细的描述。

实施例一

在本实施例中，在形成堆叠层之前，在衬底中形成有阵列共源掺杂区，之后，从衬底背面形成该阵列共源掺杂区的接触，该方法与现有工艺具有更好的兼容性，集成度高。

在步骤s01，提供第一衬底100，所述第一衬底100包括阵列存储区，所述第一衬底100中形成有阵列共源掺杂区110，所述阵列存储区上形成有绝缘层122与牺牲层124交替层叠的堆叠层120，所述堆叠层120中形成有存储单元串130，参考图4所示。

在本申请实施例中，第一衬底100为半导体衬底，例如可以为si衬底、ge衬底、sige衬底、soi(绝缘体上硅，silicononinsulator)或goi(绝缘体上锗，germaniumoninsulator)等。在其它实施例中，所述半导体衬底还可以为包括其它元素半导体或化合物半导体的衬底，例如gaas、inp或sic等，还可以为叠层结构，例如si/sige等，还可以其它外延结构，例如sgoi(绝缘体上锗硅)等。在本实施例中，所述第一衬底100为体硅衬底。

衬底100包括阵列存储区，阵列存储区用于形成阵列排布的存储单元串，这些存储单元串为垂直于衬底方向z上形成的多个互连的存储单元，存储单元串在衬底平面内的列方向x和行方向y上阵列排布，行方向y可以为字线方向，列方向x可以为位线方向。阵列存储区的衬底100中可以已经形成有阱区(图未示出)，可以通过p型或n型重掺杂来形成，在本实施例中，该阱区为p型重掺杂阱区(hvpw)，在p型重掺杂阱区外围还形成有相反掺杂的外围阱区，n型重掺杂阱区(hvnw)，该外围阱区形成在阵列存储区之外的区域。

阵列共源掺杂区(arraycommonsource)110可以作为存储单元串的源极区，该掺杂区110可以沿字线方向延伸，且在位线方向上以预定间隔彼此间隔开。该阵列共源掺杂区110可以通过重掺杂来形成。

具体的，可以通过以下步骤形成阵列共源掺杂区110，首先，在衬底100上形成掩膜层102，参考图2所示。

该掩膜层102可以为硬掩膜或者光刻胶，硬掩膜的材料例如可以为氧化硅、氮化硅、氮氧化硅等或他们的组合，可以通过光刻工艺将掩膜版中的图案转移至光刻胶中，而后，利用刻蚀工艺将光刻胶中的图案转移至硬掩膜中。

在光刻工艺中采用的掩膜版可以是后续形成栅线缝隙时所采用的掩膜版，这样，无需新的掩膜版的设计，进一步降低制造成本，提高工艺集成度。

之后，以该掩膜层102为掩蔽，进行衬底100的离子注入，从而在衬底100中形成阵列共源掺杂区110，参考图3所示。而后，去除该掩膜层102。

堆叠层120用于在其中形成垂直于衬底方向的存储单元串，堆叠层120中可以包括由绝缘层隔离的栅极层或者栅极层的替代层，该栅极层用于对存储单元串中各层存储单元的栅极。本实施例中，在形成阵列共源掺杂区110之后形成该堆叠层120。

堆叠层120可以由单个堆叠(singledeck)来形成，也可以由多个子堆叠(multipledeck)依次层叠形成，堆叠层中的牺牲层或栅极层的层数越多，形成的存储单元串中包括的存储单元就越多，器件的集成度越高。堆叠层中的栅极层可以包括存储单元的栅极层以及选择栅的栅极层，选择栅可以包括源极选择栅(sourceselectiongate，ssg)和/或漏极选择栅(drainselectiongate,dsg)，其中，存储单元栅极层的层数例如可以为16层，32层，48层，64层，72层，96层，128层等。

可以通过交替沉积绝缘层122和牺牲层124来形成堆叠层120，在具体的实施例中，绝缘层可以为氧化硅，牺牲层124可以为氮化硅，堆叠层120的中部区域可以为阵列存储区，边缘区域可以为台阶区(图未示出)，台阶区将用于形成栅极层的接触，以将栅极层的电引出，在具体的应用中，可以在交替沉积形成堆叠层之后，在台阶区形成台阶结构。台阶结构可以为沿衬底所在平面内一个方向依次递增的单台阶结构，可以通过交替的光刻胶的修剪(trim)及堆叠层刻蚀工艺在台阶区来形成；台阶结构还可以为分区台阶(staircasedividescheme，sds)，分区台阶在沿衬底所在平面内两个正交的方向上都形成有台阶，分区台阶可以具有不同的分区，例如3分区、4分区或者更多分区等，例如可以采用不同的分区板，通过在两个正交方向上光刻胶的多次修剪，每一次修剪后紧跟一次堆叠层的刻蚀，从而形成分区台阶。

而后，可以在阵列存储区的堆叠层120中形成存储单元串130，参考图4所示。存储单元串130为沿垂直于衬底100方向z上的依次连接的存储器件，每一层栅极层与存储单元串构成一个存储单元。其中，存储单元串130包括沟道孔132、依次形成于沟道孔132中的存储功能层136和沟道层138，沟道孔132贯穿堆叠层120至衬底100，沟道层138形成于存储功能层136的侧壁以及沟道孔的底部上，与外延结构132接触，沟道层138之间还可以形成有绝缘材料的填充层，存储功能层136可以包括依次层叠的阻挡层、电荷存储层以及隧穿(tunneling)层。在具体的实施例中，阻挡层、电荷存储层以及隧穿(tunneling)层具体可以为ono叠层，ono(oxide-nitride-oxide)叠层即氧化物、氮化物和氧化物的叠层，沟道层可以为多晶硅层，填充层可以为氧化硅层。

在本申请实施例中，沟道孔132的底部还形成有外延结构134，该外延结构134通过在衬底上外延生长半导体材料形成，作为存储单元串130的下选通管器件的沟道，堆叠层中的底层栅极层将作为下选通管器件的栅极。存储单元串130之上还形成有导电层139，该导电层139可以用于形成存储单元串130的上选通管器件，导电层139上还将形成互联结构，以进一步形成位线。

在步骤s102，在所述堆叠层120中形成栅线缝隙140，参考图5所示。

栅线缝隙(gatelineseam)140设置于堆叠层120中，沿字线方向延伸并将堆叠层分割为多个存储区，该栅线缝隙140用于将堆叠层120中的牺牲层124去除并替换为栅极层。

在具体的实施例中，具体的，可以通过刻蚀技术，例如可以采用反应离子刻蚀，进行堆叠层120的刻蚀，直至贯通至衬底100，从而形成栅线缝隙140，参考图5所示。

在步骤s103，利用所述栅线缝隙140将所述牺牲层124替换为栅极层125，并在所述栅线缝隙140中填充介质材料150，参考图5和图6所示。

可以采用酸法腐蚀去除堆叠层中的牺牲层124，在一个实施例的实现中，堆叠层由氮化硅和氧化硅交替层叠形成，可以选择对氮化硅和氧化硅的高选择比的酸液，实现去除氮化硅的同时，避免氧化硅的去除，例如可以采用磷酸(h3po4)进行氮化硅层的去除。

在牺牲层124去除之后，堆叠层120为镂空结构，在绝缘层122之间为空缺层，继而，利用栅线缝隙140，向空缺层中填充栅极材料以形成栅极层125，参考图5所示，该栅极层125为存储单元的控制栅，也即字线。在一个实施例中，栅极材料可以为金属材料，例如金属钨，金属钨可以采用物理气相沉积(pvd)形成。而后，还可以对栅线缝隙140侧壁处的栅极层125进行过刻蚀，用于介质材料的填充。

之后，可以在栅线缝隙140中填充介质材料150，介质材料例如可以为氧化硅或其他应力小的介质材料。可以进行介质材料的沉积，而后，进行平坦化工艺，平坦化工艺例如可以为化学机械研磨，从而，在栅线缝隙140中填充介质材料150，参考图6所示。

之后，可以完成器件的其他加工工艺，例如可以在存储单元串130上形成位线接触、在台阶区的台阶结构上形成台阶接触，以及在位线接触、台阶接触上分别形成互连线等。

在步骤s104，从所述第一衬底100的背面形成所述共源掺杂区110的接触170，参考图7所示。

在进行背面工艺之前，例如在形成接触170的工艺之前，先在上述衬底的正面上形成支撑结构200，该支撑结构200在后续背面工艺中起到支撑上述器件的作用，同时，起到保护正面器件的作用。

在具体的实施例中，该支撑结构可以包括第二衬底，可以利用键合工艺将所述第二衬底200键合至所述第一衬底100之上的堆叠层120。在具体的应用中，可以分别在堆叠层120和第二衬底200之上形成键合层(图未示出)，键合层例如可以为键合氧化物(bondingoxide)或键合氮化物(bondingnitride)等，利用该键合层将第一衬底100的正面与第二衬底200键合，参考图7所示。

其中，第二衬底200可以为半导体衬底或其他合适的衬底，半导体衬底例如可以为si衬底、ge衬底、sige衬底、soi(绝缘体上硅，silicononinsulator)或goi(绝缘体上锗，germaniumoninsulator)等。

第二衬底200上可以已经形成有所需的器件结构以及用于电连接器件结构的互连结构(图未示出)，其中，器件结构由介质材料覆盖，互连结构形成于介质材料中，互连结构可以包括一层或多层，可以包括层包括接触塞、过孔及互连层等，互连结构可以为金属材料，例如可以为钨、铝、铜等。器件结构可以为mos器件可以包括mos器件、存储器件和/或其他无源器件，器件结构可以为平面型器件或立体器件，立体器件例如可以为fin-fet(鳍式场效应晶体管)、三维存储器等。

在一个具体的实施例中，上述第一衬底100上形成有3dnand存储器件，在第二衬底200上形成有mos器件，第二衬底上的mos器件构成3dnand存储器件的外围电路。可以在第一衬底100的互连层之上形成键合层，以及在第二衬底的mos器件的互连结构之上形成键合层，而后利用键合技术，使得第一衬底100和第二衬底200键合在一起。

在形成所述共源掺杂区110的接触170的步骤中，具体的，首先，从所述第一衬底100的背面，进行所述第一衬底100的刻蚀，直至贯穿至共源掺杂区110，形成接触孔，该接触孔可以贯穿到共源掺杂区170上也可以进一步贯穿至共源掺杂区170中，该接触孔可以为多个，间隔排布于共源掺杂区110上，一并将共源掺杂区110引出；而后，在接触孔的内壁上形成绝缘层160，该绝缘层160用于与第一衬底100的隔离，该绝缘层160的材料例如可以为氧化硅、氮化硅或他们的叠层；而后，进行导电材料的填充并进行平坦化，从而，形成共源掺杂区110的接触170，参考图7所示，导电材料可以为金属材料，例如可以为金属钨。

至此，形成了实施例一的3dnand存储器件，本实施例中，在形成堆叠层之前，在衬底中形成有阵列共源掺杂区，之后，从衬底背面形成该阵列共源掺杂区的接触，该方法与现有工艺具有更好的兼容性，集成度高，同时，避免栅线与共源极接触之间的击穿，提高器件性能。

实施例二

本实施例中，在形成堆叠层以及栅极层的置换之后，在背面工艺中形成阵列共源掺杂区，之后，从衬底背面形成该阵列共源掺杂区的接触，更利于阵列共源掺杂区及其接触的对准。以下将重点描述与实施例一中不同的部分，相同部分将不再赘述。

在步骤s201，提供第一衬底100，所述第一衬底100包括阵列存储区，所述阵列存储区上形成有绝缘层122与牺牲层124交替层叠的堆叠层120，所述堆叠层120中形成有存储单元串130，参考图8所示。

与实施例一中步骤s101不同的是，本实施例中，形成堆叠层120之前并没有在第一衬底100中形成阵列共源掺杂区，其他部分参见步骤s101中的描述。

在步骤s202，在所述堆叠层120中形成栅线缝隙140，参考图8所示。

在步骤s203，利用所述栅线缝隙140将所述牺牲层124替换为栅极层125，并在所述栅线缝隙140中填充介质材料150，参考图5和图8所示。

本实施例中步骤s202和步骤s203同实施例一中的步骤s102和步骤s103，此处不再赘述。

在不在s204，从所述第一衬底100的背面形成共源掺杂区110及其接触170，参考图11所示。

同上述实施例一中的描述，在进行背面工艺之前，可以在第一衬底100的正面上，也就是堆叠层120上形成支撑结构200，该支撑结构200可以为第二衬底，可以通过键合工艺键合至堆叠层120上。

在本实施例中，在背面工艺中形成共源掺杂区110以及接触170，具体的，首先，可以从所述第一衬底100的背面，在所述栅线缝隙150下的第一衬底100中形成沟槽104，参考图9所示。

接着，在所述沟槽104下的第一衬底100中形成阵列共源掺杂区110，参考图10所示。

而后，在所述沟槽104中形成所述阵列共源掺杂区110的接触170，参考图11。

其中，沟槽104为第一衬底100中未贯穿至栅线缝隙的凹槽，该沟槽104沿着字线方向延伸，且在位线方向上以预定间隔彼此间隔开，该沟槽104可以形成于与栅线缝隙对应的区域，与栅线缝隙具有相同的延伸方向和基本相同的长度，还可以具有与栅线缝隙基本相同的线宽或更小的线宽。

具体的，在形成沟槽104以及阵列共源掺杂区110时，可以采用同一掩膜进行，简化工艺流程，更易于阵列共源掺杂区及其接触的对准。

首先，在第一衬底100的背面上形成第一掩膜层102，参考图9所示。

该第一掩膜层102可以为光刻胶或硬掩膜，硬掩膜的材料例如可以为氧化硅或氮化硅或他们的叠层，掩膜层102中具有沟槽的刻蚀图案，可以采用光刻技术，或进一步利用刻蚀技术将掩膜版中的图案转移至掩膜层102中。该掩膜版可以采用形成栅线缝隙时所采用的掩膜版，这样，无需开发新的掩膜版，降低制造成本。

而后，以第一掩膜层102为掩蔽，从所述第一衬底100的背面进行刻蚀，以在所述栅线缝隙下的第一衬底100中形成沟槽104，参考图9所示。

可以采用各向异性刻蚀，例如可以采用反应离子刻蚀，从第一衬底100的背面进行刻蚀，通过刻蚀时间的控制，进去除部分厚度的第一衬底100，从而，在第一衬底100中形成沟槽104，参考图9所示。

而后，仍以所述第一掩膜层103为掩蔽，进行离子注入，以在所述沟槽104下的第一衬底100中形成阵列共源掺杂区110，参考图10所示。

在第一掩膜层103的掩蔽下，进行所需类型的掺杂离子的注入，并通过热退火进行掺杂的激活，从而，可以在沟槽104下的第一衬底100中形成阵列共源掺杂区110。

而后，在沟槽104中形成阵列共源掺杂区110的接触170，参考图11所示，可以在沟槽104的侧壁形成绝缘层160并将整个沟槽104进行填充直接形成接触170，也可以将沟槽104采用绝缘材料进行填充，而后在填充的绝缘材料中形成接触孔，接触孔的数量可以为多个，进而进行导电材料的填充，来形成接触170。这样，在沟槽中形成阵列共源掺杂区，之后，在沟槽中形成该阵列共源掺杂区的接触，更利于阵列共源掺杂区及其接触的对准。

至此，形成了实施例二的3dnand存储器件，本实施例中，在形成堆叠层以及栅极层的置换之后，在背面工艺中形成阵列共源掺杂区，之后，从衬底背面形成该阵列共源掺杂区的接触，更利于阵列共源掺杂区及其接触的对准，同时，避免栅线与共源极接触之间的击穿，提高器件性能。

此外，本申请还提供了上述制造方法形成的3dnand存储器件，参考7和图11所示，包括：

第一衬底100，所述第一衬底100包括阵列存储区；

所述阵列存储区上的堆叠层120，所述堆叠层120包括交替层叠的绝缘层122和栅极层125；

所述阵列存储区的第一衬底100中的阵列共源掺杂区110；

所述堆叠层120中的存储单元串130；

贯穿所述堆叠层120且位于所述阵列共源掺杂区110之上的栅线缝隙，所述栅线缝隙中填充有介质材料150；

从所述第一衬底100背面贯穿至所述阵列共源掺杂区110的接触170。

进一步地，所述存储单元串130包括：贯穿所述堆叠层120的沟道孔132以及沟道孔132中沿侧壁依次层叠的存储功能层136和沟道层138。

进一步地，所述存储功能层136包括依次层叠的阻挡层、电荷存储层以及隧穿层。

进一步地，所述接触170形成于位于所述第一衬底100中的接触孔中。接触孔的数量可以为多个，通过在多个接触孔中形成接触170将阵列共源掺杂区110从背面引出，参考图7所示，且接触170与衬底之间由绝缘层160隔离。

进一步地，还可以包括从所述第一衬底100的背面形成于所述第一衬底中100的沟槽，所述沟槽104位于所述阵列共源掺杂区110上，所述接触170形成于所述沟槽104中。参考图11所示，接触170可以直接填充于沟槽中形成，沟槽侧壁上形成有绝缘层160。沟槽104中还可以填充有绝缘材料，接触170形成于绝缘材料中的接触孔中，接触孔的数量可以为多个。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于存储器件实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。