一种终端沟槽结构的双管芯器件及其制作方法与流程

本发明涉及半导体领域，具体涉及一种终端沟槽结构的双管芯器件及其制作方法。

背景技术：

在一些锂电池充放电保护电路里通常会用到 两个一样的NMOS一起使用，实现了过充、过放、过流、短路等情况下的电池保护功能。

常规做法是两个NMOS自带终端结构，然后封装在一起，这样做的缺点是封装后的芯片的面积较大。

随后出现了一些双管芯器件，如申请号为201510683826.7和201510683582.2公开的双管芯器件，其仅仅是将两个管芯采用一个终端，缩小了芯片的面积，申请号为201510683582.2公开的双管芯器件，还通过在终端上侧设置金属层，以阻挡外界信号干扰芯片运行。在芯片制造过程以及后期的芯片封装中，芯片表面的氧化物容易产生或者引入表面电荷（包括固定电荷及可动电荷），当其数量达到一定程度时，就有可能在硅表面感应出载流子，硅表面会发生积累、耗尽、反型三种情形之一。对于反型即会在有源区与划片槽之间形成表面导电沟道，严重影响器件的性能甚至造成芯片失效。而从实际的芯片制造经验看，硅表面的反型导致形成表面导电沟道的现象非常普遍、常见，表面导电沟道的存在不可忽视，因此，需要进一步改进。

技术实现要素：

本发明的目的是针对现有技术存在的不足，提供一种终端沟槽结构的双管芯器件及其制作方法。

为实现上述目的，在第一方面，本发明提供了一种终端沟槽结构的双管芯器件的制作方法，包括以下步骤:

步骤1：提供第一导电类型的衬底，并在所述衬底上侧制作外延层；

步骤2：在所述外延层上刻蚀形成若干第一沟槽、第二沟槽和设置在第一沟槽与第二沟槽之间的第三沟槽；

步骤3：在所述外延层上侧以及第一沟槽、第二沟槽和第三沟槽内侧长栅氧化层；

步骤4：在所述栅氧化层外侧沉积多晶硅，并回刻掉第一沟槽、第二沟槽和第三沟槽上端及以外区域的多晶硅；

步骤5：对外延层执行杂质注入和推阱操作，以形成第二导电类型轻掺杂的体区；

步骤6：对第一沟槽、第二沟槽和第三沟槽区域的体区执行杂质的注入和退火操作，以分别形成第一导电类型重掺杂的第一源区、第二源区和终端区；

步骤7：在栅氧化层和多晶硅的上侧长介质层；

步骤8：刻蚀形成连接孔，对位于体区上侧的连接孔下侧进行孔注入和退火操作，以形成第二导电类型重掺杂的接触区；

步骤9：沉淀金属并部分刻蚀，以分别形成与体区连接的第一源极金属和第二源极金属以及与体区和第三沟槽内的多晶硅分别连接的终端金属。

进一步的，所述接触区呈月牙状。

进一步的，所述刻蚀形成连接孔包括：

在介质层上侧进行孔涂胶及曝光处理，在第一混合气体下，将源区及终端区上侧的介质层和栅氧化层刻蚀出第一连接孔；

在第二混合气体下，在第一连接孔下侧刻蚀出第二连接孔。

进一步的，所述第二连接孔竖截面椭圆形状。

进一步的，所述第二混合气体为Cl2、HBr、He、O2、SF6、CHF3和CF4混合气体。

进一步的，Cl2、HBr、He、O2、SF6、CHF3和CF4的混合比例为：4/6/14/35/3/32/40。

进一步的，在步骤3中，在所述外延层上侧以及沟槽内侧先长牺牲氧化层并去除，再长栅氧化层。

在第二方面，本发明还提供了一种终端沟槽结构的双管芯器件，包括第一导电类型的衬底和外延层，所述外延层上刻蚀形成若干第一沟槽、第二沟槽和设置在第一沟槽与第二沟槽之间的第三沟槽，所述外延层上侧、第一沟槽、第二沟槽和第三沟槽的内侧长有栅氧化层，所述第一沟槽、第二沟槽和第三沟槽内的栅氧化层外侧沉积有多晶硅，所述外延层上形成有第二导电类型轻掺杂的体区，所述体区的下端面设置在第一沟槽、第二沟槽和第三沟槽的下端面的上侧，所述体区内形成第一导电类型重掺杂的第一源区、第二源区和终端区，所述栅氧化层和多晶硅的上侧长介质层，刻蚀掉部分体区和第三沟槽内的多晶硅及其上侧的栅氧化层和介质层，以形成连接孔，深入至体区内的连接孔下侧的形成有第二导电类型重掺杂的接触区，所述介质层上侧形成有第一源极金属、第二源极金属和与终端金属，所述第一源极金属和第二源极金属通过连接孔与体区连接，所述终端金属通过连接孔与体区和第三沟槽内的多晶硅分别连接。

进一步的，所述接触区呈月牙状。

进一步的，位于体区上侧的连接孔包括在介质层和栅氧化层刻蚀出的第一连接孔和在第一连接孔下侧刻蚀出的第二连接孔，所述第二连接孔的竖截面椭圆形状。

有益效果：本发明当漏极加压时，P-体区和N-外延层形成耗尽层，并截至于终端，通过终端沟槽栅氧耐压来提升整个终端结构的击穿电压，降低器件反向漏电流的目的。P-体区为一个整体结构，无需在制作P-体区前在栅氧化层上侧涂胶光刻。将连接孔分成两个步骤制作，在第二混合气体下刻蚀时，第二混合气体形成的保护膜较薄，进而将第二连接孔设置成圆形或椭圆形状，在进行孔注入和扩散后，形成的接触区呈月牙状，接触区分布的面积更广，有利于基区电阻的减小，从而防止寄生三极管的导通，进而提高了UIS能力，效果显著。通过以上改进本发明的器件的击穿电压约可提高8%，导通电阻可降低0.6％。

附图说明

图1是刻蚀沟槽后的示意图；

图2是长栅氧化层之后的示意图；

图3是沉积多晶硅后的示意图；

图4是进行多晶硅回刻后的示意图；

图5是形成第一体区、第二体区和第三体区后的示意图；

图6是形成第一源区、第二源区和终端区后的示意图；

图7是长介质层后的示意图；

图8是形成连接孔和接触区后的示意图；

图9是终端沟槽结构的双管芯器件的结构示意图。

具体实施方式

下面结合附图和具体实施例，进一步阐明本发明，本实施例在以本发明技术方案为前提下进行实施，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围。

结合图1至9，本发明实施例提供了一种终端沟槽结构的双管芯器件的制作方法，包括以下步骤:

步骤1：如图1所示，提供第一导电类型的衬底1，并在衬底1上侧制作外延层2。其中，衬底1为重掺杂，外延层2为第一导电类型轻掺杂。

步骤2：在外延层2上刻蚀形成若干第一沟槽6、第二沟槽7和设置在第一沟槽6与第二沟槽7之间的第三沟槽8。具体的，先在外延层2上侧长氧化层3作为掩蔽层，氧化层3的厚度优选为3000-5000Å，然后在掩蔽层3上侧涂胶4，并光刻出若干沟槽开口区5，沟槽开口区5的宽度优选在0.2至0.8μm，依次对沟槽开口区5下侧的掩蔽层3和外延层2进行刻蚀，就在外延层2的两侧刻蚀形成若干间隔设置的第一沟槽6、第二沟槽7和第三沟槽8。第一沟槽6、第二沟槽7和第三沟槽的深度优选在0.5至2μm。第一沟槽6和第二沟槽7可以分别为多个，第三沟槽8优选为1个。

步骤3：如图2所示，在外延层2上侧以及第一沟槽6、第二沟槽7和第三沟槽8内侧长栅氧化层9。长栅氧化层9之前，还应先还应先去除胶4，然后再刻蚀掉在第一沟槽6、第二沟槽7和第三沟槽8以外的外延层2上侧残留的氧化层3。更优选的是，在长栅氧化层9之前，可以在外延层2的上侧以及第一沟槽6、第二沟槽7和第三沟槽8内侧先长牺牲氧化层并去除，以析出杂质。

步骤4：如图3和4所示，在栅氧化层9外侧沉积多晶硅10，并回刻掉第一沟槽6、第二沟槽7和第三沟槽8上端及以外区域的多晶硅10。使得多晶硅10仅填充在第一沟槽6、第二沟槽7和第三沟槽8内，并且多晶硅10的上端面优选低于外延层2的上端面。

步骤5：如图5所示，对外延层2执行杂质注入和推阱操作，以形成第二导电类型轻掺杂的体区11。体区11优选注入硼元素，注入能量为：30-90Kev，注入计量：5E12-3E13。体区11的底面在沟第一沟槽6、第二沟槽7和第三沟槽8的底面之上，即第一沟槽6、第二沟槽7和第三沟槽8分别贯穿体区11，第一沟槽6、第二沟槽7和第三沟槽8的底部与外延层2连接。

步骤6：如图6所示，对第一沟槽6、第二沟槽7和第三沟槽8区域的体区11执行杂质的注入和退火操作，以分别形成第一导电类型重掺杂的第一源区12、第二源区13和终端区14。

步骤7：如图7所示，在栅氧化层9和多晶硅10的上侧长介质层15。介质层15的厚度为8000 Å左右。介质层15作为栅极和源极隔离层。

步骤8：如图8所示，刻蚀形成连接孔，对位于体区11上侧的连接孔下侧进行孔注入和退火操作，以形成第二导电类型重掺杂的接触区16。本发明实施例的接触区16优选设置成月牙状，可通过改变体区11上侧的连接孔的形状实现。具体的，刻蚀形成体区11上侧的连接孔包括：在介质层15上侧进行孔涂胶及曝光处理，在第一混合气体下，将第一源区12、第二源区13和终端区14上侧的介质层15和栅氧化层9刻蚀出第一连接孔17。第一连接孔17与现有技术中的连接孔相同，其横截面呈矩形状，第一混合气体的成份以及比例也可采用现有技术，第一混合气体的优选成份为Cl2、HBr、He、SF6和CHF3混合气体，其中，Cl2、HBr、He、SF6和CHF3的优选混合比例为：3/10/24/4/20。然后，在第二混合气体下，在第一连接孔17下侧的体区11上刻蚀出第二连接孔18。由于第三沟槽8上侧也设置连接孔，此处的连接孔以及图中未示出的栅极区域的连接孔，可与第一连接孔17和第二连接孔18一同制作形成。第二连接孔18的竖截面优选设置呈圆形或椭圆形状，只要保证第二连接孔18的底部为弧形状即可。第二混合气体优选成份为Cl2、HBr、He、O2、SF6、CHF3和CF4混合气体。其中，Cl2、HBr、He、O2、SF6、CHF3和CF4的混合比例为：4/6/14/35/3/32/40。

步骤9：如图9所示，沉淀金属并部分刻蚀，以分别形成与体区11连接的第一源极金属19和第二源极金属20以及与体区11和第三沟槽内8的多晶硅10分别连接的终端金属21。

如图8至9所示，本领域技术人员可以理解，本发明实施例还提供了一种终端沟槽结构的双管芯器件，该器件包括第一导电类型的衬底1和外延层2，其中，衬底1为重掺杂，外延层2为第一导电类型轻掺杂。外延层2上刻蚀形成若干第一沟槽6、第二沟槽7和设置在第一沟槽6与第二沟槽7之间的第三沟槽8，第一沟槽6、第二沟槽7和第三沟槽8的宽度优选为0.2至0.8μm，其深度优选为0.5至2μm。在外延层2上侧、第一沟槽6、第二沟槽7和第三沟槽8的内侧长有栅氧化层9，在第一沟槽6、第二沟槽7和第三沟槽8内的栅氧化层9外侧沉积有多晶硅10，在外延层2上形成有第二导电类型轻掺杂的体区11，体区11优选注入硼元素，注入能量为：30-90Kev，注入计量：5E12-3E13。体区11的下端面设置在第一沟槽6、第二沟槽7和第三沟槽8的下端面的上侧，在第一沟槽6、第二沟槽7和第三沟槽8区域的体区11内形成第一导电类型重掺杂的第一源区12、第二源区13和终端区14，在栅氧化层9和多晶硅10的上侧长介质层15，刻蚀掉部分体区11和第三沟槽8内的多晶硅10及其上侧的栅氧化层9和介质层15，以形成连接孔，深入至体区11内的连接孔下侧形成有第二导电类型重掺杂的接触区16，在介质层15上侧形成有第一源极金属19、第二源极金属20和终端金属21，在第一源极金属19和第二源极金属20通过连接孔与体区11连接，终端金属21通过连接孔与体区11和第三沟槽8内的多晶硅10分别连接。

接触区16优选设置成月牙状。为了制作出月牙状的接触区16，本发明实施例的位于体区11上侧的连接孔包括在介质层15和栅氧化层9刻蚀出的第一连接孔17和体区11上刻蚀出的第二连接孔18，第二连接孔18设置在第一连接孔17的下侧。第一连接孔17与现有技术中的连接孔相同，其横截面呈矩形状，第一混合气体的成份以及比例也可采用现有技术，第一混合气体的优选成份为Cl2、HBr、He、SF6和CHF3混合气体，其中，Cl2、HBr、He、SF6和CHF3的优选混合比例为：3/10/24/4/20。第二连接孔18的竖截面优选设置呈圆形或椭圆形状，只要保证第二连接孔18的底部为弧形状即可。第二混合气体优选成份为Cl2、HBr、He、O2、SF6、CHF3和CF4混合气体。其中，Cl2、HBr、He、O2、SF6、CHF3和CF4的混合比例为：4/6/14/35/3/32/40。

本发明当漏极加压时，P-体区和N-外延层形成耗尽层，并截至于终端，通过终端沟槽栅氧耐压来提升整个终端结构的击穿电压，降低器件反向漏电流的目的。P-体区为一个整体结构，无需在制作P-体区前在栅氧化层上侧涂胶光刻。将连接孔分成两个步骤制作，在第二混合气体下刻蚀时，第二混合气体形成的保护膜较薄，进而将第二连接孔设置成圆形或椭圆形状，在进行孔注入和扩散后，形成的接触区呈月牙状，接触区分布的面积更广，有利于基区电阻的减小，从而防止寄生三极管的导通，进而提高了UIS能力，效果显著。通过以上改进本发明的器件的击穿电压约可提高8%，导通电阻可降低0.6％。

需要说明的是，以NMOS为例说明，上述第一导电类型为N型，第二导电类型为P型。以PMOS为例说明，上述第一导电类型为P型，第二导电类型为N型。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，其它未具体描述的部分，属于现有技术或公知常识。在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。