半导体结构及其形成方法与流程

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，mosfet(metal-oxide-semiconductorfield-effecttransistor，mosfet)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(sce：short-channeleffects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(finfet)。finfet中，栅极至少可以从两侧对鳍部进行控制，与平面mosfet相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且相对于其他器件，finfet与现有集成电路制造具有更好的兼容性。

技术实现要素：

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高器件的性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及凸出于所述衬底的鳍部，所述衬底包括用于形成逻辑器件的p型逻辑区、以及用于形成sram器件的上拉晶体管区；形成横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和部分侧壁；形成掩膜侧墙，所述掩膜侧墙覆盖所述上拉晶体管区中的鳍部侧壁、以及所述p型逻辑区中的部分鳍部侧壁；以所述掩膜侧墙为掩膜，去除所述栅极层两侧的部分厚度鳍部，形成由所述逻辑区的鳍部和掩膜侧墙围成的凹槽、以及沿垂直于所述鳍部侧壁方向贯穿所述上拉晶体管区的鳍部和掩膜侧墙的通槽；在所述凹槽和通槽中形成p型源漏掺杂层。

可选的，形成所述掩膜侧墙的步骤包括：形成保形覆盖所述鳍部顶部和侧壁的掩膜材料层；对所述p型逻辑区中栅极层两侧的部分鳍部侧壁上的掩膜材料层进行离子注入，适于降低所述鳍部侧壁上待去除的掩膜材料层的耐刻蚀性；在所述离子注入后，采用各向异性刻蚀工艺，沿垂直于所述衬底表面的方向刻蚀所述掩膜材料层。

可选的，所述离子注入的注入方向与所述衬底表面法线的夹角为7度至15度。

可选的，所述离子注入的注入离子包括ar离子、n离子和he离子中的一种或多种。

可选的，所述离子注入的参数包括：注入离子为ar离子，注入能量为5kev至30kev，注入剂量为1e14原子每平方厘米至1e16原子每平方厘米。

可选的，所述各向异性刻蚀工艺为干法刻蚀工艺。

可选的，所述掩膜侧墙的材料为含氮的介电材料。

可选的，所述掩膜侧墙的材料为氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。。

可选的，采用选择性外延工艺，形成所述p型源漏掺杂层。

可选的，形成所述p型源漏掺杂层的步骤中，所述p型源漏掺杂层的顶部高于所述掩膜侧墙的顶部；其中，位于所述凹槽中的p型源漏掺杂层具有第一宽度，露出于所述凹槽的源漏掺杂层具有第二宽度，所述第二宽度大于所述第一宽度。

可选的，所述p型源漏掺杂层顶部至所述掩膜侧墙顶部的距离小于或等于7nm。

可选的，形成所述栅极层之前，还包括：在所述鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁；去除所述栅极层两侧的部分厚度鳍部后，所述凹槽的底面低于所述隔离层的顶面。

可选的，所述凹槽底面至所述隔离层顶面的距离为4nm至8nm。

相应的，本发明实施例还提供一种半导体结构，包括：基底，包括衬底以及凸出于所述衬底的鳍部，所述衬底包括用于形成逻辑器件的p型逻辑区、以及用于形成sram器件的上拉晶体管区；横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和部分侧壁；掩膜侧墙，覆盖所述上拉晶体管区中的鳍部侧壁、以及所述p型逻辑区中的部分鳍部侧壁；凹槽，位于所述上拉晶体管区的栅极层两侧的鳍部中，所述凹槽由所述掩膜侧墙与所述鳍部围成；通槽，位于所述p型逻辑区的栅极层两侧的鳍部中，所述通槽沿垂直于所述鳍部侧壁方向贯穿所述鳍部和掩膜侧墙；p型源漏掺杂层，位于所述凹槽和通槽中。

可选的，所述p型源漏掺杂层包括掺杂有p型离子的外延层。

可选的，所述p型源漏掺杂层的顶部高于所述掩膜侧墙的顶部；位于所述凹槽中的p型源漏掺杂层具有第一宽度，露出于所述凹槽的p型源漏掺杂层具有第二宽度，所述第二宽度大于所述第一宽度。

可选的，所述p型源漏掺杂层顶部至所述掩膜侧墙顶部的距离小于或等于7nm。

可选的，所述半导体结构还包括：隔离层，位于所述鳍部露出的衬底上，所述隔离层覆盖所述鳍部的部分侧壁；所述凹槽的底面低于所述隔离层的顶面。

可选的，所述凹槽底面至所述隔离层顶面的距离为4nm至8nm。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例形成掩膜侧墙，所述掩膜侧墙覆盖上拉晶体管区中的鳍部侧壁、以及p型逻辑区中的部分鳍部侧壁，因此，以所述掩膜侧墙为掩膜，去除所述栅极层两侧的部分厚度鳍部后，形成由所述逻辑区的鳍部和掩膜侧墙围成的凹槽、以及沿垂直于所述鳍部侧壁方向贯穿所述上拉晶体管区的鳍部和掩膜侧墙的通槽；所述凹槽中相对的两个侧壁为掩膜侧墙，所述凹槽侧壁露出的掩膜侧墙能够起到限制p型源漏掺杂层过度生长的作用，将p型源漏掺杂层限制在所述凹槽中，从而避免上拉晶体管区的p型源漏掺杂层宽度尺寸过大的问题，进而降低相邻上拉晶体管区的p型源漏掺杂层发生桥接的概率；同时，所述通槽沿垂直于所述鳍部侧壁方向贯穿所述p型逻辑区的鳍部和掩膜侧墙，使得所述p型逻辑区的p型源漏掺杂层仍具有较大的宽度尺寸，以保证逻辑器件的正常性能。综上，本发明实施例在减小对逻辑器件性能的影响的同时，降低相邻上拉晶体管区的p型源漏掺杂层发生桥接的概率，从而提高了器件的性能。

附图说明

图1是一种半导体结构的俯视图；

图2至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

目前器件性能仍有待提高。现结合一种半导体结构分析器件性能仍有待提高的原因。

参考图1，示出了一种半导体结构的俯视图，以所述半导体结构为sram器件为例，所述半导体结构包括：衬底10；凸出于所述衬底10的鳍部，所述鳍部包括第一鳍部11、第二鳍部12和第三鳍部13，所述第一鳍部11用于形成上拉(pullup，pu)晶体管，所述第二鳍部12用于形成下拉(pulldown，pd)晶体管，所述第三鳍部13用于形成传送门(passgate，pg)晶体管，其中，上拉晶体管为pmos晶体管，下拉晶体管和传送门晶体管为nmos晶体管。

在图1中的虚线框b中，示出了一个上拉晶体管、一个下拉晶体管和一个传送门晶体管，且所述第一鳍部11、第二鳍部12和第三鳍部13共用一个栅极结构10。

所述半导体结构通常还包括：源漏掺杂层(图未示)，位于所述栅极结构10两侧的鳍部中。然而随着集成电路特征尺寸持续减小，相邻鳍部的间距越来越小，从而容易导致相邻第一鳍部11中的源漏掺杂层在虚线圈a的位置处出现桥接的现象。

而且，所述衬底10上形成有sram器件之外，还形成有逻辑器件，因此，为了避免对逻辑器件的性能产生不良影响，目前难以通过减小源漏掺杂层宽度尺寸的方法来改善上述桥接现象。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及凸出于所述衬底的鳍部，所述衬底包括用于形成逻辑器件的p型逻辑区、以及用于形成sram器件的上拉晶体管区；形成横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和部分侧壁；形成掩膜侧墙，所述掩膜侧墙覆盖所述上拉晶体管区中的鳍部侧壁、以及所述p型逻辑区中的部分鳍部侧壁；以所述掩膜侧墙为掩膜，去除所述栅极层两侧的部分厚度鳍部，形成由所述逻辑区的鳍部和掩膜侧墙围成的凹槽、以及沿垂直于所述鳍部侧壁方向贯穿所述上拉晶体管区的鳍部和掩膜侧墙的通槽；在所述凹槽和通槽中形成p型源漏掺杂层。

本发明实施例中，所述凹槽中相对的两个侧壁为掩膜侧墙，所述凹槽侧壁露出的掩膜侧墙能够起到限制p型源漏掺杂层过度生长的作用，将p型源漏掺杂层限制在所述凹槽中，从而避免上拉晶体管区的p型源漏掺杂层宽度尺寸过大的问题，进而降低相邻上拉晶体管区的p型源漏掺杂层发生桥接的概率；同时，所述通槽沿垂直于所述鳍部侧壁方向贯穿所述p型逻辑区的鳍部和掩膜侧墙，使得所述p型逻辑区的p型源漏掺杂层仍能具有较大的宽度尺寸，以保证逻辑器件的正常性能。综上，本发明实施例在减小对逻辑器件性能的影响的同时，降低相邻上拉晶体管区的p型源漏掺杂层发生桥接的概率，从而提高了器件的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图2，提供基底，包括衬底100以及凸出于所述衬底100的鳍部110，所述衬底100包括用于形成逻辑器件的p型逻辑区100l、以及用于形成sram器件的上拉晶体管区100s。

所述衬底100用于为后续形成逻辑器件和sram器件提供工艺平台。

本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

本实施例中，所述鳍部110与所述衬底100为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。

为此，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。

本实施例中，所述上拉晶体管区100s用于形成sram器件中的上拉晶体管，每一个sram器件包括两个上拉晶体管，因此，所述衬底100包括相邻的两个上拉晶体管区100s。

本实施例中，所述p型逻辑区100l用于形成p型逻辑器件。所述p型逻辑器件包括：p型标准阈值电压(standardvt，svt)晶体管、p型超低阈值电压(ultra-lowvt，ulvt)晶体管、p型低阈值电压(lowvt，lvt)晶体管、p型高阈值电压(highvt，hvt)晶体管和p型输入输出(inputoutput，io)晶体管中的一种或多种。

本实施例中，为了便于图示，示出了p型逻辑区100l和上拉晶体管区100s相邻的情况。

继续参考图2，所述形成方法还包括：在所述鳍部110露出的衬底100上形成隔离层101，所述隔离层101覆盖所述鳍部110的部分侧壁。

所述隔离层101作为浅沟槽隔离结构(sti)，用于对相邻器件起到隔离作用。本实施例中，所述隔离层101的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。

本实施例中，通过依次进行的沉积步骤、平坦化步骤和回刻蚀步骤形成所述隔离层101。

结合参考图3至图4，图3是沿垂直于鳍部延伸方向的剖面图，图4是沿鳍部延伸方向的剖面图，形成所述隔离层101后，形成横跨所述鳍部110的栅极层220(如图4所示)，所述栅极层220覆盖所述鳍部110的部分顶部和部分侧壁。

本实施例中，所述栅极层220用于构成栅极结构250。

具体地，所述栅极结构250为伪栅结构(dummygate)，所述栅极结构250用于为后续形成金属栅极结构占据空间位置。

本实施例中，所述栅极层220的材料为多晶硅。在其他实施例中，所述栅极层的材料还可以为非晶碳。

本实施例中，所述栅极层220顶部形成有栅极掩膜层230，所述栅极掩膜层230用于作为形成所述栅极层220的刻蚀掩膜。

本实施例中，形成所述隔离层101后，形成所述栅极层220之前，还包括：在所述隔离层101露出的鳍部110表面形成栅氧化层210。

所述栅氧化层210也用于作为栅极结构250的一部分，而且，在后续刻蚀去除所述栅极层220的过程中，所述栅氧化层210表面用于定义该刻蚀工艺的停止位置，从而降低所述鳍部110受损的概率。

本实施例中，所述栅氧化层210的材料为氧化硅。在其他实施例中，所述栅氧化层的材料还可以为氮氧化硅。

本实施例中，形成所述栅极层220后，还包括：在所述栅极层220的侧壁形成侧墙240。

所述侧墙240用于保护所述栅极层220的侧壁，还用于定义后续源漏掺杂层的形成区域，使得源漏掺杂层与栅极层220之间具有一定距离。

所述侧墙240的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙240可以为单层结构或叠层结构。本实施例中，所述侧墙240为单层结构，所述侧墙240的材料为氮化硅。

本实施例中，形成所述侧墙240后，保留所述栅极层220和侧墙240露出的栅氧化层210。在其他实施例中，也可以去除所述栅极层和侧墙露出的栅氧化层。

结合参考图5至图10，形成掩膜侧墙350(如图9所示)，所述掩膜侧墙350覆盖所述上拉晶体管区100s中的鳍部110侧壁、以及所述p型逻辑区100l中的部分鳍部110侧壁。

位于鳍部110侧壁上的掩膜侧墙350起到保护鳍部110侧壁的作用，避免后续在鳍部110侧壁上进行外延生长。

所述掩膜侧墙350的材料为含氮的介电材料。含氮的介电材料的致密度较高，能够有效地对鳍部110侧壁起到保护作用。

具体地，所述掩膜侧墙350的材料可以为氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。本实施例中，所述掩膜侧墙350的材料为氮化硅。

本实施例中，所述掩膜侧墙350覆盖所述p型逻辑区100l中的部分鳍部110，也就是说，在所述p型逻辑区100l中，所述鳍部110中侧壁被所述掩膜侧墙350露出的部分为后续待去除的部分。

本实施例中，形成所述掩膜侧墙350的步骤包括：

结合参考图5至图7，图5是立体图，图6是图5沿y1y2方向割线的剖面图，图7是图5沿x1x2方向割线的剖面图，形成保形覆盖所述鳍部110顶部和侧壁的掩膜材料层300。

所述掩膜材料层300用于为后续在鳍部110侧壁上形成掩膜侧墙提供工艺基础。

本实施例中，所述掩膜材料层300的材料为氮化硅。

具体地，采用原子层沉积工艺形成所述掩膜材料层300。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的掩膜材料层300。通过选用原子层沉积工艺，有利于提高掩膜材料层300的厚度均一性，使掩膜材料层300的厚度能够得到精确控制；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述掩膜材料层300的保形覆盖能力。

在其他实施例中，还可以采用化学气相沉积工艺形成所述掩膜材料层。

因此，形成所述掩膜材料层300的步骤中，所述掩膜材料层300还覆盖栅极层220顶部和侧壁、以及栅氧化层210表面，且还覆盖所述隔离结构101顶部。

参考图8，图8是基于图7的剖面图，对所述p型逻辑区100l中栅极层220(如图6所示)两侧的部分鳍部110侧壁上的掩膜材料层300进行离子注入310，适于降低所述鳍部100侧壁上待去除的掩膜材料层300的耐刻蚀性。

后续采用各向异性刻蚀工艺，沿垂直于所述衬底100表面的方向刻蚀所述掩膜材料层300，以形成位于鳍部110侧壁上的掩膜侧墙。其中，通过对所述p型逻辑区100l中栅极层220两侧的部分鳍部110侧壁上的掩膜材料层300进行离子注入310，以降低受到离子注入310影响的掩膜材料层300的耐刻蚀性，使得后续各向异性刻蚀工艺对受到离子注入310影响的掩膜材料层300的刻蚀速率较高，因此，在后续进行各向异性刻蚀工艺的过程中，不仅能够去除鳍部110顶部的掩膜材料层300，受到离子注入310影响的掩膜材料层300也能够被去除，从而使得掩膜侧墙露出所述p型逻辑区100l中的部分鳍部110侧壁。

本实施例中，通过采用离子注入310，在离子轰击作用下，杂质离子破坏掩膜材料层300的晶格，使受到离子注入310影响的掩膜材料层300变得疏松，从而易于在各向异性刻蚀工艺过程中被去除。

具体地，所述离子注入310的步骤包括：形成覆盖所述掩膜材料层300的第一图形层(图未示)，所述第一图形层露出p型逻辑区100l中栅极层220两侧的部分鳍部110侧壁和部分鳍部110顶部的掩膜材料层300，所述第一图形层露出位于所述鳍部110侧壁上的掩膜材料层300中待去除的部分；对所述第一图形层露出的掩膜材料层300进行离子注入310；在所述离子注入310后，去除所述第一图形层。

本实施例中，所述第一图形层的材料为光刻胶；在所述离子注入310后，所述第一图形层可以通过湿法去胶或者灰化的方式去除。

本实施例中，所述离子注入310的注入离子包括ar离子、n离子和he离子中的一种或多种。上述离子所对应元素的相对分子质量较大，有利于显著降低受到离子注入310影响的掩膜材料层300的致密度，从而提高各向异性刻蚀工艺对掩膜材料层300的去除速率。

本实施例中，采用ar离子进行所述离子注入310。ar离子是常用的中性离子，工艺兼容性高、工艺风险低。

所述离子注入310的注入角度不宜过小，也不宜过大。注入角度过小或者过大，都会导致p型逻辑区100l的部分鳍部110侧壁上的掩膜材料层300难以均匀地掺杂有杂质离子，从而导致p型逻辑区100l的部分鳍部110侧壁上的掩膜材料层300难以被完全去除，也就是说，后续形成掩膜侧墙后，所述掩膜侧墙难以露出所述p型逻辑区100l中的部分鳍部110侧壁。为此，本实施例中，所述离子注入工艺的注入角度为7度至15度。其中，所述注入角度指的是：所述离子注入的注入方向与所述衬底100表面法线的夹角。

所述离子注入310的注入剂量不宜过低，也不宜过高。注入剂量越低，所述掩膜材料层300中的杂质离子的掺杂浓度相应越低，则对所述鳍部100侧壁上待去除的掩膜材料层300的损伤较小，不利于降低所述鳍部100侧壁上待去除的掩膜材料层300的耐刻蚀性；如果注入剂量过高，掩膜材料层300中杂质离子的掺杂浓度相应过高，所述杂质离子容易扩散至鳍部110中，从而影响后续对鳍部110的刻蚀。为此，本实施例中，所述离子注入工艺的注入剂量为1e14原子每平方厘米至1e16原子每平方厘米。

所述离子注入310的注入能量不宜过小，也不宜过大。如果注入能量过小，杂质离子的注入深度相应过小，则难以保证整个厚度范围内的掩膜材料层300中均掺杂有杂质离子，在后续的各向异性刻蚀工艺过程中，所述p型逻辑区100l的部分鳍部110侧壁上的掩膜材料层300难以被完全去除；如果注入能量过大，容易导致掩膜材料层300表面未掺杂有杂质离子，这相应也会导致p型逻辑区100l的部分鳍部110侧壁上的掩膜材料层300无法被去除，而且，还容易导致杂质离子被注入至所述鳍部110中，从而影响后续对鳍部110的刻蚀。为此，本实施例中，所述离子注入310的注入能量为5kev至30kev。

结合参考图9至图10，图9是立体图，图10是图9沿x1x2方向割线的剖面图，在所述离子注入310(如图8所示)后，采用各向异性刻蚀工艺，沿垂直于所述衬底100表面的方向刻蚀所述掩膜材料层300，保留剩余掩膜材料层300作为掩膜侧墙350。

形成所述掩膜侧墙350后，所述掩膜侧墙350露出栅极层220两侧的鳍部110，从而为后续刻蚀栅极层220两侧的鳍部110做准备。

其中，在刻蚀位于栅极层220两侧鳍部110顶部上的掩膜侧墙350的过程中，还刻蚀位于栅极层220顶部上以及隔离层101上的掩膜材料层300，露出栅极层220和隔离层101的顶部，因此，所述掩膜侧墙350还覆盖所述栅极层220的侧壁。

通过采用各向异性刻蚀工艺，在露出鳍部110顶部的同时，使得鳍部110侧壁上的掩膜侧墙350能够被保留。

本实施例中，所述各向异性刻蚀工艺为干法刻蚀工艺。干法刻蚀工艺是常用的各向异性刻蚀工艺，工艺简单。

需要说明的是，所述p型逻辑区100l中栅极层220(如图6所示)两侧的部分鳍部110侧壁上的掩膜材料层300受到了离子注入310的影响，受到离子注入310影响的掩膜材料层300的致密度较低，因此，在进行各向异性刻蚀工艺的过程中，受到离子注入310影响的掩膜材料层300也被去除，从而使得所述掩膜侧墙350露出所述p型逻辑区100l中部分鳍部110侧壁上的栅氧化层210。

本实施例中，所述鳍部110表面形成有栅氧化层210，因此，形成所述掩膜侧墙350后，所述掩膜侧墙350露出所述栅氧化层210。

参考图11，以所述掩膜侧墙350为掩膜，去除所述栅极层220(如图6所示)两侧的部分厚度鳍部110，形成由所述p型逻辑区100l的鳍部100和掩膜侧墙350围成的凹槽111、以及沿垂直于所述鳍部110侧壁方向贯穿所述上拉晶体管区100s的鳍部110和掩膜侧墙350的通槽112。

所述凹槽111用于为后续形成p型逻辑区100l的p型源漏掺杂层提供空间位置，所述通槽112用于为后续形成上拉晶体管区100s的p型源漏掺杂层提供空间位置。

其中，所述掩膜侧墙350覆盖所述p型逻辑区100l中部分鳍部110侧壁，因此，去除所述栅极层220两侧的部分厚度鳍部110后，形成于上拉晶体管区100s的通槽112贯穿所述鳍部110和掩膜侧墙350。

本实施例中，采用各向异性刻蚀工艺，去除所述栅极层220两侧的部分厚度鳍部110。具体地，所述各向异性刻蚀工艺可以为反应离子刻蚀。

需要说明的是，在去除所述栅极层220两侧的部分厚度鳍部110之前，还包括：在所述隔离层101上形成第二图形层(图未示)，所述第二图形层覆盖所述栅极层220、以及所述栅极层220两侧的部分掩膜侧墙350和部分鳍部110，以露出所述鳍部110中待去除的部分。

所述第二图形层用于覆盖p型逻辑区100l和上拉晶体管区100s中不期望被刻蚀的区域。

本实施例中，所述第二图形层的材料为光刻胶材料。

需要说明的是，所述鳍部110表面形成有栅氧化层210，因此，在去除所述栅极层220两侧的部分厚度鳍部110之前，还包括：以所述第二图形层为掩膜，去除所述鳍部110顶部的栅氧化层210，以露出所述鳍部110顶部。

还需要说明的是，在刻蚀部分厚度鳍部110后，还包括：刻蚀露出的栅氧化层210，以增加所述凹槽111和通槽112的容积和宽度尺寸，从而使得形成于凹槽111和通槽112中的p型源漏掺杂层的宽度尺寸增加，进而使得高于凹槽111和通槽112顶部的p型源漏掺杂层的顶部表面面积也较大，同时仍能够满足掩膜侧墙350起到限制凹槽111中的p型源漏掺杂层过度生长的作用。

本实施例中，所述凹槽111和通槽112在同一步骤中形成，因此，所述凹槽111和通槽112的底面相齐平。

以所述凹槽111为例，本实施例中，所述凹槽111的底面低于所述隔离层101的顶面。

所述凹槽111由所述p型逻辑区100l的鳍部100和掩膜侧墙350围成，所述凹槽111中相对的两个侧壁为掩膜侧墙350，后续通过选择性外延工艺在所述凹槽111中形成p型源漏掺杂层时，所述凹槽111侧壁露出的掩膜侧墙350能够起到限制p型源漏掺杂层过度生长的作用，因此，通过使所述凹槽111的底面低于所述隔离层101的顶面，以增大所述凹槽111中p型源漏掺杂层的体积，从而使p型源漏掺杂层所产生的应力能够满足器件性能的需求。

但是，所述凹槽111底面至所述隔离层101顶面的距离d1不宜过小，也不宜过大。如果所述距离d1过小，容易导致形成于所述凹槽111中的p型源漏掺杂层体积过小的问题，从而影响p型源漏掺杂层所产生的应力；如果所述距离d1过大，相应会增加刻蚀工艺的难度，且导致工艺成本和时间的浪费，此外，会导致所述凹槽111中p型源漏掺杂层的体积过大，反而容易对器件的性能产生不良影响。为此，本实施例中，所述凹槽111底面至所述隔离层101顶面的距离d1为4nm至8nm。

参考图12，在所述凹槽111(如图11所示)和通槽112(如图11所示)中形成p型源漏掺杂层400。

本实施例中，采用选择性外延工艺，形成所述p型源漏掺杂层400。其中，在进行所述选择性外延工艺的工艺过程中，原位自掺杂p型离子以形成p型源漏掺杂层400。

也就是说，所述p型源漏掺杂层400包括掺杂有p型离子的外延层，所述外延层用于为上拉晶体管和p型逻辑器件的沟道区提供压应力作用，从而提高上拉晶体管和p型逻辑器件的载流子迁移率。具体地，所述外延层的材料可以为si或sige。

其中，所述凹槽111中相对的两个侧壁为掩膜侧墙350，在外延生长的过程中，所述凹槽111侧壁露出的掩膜侧墙350能够起到限制p型源漏掺杂层400过度生长的作用，将p型源漏掺杂层400限制在所述凹槽111中，从而避免上拉晶体管区100s的p型源漏掺杂层400宽度尺寸过大的问题，进而降低相邻上拉晶体管区100s的p型源漏掺杂层400发生桥接的概率；同时，所述通槽112沿垂直于所述鳍部110侧壁方向贯穿所述p型逻辑区100l的鳍部110和掩膜侧墙350，使得所述p型逻辑区100l的p型源漏掺杂层400仍具有较大的宽度尺寸，以保证逻辑器件的正常性能。综上，本实施例在减小对逻辑器件性能的影响的同时，降低相邻上拉晶体管区100s的p型源漏掺杂层400发生桥接的概率，从而提高了器件的性能。

本实施例中，在所述凹槽111和通槽112中形成p型源漏掺杂层400后，所述p型源漏掺杂层400的顶部高于所述掩膜侧墙350的顶部，且由于选择性外延工艺的特性，位于所述凹槽111中的p型源漏掺杂层400具有第一宽度(未标示)，露出于所述凹槽111的源漏掺杂层400具有第二宽度(未标示)，所述第二宽度大于所述第一宽度，从而增大了所述p型源漏掺杂层400的顶部表面面积。

但是，所述p型源漏掺杂层400顶部至所述掩膜侧墙350顶部的距离d2不宜过大。所述距离d2越大，露出于所述凹槽111的源漏掺杂层400的体积则越大，因此，如果所述距离d2过大，容易导致露出于所述凹槽111的源漏掺杂层400体积过大的问题，从而增大相邻源漏掺杂层400发生桥接的风险。为此，本实施例中，所述p型源漏掺杂层400顶部至所述掩膜侧墙350顶部的距离d2小于或等于7nm。

相应的，本发明还提供一种半导体结构。参考图12，示出了本发明半导体结构一实施例的结构示意图。

所述半导体结构包括：基底，包括衬底100以及凸出于所述衬底100的鳍部110，所述衬底100包括用于形成逻辑器件的p型逻辑区100l、以及用于形成sram器件的上拉晶体管区100s；横跨所述鳍部110的栅极层220(如图9所示)，所述栅极层220覆盖所述鳍部110的部分顶部和部分侧壁；掩膜侧墙350，覆盖所述上拉晶体管区100s中的鳍部110侧壁、以及所述p型逻辑区100l中的部分鳍部110侧壁；凹槽111(如图11所示)，位于所述上拉晶体管区100s的栅极层220两侧的鳍部110中，所述凹槽111由所述掩膜侧墙350与所述鳍部110围成；通槽112(如图11所示)，位于所述p型逻辑区100l的栅极层220两侧的鳍部110中，所述通槽112沿垂直于所述鳍部110侧壁方向贯穿所述鳍部110和掩膜侧墙350；p型源漏掺杂层400，位于所述凹槽111和通槽112中。

本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

本实施例中，所述鳍部110与所述衬底100为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。

为此，本实施例中，所述鳍部110的材料与衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与衬底的材料不同。

本实施例中，所述上拉晶体管区100s用于形成sram器件中的上拉晶体管，每一个sram器件包括两个上拉晶体管，因此，所述衬底100包括相邻的两个上拉晶体管区100s。

本实施例中，所述p型逻辑区100l用于形成p型逻辑器件。所述p型逻辑器件包括：svt晶体管、ulvt晶体管、lvt晶体管、hvt晶体管和io晶体管中的一种或多种。

本实施例中，为了便于图示，示出了p型逻辑区100l和上拉晶体管区100s相邻的情况。

所述半导体结构还包括：隔离层101，位于所述鳍部110露出的衬底100上，所述隔离层101覆盖所述鳍部110的部分侧壁。

所述隔离层101作为浅沟槽隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离层101的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。

本实施例中，所述栅极层220用于构成栅极结构250(如图6所示)。

具体地，所述栅极结构250为伪栅结构，所述栅极结构250用于为后续形成金属栅极结构占据空间位置。

本实施例中，所述栅极层220的材料为多晶硅。在其他实施例中，所述栅极层的材料还可以为非晶碳。

本实施例中，所述半导体结构还包括：栅氧化层210(如图9所示)，位于所述栅极层220和鳍部110之间。

所述栅氧化层210也用于作为栅极结构250的一部分。本实施例中，所述栅氧化层210的材料为氧化硅。在其他实施例中，所述栅氧化层的材料还可以为氮氧化硅。

本实施例中，所述栅极层220的侧壁上形成有侧墙240(如图9所示)。

所述侧墙240用于保护所述栅极层220的侧壁，还用于定义后续源漏掺杂层的形成区域，使得源漏掺杂层与栅极层220之间具有一定距离。

所述侧墙240的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙240可以为单层结构或叠层结构。本实施例中，所述侧墙240为单层结构，所述侧墙240的材料为氮化硅。

位于鳍部110侧壁上的掩膜侧墙350起到保护鳍部110侧壁的作用，从而在形成源漏掺杂层400的过程中，避免在鳍部110侧壁上进行外延生长。

所述掩膜侧墙350的材料为含氮的介电材料。含氮的介电材料的致密度较高，能够有效地对鳍部110侧壁起到保护作用。

具体地，所述掩膜侧墙350的材料可以为氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。本实施例中，所述掩膜侧墙350的材料为氮化硅。

所述凹槽111用于为形成p型逻辑区100l的p型源漏掺杂层400提供空间位置，所述通槽112用于为形成上拉晶体管区100s的p型源漏掺杂层400提供空间位置。

本实施例中，所述掩膜侧墙350覆盖所述上拉晶体管区100s中的鳍部110侧壁，因此，所述凹槽111位于所述上拉晶体管区100s区的栅极层220两侧的鳍部110中，所述凹槽111由所述掩膜侧墙350与所述鳍部110围成。

本实施例中，所述掩膜侧墙350覆盖所述p型逻辑区100l中的部分鳍部110侧壁，因此，所述通槽112位于所述p型逻辑区100l的栅极层220两侧的鳍部110中，且沿垂直于所述鳍部110侧壁方向贯穿所述鳍部110和掩膜侧墙350。

其中，所述凹槽111中相对的两个侧壁为掩膜侧墙350，所述p型源漏掺杂层400通常通过外延生长的方式形成，在外延生长的过程中，所述凹槽111侧壁露出的掩膜侧墙350能够起到限制p型源漏掺杂层400过度生长的作用，将p型源漏掺杂层400限制在所述凹槽111中，从而避免上拉晶体管区100s的p型源漏掺杂层400宽度尺寸过大的问题，进而降低相邻上拉晶体管区100s的p型源漏掺杂层400发生桥接的概率；同时，所述通槽112沿垂直于所述鳍部110侧壁方向贯穿所述p型逻辑区100l的鳍部110和掩膜侧墙350，使得所述p型逻辑区100l的p型源漏掺杂层400仍具有较大的宽度尺寸，以保证逻辑器件的正常性能。综上，本实施例在减小对逻辑器件性能的影响的同时，降低相邻上拉晶体管区100s的p型源漏掺杂层400发生桥接的概率，从而提高了器件的性能。

而且，所述凹槽111由所述掩膜侧墙350与所述鳍部110围成、所述通槽112沿垂直于所述鳍部110侧壁方向贯穿所述鳍部110和掩膜侧墙350，即所述凹槽111和通槽112中未形成有栅氧化层210，这增加了所述凹槽111和通槽112的容积和宽度尺寸，从而使得位于所述凹槽111和通槽112中的p型源漏掺杂层400的宽度尺寸增加，进而使得高于凹槽111和通槽112顶部的p型源漏掺杂层400的顶部表面面积也较大，同时仍能够满足掩膜侧墙350起到限制凹槽111中的p型源漏掺杂层400过度生长的作用。

本实施例中，所述凹槽111和通槽112在同一步骤中形成，因此，所述凹槽111和通槽112的底面相齐平。

以所述凹槽111为例，本实施例中，所述凹槽111的底面低于所述隔离层101的顶面。

所述凹槽111由所述p型逻辑区100l的鳍部100和掩膜侧墙350围成，所述凹槽111中相对的两个侧壁为掩膜侧墙350，所述凹槽111侧壁露出的掩膜侧墙350能够起到限制p型源漏掺杂层400过度生长的作用，因此，通过使所述凹槽111的底面低于所述隔离层101的顶面，以增大所述凹槽111中p型源漏掺杂层400的体积，从而使p型源漏掺杂层400所产生的应力能够满足器件性能的需求。

但是，所述凹槽111底面至所述隔离层101顶面的距离d1(如图11所示)不宜过小，也不宜过大。如果所述距离d1过小，容易导致位于所述凹槽111中的p型源漏掺杂层400体积过小的问题，从而影响p型源漏掺杂层400所产生的应力；所述凹槽111通过刻蚀工艺所形成，如果所述距离d1过大，相应会增加刻蚀工艺的难度，且导致工艺成本和时间的浪费，此外，会导致所述凹槽111中p型源漏掺杂层400的体积过大，反而容易对器件的性能产生不良影响。为此，本实施例中，所述凹槽111底面至所述隔离层101顶面的距离d1为4nm至8nm。

需要说明的是，形成所述掩膜侧墙350的制程通常包括沉积步骤和刻蚀步骤，因此，所述掩膜侧墙350还覆盖所述栅极层220的侧壁。

本实施例中，所述p型源漏掺杂层400通常通过外延生长的方式形成，因此，所述p型源漏掺杂层40包括掺杂有p型离子的外延层，所述外延层用于为上拉晶体管和p型逻辑器件的沟道区提供压应力作用，从而提高上拉晶体管和p型逻辑器件的载流子迁移率。

具体地，所述外延层的材料可以为si或sige。

本实施例中，所述p型源漏掺杂层400的顶部高于所述掩膜侧墙350的顶部，且由于选择性外延工艺的特性，位于所述凹槽111中的p型源漏掺杂层400具有第一宽度，露出于所述凹槽111的源漏掺杂层400具有第二宽度，所述第二宽度大于所述第一宽度，从而增大了所述p型源漏掺杂层400的顶部表面面积。

但是，所述p型源漏掺杂层400顶部至所述掩膜侧墙350顶部的距离d2不宜过大。所述距离d2越大，露出于所述凹槽111的源漏掺杂层400的体积则越大，因此，如果所述距离d2过大，容易导致露出于所述凹槽111的源漏掺杂层400体积过大的问题，从而增大相邻源漏掺杂层400发生桥接的风险。为此，本实施例中，所述p型源漏掺杂层400顶部至所述掩膜侧墙350顶部的距离d2小于或等于7nm。

所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。