半导体元件及其制造方法与流程

本公开主张2018年11月07日申请的美国正式申请案第16/183,374号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

本公开关于一种半导体元件及其形成方法，特别涉及一种包括侧壁间隔件的半导体元件。

背景技术：

近年来，dram芯片的存储胞的密度及数量已急剧增加。基板上的dram芯片的区域由紧密间隔的存储胞阵列组成，其具有沿dram芯片外围的地址和读/写电路。各个dram胞(存储胞)由单个存取晶体管(通常为场效应晶体管(fieldeffecttransistor，fet))和存储电容器形成，存储电容器与fet的源区/漏区一者接触。存储电容器用于存储以二进制形式(即，数值0和数值1)的信息作为电荷，源区/漏区另一者连接至位元线，位元线用于通过dram芯片上的外围电路来读取和写入信息。通常在主动元件(胞区域)上形成fet的栅极的电极的字元线，字元线用于随机存取各个存储胞。

上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明公开了本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

技术实现要素：

本公开提供一种半导体元件。该半导体元件包括一半导体基板、一半导体层以及一接点。该半导体层位于该半导体基板的上方。该接点具有与该半导体层相连的一接面，其中该接点本质上朝向该半导体基板逐渐变细到该接面。

在一些实施例中，该半导体元件还包括一第一侧壁间隔件以及一第二侧壁间隔件。该第二侧壁间隔件与该第一侧壁间隔件相对，其中该半导体层和该接点均位于该第一侧壁间隔件和该第二侧壁间隔件之间。

在一些实施例中，该半导体元件还包括一第一位元线结构、一第二位元线结构、一第一侧壁间隔件以及一第二侧壁间隔件。该第一侧壁间隔件设置在该第一位元线结构的每一侧壁上。该第二侧壁间隔件设置在该第二位元线结构的每一侧壁上，其中该等第一侧壁间隔件一者与该等第二侧壁间隔件一者相对，以及其中该半导体层和该接点均位于该等第一侧壁间隔件该者与该等第二侧壁间隔件该者之间。

在一些实施例中，该半导体元件还包括一主动区。该主动区位于该半导体基板中，其中该接点经配置以布线该主动区。

在一些实施例中，该半导体层包括一外延层。

在一些实施例中，该半导体层具有与该半导体基板相连的一接面，其中该半导体层本质上在该半导体层和该半导体基板之间逐渐变细到该接面。

在一些实施例中，该半导体层的厚度在约1纳米至约100纳米的范围内。

在一些实施例中，该半导体元件还包括一第一结构以及一第二结构。该第一结构包括一第一位元线结构以及一第一侧壁间隔件。该第一侧壁间隔件设置在该第一位元线结构的一侧壁上。该第二结构包括一第二位元线结构以及一第二侧壁间隔件。该第二侧壁间隔件设置在该第二位元线结构的一侧壁上，其中该半导体层和该接点均在该第一结构和该第二结构之间，以及其中该第一结构的锥形方向与该第二结构的锥形方向相同，并且该第一结构的锥形方向与该接点的锥形方向相反。

在一些实施例中，该第一结构的锥形方向与该半导体层的锥形方向相反。

本公开另提供一种半导体元件。该半导体元件包括一半导体基板、一第一侧壁间隔件、一第二侧壁间隔件、一半导体层以及一接点。该第二侧壁间隔件与该第一侧壁间隔件相对。该半导体层设置在该半导体基板上方，该半导体层包括一上部和一下部，该上部及该下部设置在该第一侧壁间隔件和该第二侧壁隔件之间，该上部设置在该下部的上方，其中该上部的长度在设置在该第一侧壁间隔件及该第二侧壁间隔件的方向上比该下部的长度较长。该接点设置在该半导体层的上方。

在一些实施例中，该第一侧壁间隔件包括一第一侧壁层以及一第二侧壁层。该第一侧壁层设置在该半导体基板上。该第二侧壁层设置在该半导体层上。

在一些实施例中，该第二侧壁层与该第一侧壁层接触。

在一些实施例中，该半导体层与该第一侧壁层接触。

在一些实施例中，该第一侧壁间隔件包括氮化物-氧化物-氮化物(nitride-oxide-nitride，non)结构。

在一些实施例中，该半导体元件还包括一第一结构。该一第一结构包括一第一位元线结构，其中该第一侧壁间隔件设置在该第一位元线结构的一侧壁上，并且与该半导体层及该接点接触，以及其中该第一结构的锥形方向与该接点的锥形方向相反。

本公开另提供一种半导体元件的形成方法。该形成方法包括：在一半导体基底上形成一第一多层间隔件；在形成该第一多层间隔件的期间，在该半导体基板上形成一半导体层；以及在该半导体层上形成一接点。

在一些实施例中，在一半导体基底上形成一第一多层间隔件的操作包括：在该半导体基板上形成该第一多层间隔件的一第一侧壁层；以及在形成该半导体层之后，在该半导体层上形成该第一多层间隔件的一第二侧壁层。

在一些实施例中，在形成该第一多层间隔件的期间，在该半导体基板上形成一半导体层的操作包括：在该半导体基板上形成与该第一侧壁层接触的该半导体层。

在一些实施例中，该形成方法还包括：在该半导体基板上形成一第一位元线结构和一第二位元线结构，其中在一半导体基底上形成一第一多层间隔件的操作包括：在该第一位元线结构的每一侧壁上形成该第一多层间隔件的一第一侧壁层；在该第二位元线结构的每一侧壁上形成一第二多层间隔件的一第一侧壁层；其中在形成该第一多层间隔件的期间，在该半导体基板上形成一半导体层的操作包括：在该半导体基板上形成与该第一多层间隔件的该第一侧壁层及该第二多层间隔件的该第一侧壁层接触的该半导体层，在该第一多层间隔件的每一第一侧壁层上及该半导体层上形成该第一多层间隔件的一第二侧壁层；以及在该第二多层间隔件的每一第一侧壁层上及该半导体层上形成该第二多层间隔件的一第二侧壁层，其中，在该半导体层上形成一接点的操作包括：在该半导体层上形成该接点。

在一些实施例中，在该半导体基板上形成一第一位元线结构和一第二位元线结构的操作包括：形成该第一位元线结构，其本质上朝向与该半导体基板相反的方向逐渐变细。

在本公开中，对于具有一给定高度的该第一位元线结构来说，因为该半导体层作为抬升部，该接点的高度相对较矮。据此，该接点和该半导体层之间表示接触电阻的接触面积相对大，进而导致该接点和该半导体基板之间相对小的接触电阻，其结果是，dram的性能，例如dram的存储胞的读取能力或写入能力，相对较佳。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的精神和范围。

附图说明

参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。

图1是比较的半导体元件的剖面示意图。

图2是根据本公开的一些实施例的一半导体元件的剖面示意图。

图3至图10分别示出了根据本公开的一些实施例的对应于形成半导体元件的一个操作阶段的半导体结构。

图11至图14分别示出了根据本公开的一些实施例的对应于形成半导体元件的一个操作阶段的半导体结构。

图15至图20分别示出了根据本公开的一些实施例的对应于形成半导体元件的一个操作阶段的半导体结构。

图21是根据本公开的一些实施例的半导体元件的形成方法的流程图。

附图标记说明：

10半导体元件

12第一位元线结构

14第二位元线结构

16绝缘层

17半导体基板

18接点

20第一侧壁间隔件

21半导体元件

22第二侧壁间隔件

24半导体层

30半导体元件

40介电层

42介电层

44介电层

46导电材料

60半导体元件

70半导体元件

80形成方法

120位元线导体

122硬遮罩

124第一侧壁间隔件

140位元线导体

142硬遮罩

144第二侧壁间隔件

150主动区

152主动区

154主动区

400侧壁层

402侧壁层

404侧壁层

500侧壁层

502侧壁层

504侧壁层

802-812操作

d1距离

d2距离

具体实施方式

以下详细讨论本公开的实施例。然而，应该理解的是，实施例提供了许多可以在各种具体环境中实施的可应用的发明概念。所讨论的具体实施例仅说明制造和使用实施例的具体方式，并不限制本公开的范围。

在各个视图和说明性实施例中，相同的附图标记经配置以表示相同的元件。现在将详细参考附图中所示的示例性实施例。只要可能，在附图和说明书中使用相同的附图标记表示相同或相似的部分。在附图中，为了清楚和方便，可夸大形状和厚度。该描述将特别针对形成根据本公开的装置的一部分或更直接地与其配合的元件。应该理解，未具体示出或描述的元件可以采用各种形式。贯穿本说明书对“一些实施例”或“实施例”的引用意味着结合该实施例描述的特定特征，结构或特性包括在至少一个实施例中。因此，贯穿本说明书在各个地方出现的短语“在一些实施例中”或“在实施例中”不一定指代相同的实施例。此外，特定特征，结构或特性可以在一个或多个实施例中以任何合适的方式组合。

在附图中，相同的附图标记经配置以在各个视图中指示相同或相似的元件，并且示出和描述了本发明的说明性实施例。附图不一定按比例绘制，并且在一些情况下，附图已被夸大及/或简化，仅经配置以说明目的。基于以下本发明的说明性实施例，本领域普通技术人员将理解本发明的许多可能的应用和变化。

除非另外定义，否则这里使用的所有术语(包括技术和科学术语)具有与本公开的实施例所属领域的普通技术人员通常理解的含义相同的含义。应当理解，例如在常用词典中定义的那些术语应当被解释为具有与其在相关领域和本公开的上下文中的含义一致的含义，并且不应该被理解为或者理解为除非在此明确定义，否则过于正式的意义。

图1是比较的半导体元件10的剖面示意图。参照图1，半导体元件10包括一第一侧壁间隔件124、一第二侧壁间隔件144和一接点18。

第一侧壁间隔件124设置(或与其相接)在一半导体基板17上的一第一位元线结构12的每一侧壁上，并且用于将第一位元线结构12与其他元件电性隔离。在一些实施例中，第一侧壁间隔件124包括氮化硅、氧化硅、氮氧化硅或任何其他合适的介电材料。第一侧壁间隔件124和第一位元线结构12组合形成第一结构。第一结构本质上逐渐变细到一接面，该接面与第一结构和半导体基板17之间的接面相对。

在一些实施例中，基板17包括半导体基板材料，例如硅基板。在一些实施例中，基板17包括硅锗、砷化镓或其他合适的半导体材料。在一些实施例中，基板17还包括掺杂区域，例如p井和/或n井(未示出)。在一些其他实施例中，基板17还包括其他特征，例如掩埋层。此外，在一些实施例中，基板7是绝缘体上的半导体，例如绝缘体上硅(silicononinsulator，soi)。在其他实施例中，半导体基板17包括梯度半导体层，及/或还包括覆盖不同类型的另一半导体层的半导体层，例如硅锗层上的硅层。在一些其他示例中，化合物半导体基板包括多层硅结构或硅基板可以包括多层化合物半导体结构。在一些实施例中，基板17可以包括其他基本半导体，例如锗和金刚石。在一些实施例中，基板17包括化合物半导体，例如碳化硅、砷化镓、砷化铟或磷化铟。

第二侧壁间隔件144设置(或与其相接)在半导体基板17上的一第二位元线结构14的每一侧壁上，并且用于将第二位元线结构14与其他元件电性隔离。第二侧壁间隔件144一者与第一侧壁间隔件124一者相对。第二侧壁间隔件144和第二位元线结构14组合形成第二结构。第二结构的锥形方向相同于第一结构的锥形方向。详言之，第二结构本质上逐渐变细到一表面，该表面与第二结构和半导体基板17之间的接面相对。在一些实施例中，第二侧壁间隔件144包括氮化硅、氧化硅、氮氧化硅或任何其他合适的介电材料。

接点18设置在半导体基板17上，并且用于布线半导体基板17中的主动区152。

主动区152通过在基板17中的一绝缘层16与其他主动区150和154电性隔离，或通过其他部件，例如埋入式字元线架构，与其他主动区150和154电性隔离，其中对所有主动区150、152及154来说，晶体管的源极区及漏极区将定义于其中。接点18在制造半导体元件10的期间被第二侧壁间隔件144该者与第一侧壁间隔件124该者所界定，并且界定于第二侧壁间隔件144该者与第一侧壁间隔件124该者之间。

据此，接点18的形状由第一侧壁间隔件124和第二侧壁间隔件144所决定，并且，特别地，通过第一侧壁间隔件124和第二侧壁间隔件144的锥形方向所决定。以第一侧壁间隔件124为例，接点18的锥形方向与第一侧壁间隔件124的锥形方向相反。详言之，接点18本质上朝向半导体基板17逐渐变细到接点18和半导体基板17之间的接面。

第一位元线结构12包括一位元线导体120和设置在位元线导体120上的一硬遮罩122。

位元线导体120用于发送在动态随机存取存储器(dynamicrandomaccessmemory，dram)的一字元线上的一信号至半导体基板17中的主动区150，其中晶体管的源极区或漏极区将被界定于主动区150中。在一些实施例中，位元线导体120包括多晶硅、钨、氮化物、铜、铝、钨或任何其他合适的导电材料。

硬遮罩122用于隔离位元线导体120。在一些实施例中，硬遮罩122包括氮化硅、氮氧化硅、碳化硅及/或其他合适的介电材料。

第二位元线结构14包括一位元线导体140和设置在位元线导体140上的一硬遮罩142。

位元线导体140用于发送在动态随机存取存储器的一字元线上的一信号至半导体基板17中的主动区154，其中晶体管的源极区或漏极区将被界定于主动区150中。位元线导体140和位元线导体120位在同一半导体层中。在一些实施例中，位元线导体140包括多晶硅、钨、氮化物、铜、铝、钨或任何其他合适的导电材料。

硬遮罩142用于隔离位元线导体140。硬遮罩142和硬遮罩122在同一半导体层中。在一些实施例中，硬遮罩142包括氮化硅、氮氧化硅、碳化硅及/或其他合适的介电材料。

以第一位元线结构12为例，对于具有一给定高度的第一位元线结构12来说，接点18的高度相对较高。接点18和半导体基板17之间表示接触电阻的接触面积与接点18呈现负相关。因此，接点18和半导体基板17之间的接触面积，在接点18的长度被给定的情况下，该接触面积能以距离d1来表示，距离d1相对小，进而导致接点18和半导体基板17之间相对高的接触电阻，其结果是，dram的性能，例如dram的存储胞的读取能力或写入能力，相对较差。

图2是根据本公开的一些实施例的一半导体元件的剖面示意图。参照图2，半导体元件21类似于图1的半导体元件10，除了半导体元件21包括一第一侧壁间隔件20、一第二侧壁间隔件22和一半导体层24之外。

第一侧壁间隔件20包括多层结构，因此在以下描述中可以将第一侧壁间隔件称为第一多层间隔件。

第二侧壁间隔件22包括多层结构，因此在以下描述中可以将第二侧壁间隔件称为第二多层间隔件。

半导体层24和接点18均位于第一侧壁间隔件20和第二侧壁间隔件22之间。

半导体层24设置在半导体基板17上，并且作为一个抬升部件以提高设置在半导体层24上的接点18。接点18具有与半导体层24邻接的接面，并且本质上朝向半导体基板17逐渐变线到该接面。在一些实施例中，半导体层24是与半导体基板17接触。在其它实施例中，有一些其他层存在于半导体层24和半导体基板17之间。在一些实施例，半导体层24包括外延层。

在形成第一侧壁间隔件20和第二侧壁间隔件22的过程中，形成半导体层24，其将详细说明于图3至图10。以第一侧壁间隔件20为例，第一侧壁间隔件20的一部分设置在半导体层24上，以及和第一侧壁间隔件20的另一部分上设置在半导体基板17上。类似地，第二侧壁间隔件22和半导体层24之间的结构关系与第一侧壁间隔件20和半导体层24之间的关系相同。

此外，半导体层24在制造半导体元件21的期间被第一侧壁间隔件20一者与第二侧壁间隔件22一者所界定，并且界定于第一侧壁间隔件20该者与第二侧壁间隔件22该者之间，其将详细说明于图3至图10，其中第一侧壁间隔件20该者与第二侧壁间隔件22该者相对。因此，半导体层24的锥形方向相反于，例如，第一侧壁间隔件20的锥形方向。半导体层24逐渐变细至半导体层24和半导体基板17之间的接面。详言之，半导体层24包括一上部和一下部，上部及下部均设置在第一侧壁间隔件20和第二侧壁间隔件22之间。上部设置在下部上方。上部的长度在设置在第一侧壁间隔件20及第二侧壁间隔件22的方向上比下部的长度较长。

以第一位元线结构12为例，对于具有一给定高度的第一位元线结构12来说，因为半导体层24作为抬升部，接点18的高度相对较矮。基于与图1的实施例中所讨论的相似理由，接点18和半导体层24之间表示接触电阻的接触面积与接点18呈现负相关。亦即，接点18和半导体层24之间的接触面积与半导体层24的厚度呈现正相关。由于半导体层24的结构，接点18和半导体基板17之间的接触面积，在接点18的长度被给定的情况下，该接触面积能以距离d2来表示，距离d2相对大，进而导致接点18和半导体基板17之间相对小的接触电阻，其结果是，dram的性能，例如dram的存储胞的读取能力或写入能力，相对较佳。

在一些实施例中，半导体层24的厚度范围从约1纳米到约100纳米。

图3至图10分别示出了根据本公开的一些实施例的对应于形成半导体元件30(如图10所示)的一个操作阶段的半导体结构。应该理解的是图3至图10已经被简化以便于清楚地理解本公开的各种实施例。

参考图3，接收一半导体基板17。在一些其他实施例中，基板17还包括其他特征，例如掩埋层。此外，在一些实施例中，基板7是绝缘体上的半导体，例如绝缘体上硅(silicononinsulator，soi)。在其他实施例中，半导体基板17包括梯度半导体层，及/或还包括覆盖不同类型的另一半导体层的半导体层，例如硅锗层上的硅层。在一些其他示例中，化合物半导体基板包括多层硅结构或硅基板可以包括多层化合物半导体结构。在一些实施例中，基板17可以包括其他基本半导体，例如锗和金刚石。在一些实施例中，基板17包括化合物半导体，例如碳化硅、砷化镓、砷化铟或磷化铟。

主动区150、152和154通过例如离子注入制成或离子扩散制成界定在半导体基板17中。晶体管(未示出)的源极区或漏极区将界定在每一主动区150、152和154中。

在基板17中形成一绝缘层16，以使主动区150、152和154彼此电性隔离。

图3所示的半导体结构，在一些实施例中，进一步包括隔离结构，例如浅沟槽隔离(shallowtrenchisolation，sti)部件(未示出)形成在半导体基板17用于隔离主动区150、152和154。在一些实施例中，隔离结构包括局部氧化硅(localoxidationofsilicon，locos)组态。隔离结构包括氧化硅、氮化硅、氮氧化硅、氟化物掺杂的硅酸盐(fluoride-dopedsilicate，fsg)及/或本领域已知的低k介电质材料。在一些实施例中，主动区150、152和154包括n型金属氧化物半导体场效晶体管(例如，n-typemetal-oxide-semiconductorfieldeffecttransistor(nmosfet)或nfet)或p型金属氧化物半导体场效晶体管(例如，p-typemetal-oxide-semiconductorfieldeffecttransistor(pmosfet)或pfet)的源极区或漏极区。

具有硬遮罩122和142设置于其上的位元线导体120和140通过化学气相沉积(chemicalvapordeposition，cvd)或物理气相沉积(physicalvapordeposition(pvd)或溅镀)形成在半导体基板17上。在一些实施例中，硬遮罩122和142包括氮化硅、氮氧化硅、碳化硅及/或其他合适的介电材料。

位元线导体120和硬遮罩122组合形成第一位元线结构12。类似地，位元线导体140和硬遮罩142组合形成第二位元线结构14。第一位元线结构和第二位元线结构本质上朝向与半导体基板17相反的方向逐渐变细。

参照图4，通过例如毯式(blanket)方式的热或化学气相沉积，在半导体基板17、第一位元线结构12和第二位元线结构14上形成介电层40。在一个实施例中，介电层40包括氮化硅。在一些实施例中，介电层40包括si3n4、sion、siocn、sicn、sio2，或它们的组合。

应当说明的是，在形成介电层40以前，半导体结构已经历过额外的cmos制成以形成nfet和pfet元件的各种部件，其形成方法本领域中已知。因此，这里仅简要地讨论各种部件。在一些实施例中，各种部件包括轻掺杂源极/漏极区(n型和p型ldd)、源极/漏极区(s/d)，或接触蚀刻停止层(contactetchstoplayer，cesl)。

参考图5，通过例如对图4的介电层40进行非等向性蚀刻工艺，或其他合适的蚀刻工艺，在第一位元线结构12的每一侧壁上形成一侧壁层400以及在第二位元线结构14的每一侧壁上形成一侧壁层500。

参考图6，通过例如外延沉积工艺，在半导体基板17上以及在侧壁层400和500之间形成一半导体层24。在这样的实施例中，半导体层24包括外延层。半导体层24与侧壁层400和500接触。半导体层24具有与主动区152相同的杂质，例如硅。因此，硅表面相应地被抬高。

参照图7，通过例如毯式(blanket)方式的热或化学气相沉积，在半导体层24上和侧壁层400和500上形成一介电层42。在一实施例中，介电层42包括氮化硅。在一些实施例中，介电层40包括si3n4、sion、siocn、sicn、sio2，或它们的组合。

参考图8，通过例如等向性蚀刻工艺或其它合适的蚀刻工艺，在侧壁层400的一部分上、侧壁层500的一部分上和半导体层24的另一部分上形成侧壁层402和502，侧壁层402和502暴露出半导体层24的一部分。侧壁层400和402组合形成第一侧壁间隔件。类似地，侧壁层500和502组合形成第二侧壁间隔件。总之，在形成第一多层间隔件和形成第二多层期间，半导体层24形成在半导体基板17。在形成半导体层24之后，在半导体层24上形成侧壁层402和502。

参照图9，通过例如毯式(blanket)方式的热或化学气相沉积，在半导体层24上和侧壁层404、402、500和502上形成导电材料46。在一些实施例中，导电材料46包括多晶硅。

参见图10，通过对导电材料46进行例如等向性蚀刻工艺或其它合适的蚀刻工艺、cmp工艺或其他合适的蚀刻工艺，在半导体层24上和侧壁层402和502上形成用于布线主动区152的接点18。

在本公开中，半导体层24被形成以提高硅表面，从而增加了接点18和硅表面之间的接触面积，其结果是，接点18和硅表面之间的接触电阻比较低，因此半导体元件30的性能也比较高。

图11至图14分别示出了根据本公开的一些实施例的对应于形成半导体元件60的一个操作阶段的半导体结构。应该理解的是图11至图14已经被简化以便于清楚地理解本公开的各种实施例。

图11至图14的实施例接续在图8的实施例后，特别是，侧壁层400和500包括氮化硅，并且侧壁层402和502包括氧化物。

参考图11，通过例如毯式(blanket)方式的热或化学气相沉积，在半导体层24上和在侧壁层400、500、402和502上形成一介电层44。在实施例中，介电层44包括氮化硅。

参考图12，通过例如对介电层44进行非等向性蚀刻工艺，或其他合适的蚀刻工艺，在侧壁层402及502上完全形成侧壁层404和504以及在半导体层24的一部分上形成侧壁层404和504，侧壁层404和504暴露出半导体层24的另一部分。侧壁层400、402和404组合形成第一侧壁间隔件。第一侧壁间隔件包括氮化物-氧化物-氮化物(non)结构。类似地，侧壁层500、502和504组合形成第二侧壁间隔件。第二侧壁间隔件包括氮化物-氧化物-氮化物(non)结构。

参考图13，通过例如毯式(blanket)方式的热或化学气相沉积，在半导体层24上以及在侧壁层400、402、500、502、404和504上形成一导电性材料46。在一些实施例中，导电材料46包括多晶硅。

参见图14，通过对导电材料46进行例如等向性蚀刻工艺或其它合适的蚀刻工艺、cmp工艺或其他合适的蚀刻工艺，在半导体层24上以及在侧壁层404和504上形成用于布线主动区152的一接点18。

在本公开中，半导体层24被形成以提高硅表面，从而增加了接点18和硅表面之间的接触面积，其结果是，接点18和硅表面之间的接触电阻比较低，因此半导体元件60的性能也比较高。

图15至图20分别示出了根据本公开的一些实施例的对应于形成半导体元件70的一个操作阶段的半导体结构。应该理解的是图15至图20已经被简化以便于清楚地理解本公开的各种实施例。

图15至图20的实施例接续在图5的实施例后，特别是，侧壁层400和500包括氮化硅，并且侧壁层400和500包括氮化硅。

参考图15，通过例如毯式(blanket)方式的热或化学气相沉积，在半导体基板17上和在侧壁层400和500上形成一介电层42。在一些实施例中，介电层42包括氧化物。

参考图16，通过例如对介电层42进行非等向性蚀刻工艺，或其他合适的蚀刻工艺，在侧壁层400及500上完全形成侧壁层402和502以及在半导体基板17的一部分上形成侧壁层402和502，侧壁层402和502暴露出半导体基板17的一部分。

参见图17，通过例如累晶沉积工艺，在半导体基板17上以及在侧壁层402和502之间形成一半导体层24。在这样的实施例中，半导体层24包括外延层。半导体层24与侧壁层402和502接触。半导体层24具有与主动区152相同的杂质，例如硅。因此，硅表面相应地被抬高。

参照图18，通过例如毯式(blanket)方式的热或化学气相沉积，在半导体层24上以及在侧壁层400、500、402和502上形成一介电层44。在一些实施例中，介电层44包括氮化硅。

参考图19，通过例如对介电层44进行等向性蚀刻工艺，或其他合适的蚀刻工艺，在侧壁层402的一部分上、在侧壁层502的一部分上以及在半导体层24的一部分上形成侧壁层404和504，侧壁层404和504暴露半导体层24的另一部分。侧壁层400、402和404组合形成第一侧壁间隔件。第一侧壁间隔件包括氮化物-氧化物-氮化物(non)结构。类似地，侧壁层500、502和504组合形成第二侧壁间隔件。第二侧壁间隔件包括氮化物-氧化物-氮化物(non)结构。

参照图20，通过例如对导电材料46进行非等向性蚀刻工艺，或其他合适的蚀刻工艺，在半导体层24上和在侧壁层404和504形成用于布线主动区152的接点18。

图21是根据本公开的一些实施例的半导体元件的形成方法80的流程图。参考图21，形成方法80包括操作800、802、804、806、808、810和812。

形成方法80开始于操作800，其中放置一半导体基板。

形成方法80前进到操作802，其中在该半导体基板上形成一第一位元线结构。

形成方法80继续到操作804，其中在该半导体基板上形成一第二位元线结构。

形成方法80前进到操作806，其中在该第一位元线结构的每一侧壁上形成一第一多层间隔件。

形成方法80继续到操作808，其中在该第二位元线结构的每一侧壁上形成一第二多层间隔件。

形成方法80前进到操作810，其中在该第一多层间隔件形成期间以及在该第二多层间隔件形成期间，在该半导体基板上形成过一半导体层。

形成方法80前进到操作812，其中形成一接点在该半导体层上。

所述的形成方法80仅仅是一个例子，并且不旨在限制本公开的权利要求。可以在形成方法80之前，期间和之后提供附加操作，并且可以替换，消除或移动所描述的一些操作以用于该方法的其他实施例。

在本公开中，半导体层24被形成以提高硅表面，从而增加了接点18和硅表面之间的接触面积，其结果是在接点18和硅表面之间的接触电阻比较低，因此半导体元件70的性能也比较高。

本公开提供一种半导体元件。该半导体元件包括一半导体基板、一半导体层以及一接点。该半导体层位于该半导体基板的上方。该接点具有与该半导体层相连的一接面，其中该接点本质上朝向该半导体基板逐渐变细到该接面。

本公开另提供一种半导体元件。该半导体元件包括一半导体基板、一第一侧壁间隔件、一第二侧壁间隔件、一半导体层以及一接点。该第二侧壁间隔件与该第一侧壁间隔件相对。该半导体层设置在该半导体基板上方，该半导体层包括一上部和一下部，该上部及该下部设置在该第一侧壁间隔件和该第二侧壁隔件之间，该上部设置在该下部的上方，其中该上部的长度在设置在该第一侧壁间隔件及该第二侧壁间隔件的方向上比该下部的长度较长。该接点设置在该半导体层的上方。

本公开另提供一种半导体元件的形成方法。该形成方法包括：在一半导体基底上形成一第一多层间隔件；在形成该第一多层间隔件的期间，在该半导体基板上形成一半导体层；以及在该半导体层上形成一接点。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本公开的权利要求内。