用于大集成电路管芯的结构和方法与流程

背景技术：

集成电路(ic)管芯通常按照阵列形成在半导体晶圆上，之后通过单个化处理分开。

附图说明

通过结合附图考虑下面的详细说明能够容易地理解实施例。为了便于说明，采用类似的附图标记表示类似的结构元件。在附图的图示中通过举例方式而非限制方式示出了实施例。

图1a-1c是根据各种实施例的大集成电路(ic)管芯的图示。

图2是根据各种实施例的示例性大ic管芯的侧视截面图。

图3是根据各种实施例包括大ic管芯的示例性ic管芯组件的侧视截面图。

图4a和图4b是根据各种实施例包括大ic管芯的另一示例性ic管芯组件的图示。

图5a和图5b是根据各种实施例包括大ic管芯的另一示例性ic管芯组件的图示。

图6是根据各种实施例包括大ic管芯的另一示例性ic管芯组件的俯视图。

图7是根据各种实施例的另一示例性大ic管芯的俯视图。

图8a-8c示出了根据各种实施例制造大ic管芯的示例性过程的阶段。

图9a-9c示出了根据各种实施例制造大ic管芯的示例性过程的阶段。

图10是根据各种实施例的制造大ic管芯的示例性方法的流程图。

图11是根据本文公开的实施例中的任何实施例的晶圆和管芯(可以包括大ic管芯)的俯视图。

图12是根据各种实施例的可以包括大ic管芯的ic封装的侧视截面图。

图13是根据本文公开的实施例中的任何实施例可以包括大ic管芯的ic器件组件的侧视截面图。

图14是根据本文公开的实施例中的任何实施例可以包括大ic管芯的示例性电气器件的方框图。

具体实施方式

本文公开的是用于大集成电路(ic)管芯的结构和方法以及相关组件和器件。例如，在一些实施例中，ic管芯可以包括：包括第一电气结构的第一子体积，其中，所述第一电气结构包括位于所述ic管芯的器件层的第一部分中的器件；包括第二电气结构的第二子体积，其中，所述第二电气结构包括位于所述ic管芯的器件层的第二部分中的器件；以及包括位于所述第一子体积和所述第二子体积之间的电气通路的第三子体积；其中，所述ic管芯具有大于750平方毫米的面积。

复杂计算器件可能需要大量的不同计算部件，例如，处理器件、存储器、传感器和控制器。常规地，这些部件的每者是单独制造和封装的，之后所述单独部件耦合到一起，以形成计算器件。然而，利用单独封装的部件可能限制相互作用的部件所处位置的相互靠近程度，并因而限制部件可以相互作用的速度。此外，一个部件的制造商可能必须采用另一制造商的封装部件，因而可能对所述部件的设计和操作的耦合的严密程度存在限制(并因而对性能存在关联限制)。

将此类计算部件中的多个不同计算部件集成到单个管芯当中可能降低延迟，并且在设计阶段内实现更加密切的耦合，但是现有的光刻技术和相关制造工艺在能够可靠地制造的管芯的尺寸方面存在限制。例如，适于大批量制造(hvm)的现有光刻技术所使用的光掩模(又称为“光罩”)能够对具有不大于22毫米×33毫米的横向尺寸的区域图案化，这是当前常用的光刻工具的限制。这意味着使用此类技术制造的ic管芯可能具有不大于22毫米×33毫米的横向尺寸。ic管芯的这一面积局限还限制了单个ic管芯内能够包含的电路的数量和类型。常规地，这样的管芯的阵列形成到半导体晶圆上，之后通过沿相邻管芯之间的划片道切割晶圆而将该阵列的管芯分离为单独的管芯。

本文公开的是用于形成比使用hvm光刻技术的常规可实现ic管芯大的ic管芯(本文称为“大ic管芯”)的结构和方法。这样的大ic管芯可以包括具有不同功能和/或结构的子体积，从而相对于由单独封装管芯构成的常规组件降低延迟，并且/或者在单个管芯当中提供更高的计算能力。本文公开的大ic管芯可以与其他管芯叠置，从而形成ic管芯组件，由此进一步提高功能性。

在下面的具体实施方式当中，将参考构成了其组成部分的附图，在整个附图中，以类似的附图标记表示类似的部分，并且在附图中以举例说明的方式示出了可以实践的实施例。应当理解，可以采用其他实施例，并且可以做出结构和逻辑上的改变，而不脱离本公开的范围。因此，不应从限定的意义上考虑下述详细说明。

可以按照对理解所主张保护的主题最有帮助的方式将各项操作描述为离散的动作或者顺次的操作。但是不应将所述说明顺序推断为暗示这些操作必然是顺序相关的。具体而言，可以不按照介绍顺序执行这些操作。可以按照不同于所描述的实施例的顺序执行所描述的操作。可以执行各种额外操作和/或可以在其他实施例中省略所描述的操作。

出于本公开的目的，短语“a和/或b”是指(a)、(b)或者(a和b)。出于本公开的目的，短语“a，b和/或c”是指(a)、(b)、(c)、(a和b)、(a和c)、(b和c)或者(a、b和c)。附图未必是按比例绘制的。尽管很多附图示出了具有平直壁和直角拐角的直线结构，但是这只是为了简化例示，使用这些技术做出的实际器件可能表现出圆化拐角、表面粗糙和其他特征。

所述描述使用了短语“在实施例中”或者“在各实施例中”，其每者可以指相同或不同实施例中的一个或多个实施例。此外，相对于本公开的实施例使用的词语“包括”、“包含”、“具有”等是同义的。如文中使用的，“封装”和“ic封装”是同义的。在用于描述尺寸范围时，短语“x和y之间”表示包括x和y的范围。为了方便起见，短语“图1”可以用于指图1a-1c的图示的集合，短语“图4”可以用于指图4a-4b的图示的集合，等等。

图1示出了示例性大ic管芯100。具体而言，图1a是大ic管芯100的俯视图，图1b是通过图1a的截面a-a的侧视截面图。大ic管芯100包括子体积102-1以及与子体积102-1横向隔开的子体积102-2。子体积102-1可以是使用第一组光掩模形成的，子体积102-1的横向尺寸120和122可以局限于使用常规hvm光刻可实现的横向尺寸。例如，横向尺寸120可以小于等于22毫米，横向尺寸122可以小于等于33毫米(或反之)。子体积102-2的横向尺寸可以受到类似限制。

如图1b所示，子体积102-1和子体积102-2可以通过大ic管芯100的各个区域延伸。具体而言，大ic管芯100可以包括顶部导电接触部110、顶部金属化堆叠体108、器件层106、底部金属化堆叠体112和底部导电接触部114。如本文所用，“导电接触部”可以指用作不同部件之间的接口的导电材料(例如，金属)的部分，导电接触部可以凹陷到部件的表面之内，与部件表面平齐，或者从部件表面延伸出去，并且可以采取任何适当形式(例如，导电焊盘或插口)。子体积102-1(第二子体积102-2)可以包括顶部导电接触部110的第一部分110-1(第二部分110-2)、顶部金属化堆叠体108的第一部分108-1(第二部分108-2)、器件层106的第一部分106-1(第二部分106-2)、底部金属化堆叠体112的第一部分112-1(第二部分112-2)以及底部导电接触部114的第一部分114-1(第二部分114-2)。

大ic管芯100可以包括一个或多个器件层106。尽管图1(和下文讨论的图2)仅示出了单个器件层106，但是其只是为了便于举例说明，大ic管芯100可以包括不止一个器件层106。器件层106可以包括具有一个或多个晶体管(例如，下文参考图2讨论的晶体管1640)或其他器件的特征。可以通过设置在器件层106上的金属化堆叠体108和112将电信号(例如，电力信号和/或输入/输出(i/o)信号)路由至器件层106的器件和/或嵌入到大ic管芯100内的其他器件和/或对来自器件层106的器件和/或嵌入到大ic管芯100内的其他器件的电信号进行路由。如下文参考图2进一步讨论的，金属化堆叠体108和112可以包括被布置(例如，在导电过孔和导线内)为起着贯穿大ic管芯100的电气通路的作用的导电材料。顶部导电接触部110和底部导电接触部114可以为在大ic管芯100和其他部件(例如，其他管芯、内插器、封装衬底等)之间进行的电连接提供接触点，如本文所进一步讨论的。

大ic管芯100还可以包括拼接子体积104。拼接子体积104可以包括子体积102-1和子体积102-2之间的电气通路，因而可以对子体积102-1的电路和子体积102-2的电路进行电“拼接”。如图1b所示，拼接子体积104可以包括顶部导电接触部110的第三部分110-3、顶部金属化堆叠体108的第三部分108-3、器件层106的第三部分106-3、底部金属化堆叠体112的第三部分112-3以及底部导电接触部114的第三部分114-3。在一些实施例中，器件层106的第三部分106-3(拼接子体积104的部分)可以不包括任何有源器件(例如，可以不包括任何晶体管)；在这样的实施例中，拼接子体积104可以在理论上通过顶部金属化堆叠体108的第三部分108-3和/或底部金属化堆叠体112的第三部分112-3提供子体积102-1和子体积102-2之间的电气通路。在其他实施例中，器件层106的第三部分106-3可以包括有源器件。在一些实施例中，拼接子体积104可以不包括任何顶部导电接触部110和/或底部导电接触部114。

在一些实施例中，金属化堆叠体108的最接近器件层106的层可以包括第一部分108-1和第三部分108-3中的电气通路(例如，导电过孔和导电线)，但是可以不包括第二部分108-2(金属化堆叠体108的位于拼接子体积104中的部分)中的电气通路；金属化堆叠体108的最接近器件层106的层当中(第一部分108-1和第三部分108-3当中)的电气通路可以通过在第二部分108-2中的在金属化堆叠体108中处于“更高”层内的电气通路进行电耦合。例如，图1c是实施例的侧视图，其中，顶部金属化堆叠体108的各部分被示为具有“上”区域和“下”区域；金属化堆叠体108的第一部分108-1具有上区域108-11和下区域108-12，金属化堆叠体108的第二部分108-2具有上区域108-21和下区域108-22，并且金属化堆叠体108的第三部分108-3具有上区域108-31和下区域108-32。下区域108-x2可以包括金属化堆叠体108的一个或多个层，并且这一个或多个层可以位于器件层106和所述金属化堆叠体的各层中的位于对应的上区域108-x1中的一个或多个层之间。在一些实施例中，下区域108-12和下区域108-32可以包括电气通路，而下区域108-22(拼接子体积104的)可以不包括任何电气通路；子体积102-1和子体积102-2之间的通过拼接子体积104的电气通路可以是通过金属化堆叠体108的第二部分108-2的上区域108-21制造的。在一些这样的实施例中，器件层106的第二部分106-2可以不包括任何器件。这样的实施例可以是通过首先制造器件层106，之后在下区域108-12和108-32中制造电气通路，继而在上区域108-21中(并且视情况在上区域108-11和108-31中)制造电气通路而制造的。

尽管子体积102-1和子体积102-2可以具有可借助于常规光刻实现的横向尺寸(例如，小于等于22毫米×33毫米)，但是子体积102-1、子体积102-2和拼接子体积104可以一起形成大ic管芯，所述大ic管芯的横向尺寸大于使用常规光刻可实现的横向尺寸。例如，在一些实施例中，大ic管芯100可以具有大于750平方毫米(例如，大于1500平方毫米、大于3000平方毫米或者大于6000平方毫米)的横向面积(即，横向尺寸116和118的乘积)。在一些实施例中，大ic管芯100可以具有至少一个大于33毫米(例如，大于66毫米，大于99毫米或者大于132毫米)的横向尺寸116或118。

大ic管芯100中的子体积102当中的不同子体积可以包括不同类型的和/或不同布置的电气结构。在一些实施例中，子体积102-1可以包括具有第一结构的晶体管(例如，下文参考图2讨论的晶体管1640)，并且子体积102-2可以包括具有不同于第一结构的第二结构的晶体管。例如，子体积102-1可以包括位于器件层(例如，器件层106或者其他器件层)中的平面晶体管，子体积102-2可以包括位于器件层中的非平面晶体管。非平面晶体管的示例可以包括双栅极晶体管、三栅极晶体管或者栅极全包围晶体管(例如，纳米带晶体管或纳米线晶体管)。在大ic管芯的子体积102中的不同子体积当中使用不同类型的晶体管可以允许针对以晶体管作为构成部分的功能电路对晶体管类型量身定制。例如，平面晶体管尤其可用于高电压i/o电路或逻辑电路，而非平面晶体管(例如，双栅极或三栅极晶体管)尤其可用于处理单元逻辑电路(例如，中央处理单元(cpu)中的)。在另一示例中，子体积102-1可以包括双栅极晶体管，子体积102-2可以包括三栅极晶体管。

在另一示例中，子体积102-1中的晶体管和子体积102-2中的晶体管可以具有相同类型(例如，平面、双栅极、三栅极等)，但是这些晶体管的参数可以在子体积102之间存在差异。例如，子体积102-1中的晶体管(例如，下文参考图2讨论的晶体管1640)和子体积102-2中的晶体管可以是平面晶体管，但是子体积102-1中的晶体管可以具有与子体积102-2中的晶体管不同的沟道长度和/或栅极长度。在另一示例中，子体积102-1中的晶体管和子体积102-2中的晶体管可以是双栅极晶体管(或三栅极晶体管)，但是子体积102-1中的晶体管可以具有与子体积102-2中的晶体管不同的栅极长度、鳍高度和/或鳍宽度。在大ic管芯的子体积102中的不同子体积当中使用相同类型但是具有不同尺寸的晶体管可以允许针对以晶体管作为构成部分的功能电路对晶体管特征量身定制。例如，具有较低鳍高度的finfet可能非常适于较低功率的电路(例如，具有较低性能的逻辑器件)，而具有较高鳍高度的finfet可能非常适于较高功率电路(例如，具有较高性能的逻辑器件)。

在一些实施例中，可以对子体积102中的不同子体积当中的电气结构执行不同处理操作。例如，在一些实施例中，器件层106的第一部分106-1中的器件(例如，下文参考图2讨论的晶体管1640)可能经受与第二部分106-2当中的器件不同的局部处理条件(例如，激光退火或离子注入)。不同类型的处理可以为某些器件赋予优点(例如，可以修改晶体管性能或泄露特性)，但是有可能带来显著的工艺成本；选择性地在能够更加充分地实现此类处理的优点的子体积102中执行此类处理可以提高性能而不引起过多的成本。

在一些实施例中，大ic管芯100的子体积102中的不同子体积可以包括不同功能电路。例如，子体积102-1可以提供处理单元(例如，用于cpu的通用逻辑器件，例如控制单元、算术/逻辑单元和/或寄存器存储区)，而子体积102-2则可以提供存储器件(包括存储单元、感测放大器和字线的动态随机存取存储器(dram)阵列或者静态随机存取存储器(sram)阵列)。

在一些实施例中，大ic管芯100的子体积102中的不同子体积当中的金属化堆叠体108和/或112中的电气通路的结构可以是不同的。例如，在金属化堆叠体108的第一部分108-1(金属化堆叠体112的第一部分112-1)的导电过孔和/或导电线的一些(例如，下文参考图2讨论的导电线1628a和导电过孔1628b)当中可以相对于金属化堆叠体108的第二部分108-2(金属化堆叠体112的第二部分112-2)的导电过孔和/或导电线的一些使用不同材料。在一个具体示例中，第一部分108-1(第一部分112-1)的导电过孔的一些或全部可以包括钨(例如，作为填充材料)，而第二部分108-2(第二部分112-2)的导电过孔的一些或全部可以包括铜(例如，作为填充材料)。在另一示例中，大ic管芯100的子体积102中的不同子体积当中的导电过孔和/或导电线可以具有不同尺寸；例如，子体积102-1中的导电线中的一些可以比子体积102-2的对应层中的导电线更厚。

在一些实施例中，大ic管芯100的子体积102中的不同子体积可以共享一定数量的具有相同结构的层，同时可以具有一组具有差别的层。例如，子体积102-1和子体积102-2可以具有位于金属化堆叠体108(金属化堆叠体112)中的在子体积102-1和子体积102-2之间具有相同结构的第一组层(例如，前十个层)以及位于金属化堆叠体108(金属化堆叠体112)中的不同的第二组层。在这样的实施例中，可以采用相同的一组光掩模对子体积102-1的第一组层和子体积102-2的第一组层图案化，并且可以采用不同组的光掩模对子体积102-1的第二组层和子体积102-2的第二组层图案化。在一些实施例中，可以采用子体积102-1和子体积102-2的不同的第二组层图案化出特定的电气结构，例如电容器(例如，金属-绝缘体-金属电容器)、铜凸点或者磁材料(例如，位于电感器中)。在一些实施例中，可以采用子体积102-1和子体积102-2的不同的第二组层实现子体积102-1和子体积102-2中的不同尺寸的导电线和/或导电过孔(例如，用于在子体积102-1和子体积102-2中形成较厚的导电线，如上文所讨论的)。

尽管图1仅示出了两个子体积102和一个拼接子体积104，但这只是为了便于举例说明，本文公开的技术和结构可以用于凭借拼接子体积104将任何预期数量和布置的子体积102“拼接”到一起，以形成大ic管芯100。大ic管芯100中的子体积102中的不同子体积可以具有相同结构或不同结构(例如，根据本文讨论的实施例中的任何实施例)。本文示出了若干示例性大ic管芯100，它们具有由子体积102和拼接子体积104构成的各种布置。在一些实施例中，本文公开的技术和结构可以用于形成这样的大ic管芯100：其横向尺寸等于或者近似等于所述大ic管芯100下的半导体晶圆的横向尺寸。

图1b所示的大ic管芯100是“双面”管芯，因为所述大ic管芯100包括位于一面上的顶部导电接触部110和位于相对面上的底部导电接触部114，从而允许在两面上电连接至大ic管芯100。在一些实施例中，本文公开的大ic管芯100可以只是“单面”的，即只有位于单面上的一组导电接触部(例如，导电接触部110或者导电接触部114)。为了举例说明的目的在各幅附图当中描绘了双面大ic管芯100，但是本文公开的大ic管芯100中的任何适当大ic管芯可以是单面的。

图2是示出了大ic管芯100的示例性细节的侧视截面图。下文参考图2例示和讨论的元件可以是上文参考图1(或者其他附图)讨论的对应元件中的任何元件的实施例。图2还示出了子体积102-1、子体积102-2以及在子体积102-1和子体积102-2之间提供导电通路的拼接子体积104。在图2的实施例中，未在拼接子体积104中示出晶体管1640；在各种实施例中，拼接子体积104可以包括或者可以不包括晶体管1640或其他有源器件。

大ic管芯100可以包括衬底1602(例如，图11的晶圆1500)。衬底1602可以是由半导体材料系构成的半导体衬底，例如，所述半导体材料系包括n型或者p型材料系(或者两者的组合)。例如，衬底1602可以包括使用体块硅或者绝缘体上硅(soi)基础结构形成的晶体衬底。在一些实施例中，衬底1602可以是使用替代材料(可以与硅结合，也可以不与硅结合)形成的，所述替代材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。也可以采用其他被归类为ii-vi族、iii-v族或者iv族的材料形成衬底1602。尽管本文描述了可以形成衬底1602的材料的几个示例，但是可以使用任何可以充当大ic管芯100的基础的材料。在一些实施例中，衬底1602可以是玻璃。衬底1602可以是单个化管芯(例如，图11的管芯1502)或者晶圆(例如，图11的晶圆1500)的部分。

器件层106可以包括形成于衬底1602上和/或衬底1602中的一个或多个晶体管1640(例如，金属氧化物半导体场效应晶体管(mosfet))的特征。器件层106可以包括(例如)一个或多个源极和/或漏极(s/d)区1620、控制晶体管1640中的s/d区1220之间的电流流动的栅极1622以及进行往返于s/d区1620的电信号路由的一个或多个s/d接触部1624。晶体管1640可以包括为了清楚起见未示出的额外特征，例如，器件隔离区、栅极接触部等。晶体管1640不限于图2中描绘的类型和配置，并且可以包括很宽范围的各种各样的其他类型和配置，例如，平面晶体管、非平面晶体管或两者的组合。平面晶体管可以包括双极结型晶体管(bjt)、异质结型双极晶体管(hbt)或者高电子迁移率晶体管(hemt)。非平面晶体管可以包括诸如双栅极晶体管或三栅极晶体管的finfet晶体管以及诸如纳米带晶体管或纳米线晶体管的包绕式或者栅极全包围式晶体管。

每一晶体管1640可以包括由至少两层(即栅极电介质和栅电极)形成的栅极1622。栅极电介质可以包括一个层或者层堆叠体。所述一个或多个层可以包括氧化硅、二氧化硅、碳化硅和/或者高k电介质材料。所述高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以用到栅极电介质当中的高k材料的示例包括但不限于氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅以及铌酸锌铅。在一些实施例中，在采用高k材料时，可以对栅极电介质执行退火工艺，以提高其质量。

栅电极可以形成在所述栅极电介质上并且可以包括至少一种p型功函数金属或者n型功函数金属，取决于晶体管1640将为p型金属氧化物半导体(pmos)晶体管还是n型金属氧化物半导体(nmos)晶体管。在一些实施方式中，栅电极可以由两个或更多金属层的堆叠体构成，其中，一个或多个金属层是功函数金属层，至少一个金属层是填充金属层。可以出于其他目的而包含其他金属层，例如，阻挡层。对于pmos晶体管而言，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍、导电金属氧化物(氧化钌)以及下文参考nmos晶体管讨论的金属中的任何金属(例如，用于功函数调节)。对于nmos晶体管而言，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)以及上文参考pmos晶体管讨论的金属中的任何金属(例如，用于功函数调节)。

在一些实施例中，在从晶体管1640的沿源极-沟道-漏极方向的截面图来看，栅电极可以由u形结构构成，该结构包括基本上平行于衬底的表面的底部部分以及基本上垂直于衬底的顶表面的两个侧壁部分。在其他实施例中，形成栅电极的金属层中的至少一个可以简单地是基本上平行于衬底的顶表面的平面层，并且不包括基本上垂直于衬底的顶表面的侧壁部分。在其他实施例中，栅电极可以由u形结构与平面的非u形结构的组合构成。例如，栅电极可以由形成在一个或多个平面非u形层顶上的一个或多个u形金属层构成。

在一些实施例中，可以将一对侧壁间隔体形成到栅极堆叠体的相对两侧，以托夹所述栅极堆叠体。所述侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺碳氮化硅和氮氧化硅的材料形成。用于形成侧壁间隔体的工艺是本领域已知的，其通常包括沉积和蚀刻工艺步骤。在一些实施例中，可以采用多个间隔体对，例如，可以在栅极堆叠体的相对两侧上形成两对、三对或四对侧壁间隔体。

s/d区1620可以形成到衬底内，并且与每一晶体管1640的栅极1622相邻。例如，s/d区1620可以使用注入/扩散工艺形成，或者使用蚀刻/沉积工艺形成。在前一种工艺当中，可以将诸如硼、铝、锑、磷或砷的掺杂剂离子注入到衬底1602内，以形成s/d区1620。离子注入工艺随后可以是退火工艺，其使掺杂剂活化，并使其进一步扩散到衬底1602内。在后一种工艺中，可以首先对衬底1602进行蚀刻，从而在s/d区1620的位置上形成凹陷。之后，可以实施外延沉积工艺，从而采用用于制造s/d区的材料填充所述凹陷。在一些实施方式中，s/d区1620可以是采用硅合金制造的，例如，硅锗或者碳化硅。在一些实施例中，可以采用诸如硼、砷或磷的掺杂剂对外延沉积硅合金进行原位掺杂。在一些实施例中，可以采用一种或多种替代半导体材料(例如，锗或者iii-v族材料或合金)形成s/d区1620。在其他实施例中，可以采用一层或多层金属和/或金属合金形成s/d区1620。

如上文所指出的，可通过金属化堆叠体108和112中的导电气结构1628将电信号路由至器件层106的器件(例如，晶体管1640)或者大ic管芯100中包含的其他电部件和/或路由来自器件层106的器件(例如，晶体管1640)或者大ic管芯100中包含的其他电部件的电信号。导电气结构1628可以被布置到金属化堆叠体108和112内，从而根据很宽范围的各种设计(具体而言，所述布置不限于图2描绘的导电气结构1628的具体配置)对电信号进行路由。尽管在图2的金属化堆叠体108和112的每者当中描绘了具体数量的层，但是本公开的实施例包括所具有的金属化堆叠体层的数量比图示的多或少的大ic管芯100。

在一些实施例中，导电结构1628可以包括线1628a和/或采用诸如金属的导电材料填充的过孔1628b。线1628a可以被布置为沿基本上与在上面形成器件层106的衬底1602的表面平行的平面的方向对电信号进行路由。例如，线1628a可以沿从图2的角度来看进出页面的方向对电信号进行路由。可以将过孔1628b布置为沿基本上与在上面形成器件层106的衬底1602的表面垂直的平面的方向对电信号进行路由。在一些实施例中，过孔1628b可以将金属化堆叠体内的不同层的线1628a电耦合到一起。尽管为了清楚起见采用层内的线在结构上勾勒出了线1628a和过孔1628b的轮廓，但是在一些实施例中，线1628a和过孔1628b可以在结构和/或材料上是连续的(例如，是在双镶嵌工艺中同时填充的)。在一些实施例中，“更高”(即，离器件层106更远)的金属化堆叠体层可以更厚。在一些实施例中，穿过衬底过孔1628b可以穿过衬底1602延伸，从而使器件层106和/或顶部金属化堆叠体108与底部金属化堆叠体112连接(在大ic管芯100为双面管芯的实施例中)。

金属化堆叠体108和112可以包括设置在导电结构1628之间的电介质材料1626，如图2所示。在一些实施例中，在金属化堆叠体108和112的各层中的不同层当中设置在导电结构1628之间的电介质材料1626可以具有不同成分；在其他实施例中，在金属化堆叠体108和112的不同层之间，电介质材料1626的成分可以是相同的。

顶部导电接触部110和底部导电接触部114可以是分别形成于金属化堆叠体108和112上并且通过阻焊材料1634(例如，聚酸亚胺或类似材料)隔开的导电接触部。在图10中，导电接触部被示为采取接合焊盘的形式。导电接触部110和/或114可以与导电结构1628电耦合，并且可以被配置为将晶体管1640或者大ic管芯100的其他电气元件的电信号路由至其他外部器件。例如，可以在所述一个或多个导电接触部110和/或114上形成焊料接合，从而使大ic管芯100与其他部件(例如，其他管芯或封装衬底，如下文进一步讨论的)机械和/或电耦合。大ic管芯100可以包括额外的或者替代的结构，以路由来自金属化堆叠体108或112的电信号；例如，导电接触部110或114可以包括将电信号路由至外部部件的其他模拟特征(例如，柱)。

如上文所指出的，在大ic管芯100是双面管芯时，可以将一个或多个其他ic管芯耦合至顶部导电接触部110和/或底部导电接触部114。例如，

图3是包括大ic管芯100以及耦合至大ic管芯100的顶部导电接触部110的两个其他ic管芯150的ic组件200的侧视截面图。尽管图3的大ic管芯100被示为包括两个子体积102和拼接子体积104，但是大ic管芯100可以采取本文公开的大ic管芯100中的任何大ic管芯100的形式。

ic管芯150的导电接触部1654可以通过第一级互连1658耦合至大ic管芯100。图3所示的第一级互连1658是焊料凸点，但是可以采用任何适当的第一级互连1658。第一级互连1665可以存在于大ic管芯100的导电接触部114上；第一级互连1665可以用于将大ic管芯100耦合至封装衬底(例如，下文参考图12进一步讨论的)，耦合至内插器或者耦合至其他ic管芯。

尽管在各幅附图中将ic管芯150描绘成耦合至大ic管芯100的子体积102的导电接触部110，但这只是例示性的，ic管芯150可以在适当情况下耦合至拼接子体积104的导电接触部110。此外，尽管在各幅附图中将大ic管芯100描绘成具有耦合至导电接触部110的ic管芯150，但这只是例示性的，作为耦合至导电接触部110的替代或者除了耦合至导电接触部110之外，ic管芯150可以耦合至导电接触部114(并且导电接触部110可以根据预期耦合至封装衬底或者内插器)。

在一些实施例中，ic组件200可以在较小的ic管芯150中包括更为复杂(并因此具有更低成品率)的结构，同时使复杂度较低(并因此具有较高成品率)的结构位于大ic管芯100中。大ic管芯100的尺寸可能意味着其制造成本高，因而损失这样的管芯可能代价高昂；利用更加可靠地制造出的电气结构来制作大ic管芯100可以降低大ic管芯100未能满足性能要求并且被计为损耗的可能性。可以适于包含到ic组件200的大ic管芯100中的电气结构的示例可以包括电力输送结构、dram、sram、相机传感器以及高成品率的低密度逻辑器件。

图4-6示出了示例性ic组件200中的大ic管芯100和其他ic管芯150的各种布置。例如，图4示出了具有耦合至大ic管芯100的多个ic管芯150的ic组件200；图4a是俯视图，图4b是穿过图4a的截面a-a的侧视截面图。在图4的ic组件200中，大ic管芯100具有按照阵列布置并且通过居间的拼接子体积104-1、104-2和104-3“拼接”到一起的四个子体积102-1、102-2、102-3和102-4，如图所示。ic管芯150-1、150-2、150-3和150-4分别耦合至子体积102-1、102-2、102-3和102-4的导电接触部110。例如，ic组件200的元件可以采取图2的对应元件的形式。

在图4的ic组件200的一些实施例中，大ic管芯100的子体积102可以包括存储器件，例如，sram。在一些实施例中，大ic管芯100的子体积102中的一者或多者还可以包括路由器电路。ic管芯150-1可以是逻辑管芯，ic管芯150-2可以是人工智能(ai)管芯，例如，深度神经网络(dnn)管芯。ic管芯150-3可以是高带宽存储器(hbm)管芯(例如，根据hbm或hbm2标准的管芯)。ic组件200的此类实施例可以提供ai处理组件，并且可以被封装到ic封装(例如，如下文参考图12的ic封装1650所讨论的)内。在一些实施例中，图4的大ic管芯100的横向尺寸118可以处于40毫米和60毫米之间(例如，处于44毫米和58毫米之间)。在一些实施例中，图4的大ic管芯100的横向尺寸116可以处于30毫米和40毫米之间(例如，处于32毫米和35毫米之间)。ic管芯150-1和150-2的面积可以处于200平方毫米和250平方毫米之间，并且ic管芯150-3的面积可以处于80平方毫米和100平方毫米之间。

图5示出了具有耦合至大ic管芯100的多个ic管芯150的ic组件200；图5a是所述ic组件的俯视图，其省略了大ic管芯100的细节，图5b是大ic管芯100的俯视图。在图5的ic组件200中，大ic管芯100具有很多通过居间拼接子体积104“拼接”到一起的子体积102，如图所示。ic管芯150耦合至大ic管芯100的导电接触部(未示出)(例如，如上文参考图3所讨论的)。例如，图5的ic组件200的元件可以采取图2的对应元件的形式。

在图5的ic组件200的一些实施例中，ic管芯150可以是hbm管芯，子体积102-1可以是计算群集，子体积102-2可以是串行器/解串器(serdes)电路，子体积102-3可以是hbm控制器电路(例如，用于hbmic管芯150的i/o电路)，子体积102-4可以是总线电路(例如，外围部件快速互连(pcie)接口电路)。拼接子体积104可以按照任何适当方式布置于大ic管芯100的子体积102之间，以实现子体积102之间的预期模式的连接。在一些实施例中，子体积102-1的横向尺寸可以处于4平方毫米和6平方毫米之间。尽管图5示出了特定数量的子体积102-1和ic管芯150，但是ic组件200可以包括更多或者更少的部件(例如，超过64个子体积102-1)。ic组件200的此类实施例可以提供ai处理组件，并且可以被封装到ic封装(例如，如下文参考图12的ic封装1650所讨论的)内。

图6是具有耦合至大ic管芯100的多个ic管芯150的ic组件的俯视图。在图6的ic组件200中，大ic管芯100具有很多通过居间拼接子体积104“拼接”到一起的子体积102，如图所示。ic管芯150耦合至大ic管芯100的导电接触部(未示出)(例如，如上文参考图3所讨论的)。例如，图6的ic组件200的元件可以采取图2的对应元件的形式。在图6的ic组件200的一些实施例中，ic管芯150可以是hbm管芯，子体积102-1可以是逻辑电路，子体积102-2可以是存储器件(例如，sram)，子体积102-3可以包括hbm控制器电路。

如上文所指出的，尽管本文示出了子体积102和拼接子体积104的特定类型和布置，但是大ic管芯100可以包括任何适当类型和布置的子体积102和拼接子体积104。例如，图7是包括一定数量的不同子体积102和拼接子体积104的另一示例性大ic管芯100的俯视图。子体积102(和/或拼接子体积104)中的一者或多者可以是采用相同的光掩模组或者不同的光掩模组图案化的，如本文所讨论的。

可以采用任何适当的制造工艺来制造本文公开的大ic管芯100。例如，图8a-8c示出了根据各种实施例制造大ic管芯100的示例性过程中的阶段。图8a是使用第一组光掩模(以及任何适当的关联工艺，例如沉积、抛光、沾污去除等)在组件170的第一区域160中形成特征260之后得到的组件500的俯视图。组件170可以是衬底1602(例如，在形成器件层106时)或者大ic管芯100的制造期间的任何其他阶段。

图8b是使用第二组光掩模(以及任何适当的关联工艺)在组件502(图8a)的第二区域162中形成特征262之后得到的组件502的俯视图。在一些实施例中，第一组光掩模可以与第二组光掩模相同(因而特征260可以与特征262相同)，而在其他实施例中，第一组光掩模可以不同于第二组光掩模(因而特征260可以不同于特征262)。

图8c是使用第三组光掩模(以及任何适当的关联工艺)在组件502(图8b)的第三区域164中形成特征264之后得到的组件504的俯视图。特征264可以对第一区域160的特征260中的一些与第二区域162的特征262中的一些进行电“拼接”。可以重复图8a-8c的操作，从而使形成于第一区域160中的特征提供子体积102-1，形成于第二区域162中的特征提供子体积102-2，并且形成于第三区域164中的特征提供大ic管芯100的拼接子体积104。

图9a-9c示出了根据各种实施例制造大ic管芯100的示例性过程的阶段。图9a是使用第一组光掩模(以及任何适当的关联工艺，例如沉积、抛光、沾污去除等)在组件170的第一区域160和第二区域162中形成特征266并且使用第二组光掩模(以及任何适当的关联工艺)在组件170的第三区域164中形成特征265之后得到的组件510的俯视图。特征265可以对第一区域160的特征266中的一些与第二区域162的特征266中的一些进行电“拼接”。特征266可以视情况以并联方式或者以串联方式形成于第一区域160中和第二区域162中。组件170可以采取上文参考图9a讨论的形式中的任何形式。

图9b是使用第三组光掩模(以及任何适当的关联工艺)在组件510(图9a)的第一区域160中形成特征268并且使用第四组光掩模(以及任何适当的关联工艺)在组件510(图9a)的第二区域162中形成特征270之后得到的组件512的俯视图。第三组光掩模可以不同于第四组光掩模(因而，特征268可以不同于特征270)。

图9c是使用第五组光掩模(以及任何适当的关联工艺)在组件512(图9b)的第三区域164中形成特征272之后得到的组件514的俯视图。特征272可以对第一区域160的特征268中的一些与第二区域162的特征270中的一些进行电“拼接”。可以重复(并且视情况修改)图9a-9c的操作，从而使第一区域160中的特征提供子体积102-1，形成于第二区域162中的特征提供第二子体积102-2，并且形成于第三区域164中的特征提供大ic管芯100的拼接子体积104。

图10是根据各种实施例制造大ic管芯的示例性方法1000的流程图。尽管参考本文公开的大ic管芯100的特定实施例示出了方法1000的操作，但是方法1000可以用于形成任何适当的大ic管芯。在图10中按照特定顺序对各项操作给出了均操作一次的例示，但是可以对所述操作重新排序并且/或者根据预期加以重复(其中，当同时制造多个电子部件时并行执行不同的操作)。例如，可以按照交错方式执行1002、1004和1006的操作，其中将交替制造第一管芯子体积、第二管芯子体积和第三管芯子体积的部分。

在1002中，可以形成第一管芯子体积。第一管芯子体积可以采取本文公开的子体积102中的任何子体积的形式，并且可以是采用本文公开的技术中的任何技术形成的。

在1004中，可以形成第二管芯子体积。第二管芯子体积可以采取本文公开的子体积102中的任何子体积的形式，并且可以是采用本文公开的技术中的任何技术形成的。

在1006中，可以形成第三管芯子体积。第三管芯子体积可以包括使第一管芯子体积内的器件与第二管芯子体积内的器件进行电耦合以形成大管芯的电气通路。第三管芯子体积可以采取本文公开的拼接子体积104中的任何子体积的形式，并且可以是采用本文公开的技术中的任何技术形成的。例如，所述大管芯可以采取本文公开的任何大ic管芯100的形式。

本文公开的大ic管芯100可以被包含到任何适当的电子部件当中。图11-14示出了可以包括本文公开的任何大ic管芯100的设备的各种示例。

图11是根据本文公开的实施例中的任何实施例可以包括一个或多个大ic管芯100的或者可以被包括到具有一个或多个大ic管芯100的ic封装中的(例如，如下文将参考图12所讨论的)晶圆1500及管芯1502。晶圆1500可以由半导体材料或诸如玻璃的非半导体材料构成，并且可以包括一个或多个具有形成于晶圆1500的表面上的ic结构的管芯1502。管芯1502的每者可以是包括任何适当ic的半导体产品的重复单元。在所述半导体产品的制造完成之后，晶圆1500可能经历单个化处理，其中，使各管芯1502相互分开，以提供所述半导体产品的分立“芯片”。在一些实施例中，管芯1502可以是整个晶圆的尺寸(例如，当管芯1502是大ic管芯100时)，因而可以不需要进行单个化。管芯1502可以采取本文公开的大ic管芯100或ic管芯150中的任何管芯的形式。在一些实施例中，晶圆1500或者管芯1502可以包括存储器件(例如，诸如静态ram(sram)器件、磁ram(mram)器件、电阻式ram(rram)器件、导电桥接ram(cbram)器件等)的随机存取存储器(ram)器件、逻辑器件(例如，and、or、nand或者nor门)或者任何其他适当电路元件。可以在单个管芯1502上结合这些器件的多个器件。例如，由多个存储器件形成的存储阵列可以与处理器件(例如，图14的处理器件1802)或者被配置为将信息存储到所述存储器件内或执行存储在所述存储器件内的指令的其他逻辑器件形成在同一管芯1502上。

图12是可以包括一个或多个大ic管芯100的示例性ic封装1650的侧视截面图。具体而言，图12示出了包括图3的ic组件200的ic封装1650；其他元件(未示出)也可以被包含到ic封装1650当中。在一些实施例中，ic封装1650可以系统级封装(sip)。

封装衬底1652可以由有机电介质材料(例如，陶瓷、积聚膜、具有位于其内的填充颗粒的环氧树脂膜等)形成，并且可以具有导电通路，所述导电通路穿过面1672和面1674之间的电介质材料延伸，或者在面1672上的不同位置之间延伸，和/或者在面1674上的不同位置之间延伸。这些导电通路可以采取上文参考图2讨论的导电结构1628中的任何导电结构的形式。在一些实施例中，封装衬底1652可以被形成为印刷电路板(pcb)，如下文将参考图13讨论的。

封装衬底1652可以包括穿过封装衬底1652耦合至导电通路1662的导电接触部1663，从而允许ic管芯150和/或大ic管芯100中的电路电耦合至导电接触部1664中的各导电接触部。大ic管芯100可以通过第一级互连1665耦合至封装衬底1652的导电接触部1663。图12所示的第一级互连1665是焊料凸点，但是可以采用任何适当的第一级互连1665。

在一些实施例中，可以将底部填充材料1666围绕第一级互连1665设置到封装衬底1652和大ic管芯100之间，并且可以将模制化合物1668设置为围绕ic管芯150和大ic管芯100，并且与封装衬底1652接触。在一些实施例中，底部填充材料1666可以与模制化合物1668相同。在适当情况下，可以用于底部填充材料1666和模制化合物1668的示例性材料为环氧树脂模制材料。第二级互连1670可以耦合至导电接触部1664。图12所示的第二级互连1670为焊球(例如，用于球栅阵列布置)，但是可以采用任何适当的第二级互连1670(例如，针栅阵列布置中的插针或者焊盘栅格阵列布置中的焊盘)。第二级互连1670可以用于将ic封装1650耦合至另一部件，例如电路板(例如，母板)、内插器或另一ic封装，这是本领域已知的，并且下文将参考图13对此予以讨论。

在ic封装1650包括多个管芯100/150的实施例中，ic封装1650可以被称为多芯片封装(mcp)。尽管图12所示的ic封装1650是倒装芯片封装，但是可以采用其他封装架构。例如，ic封装1650可以是球栅阵列(bga)封装，例如，嵌入式晶圆级球栅阵列(ewlb)封装。在另一示例中，ic封装1650可以是晶圆级芯片尺度封装(wlcsp)或者面板扇出(fo)封装。尽管在图12的ic封装1650中示出了特定数量的ic管芯100/150，但是ic封装1650可以包括任何预期数量的管芯100/150。ic封装1650可以包括额外的无源部件，例如设置在封装衬底1652的第一面1672或第二面1674上的或者设置在大ic管芯100的任一面上的表面安装电阻器、电容器和电感器。更一般地，ic封装1650可以包括本领域已知的任何其他有源或无源部件。

图13是根据本文公开的实施例中的任何实施例可以包括一个或多个具有一个或多个大ic管芯100的ic封装的ic器件组件1700的侧视截面图。ic器件组件1700包括设置在电路板1702(其可以是(例如)母板)上的一定数量的部件。ic器件组件1700包括设置在电路板1702的第一面1740以及电路板1702的相对第二面1742上的部件；一般而言，部件可以设置在面1740和1742之一或两者上。下文参考ic器件组件1700讨论的ic封装中的任何ic封装可以采取上文参考图12讨论的ic封装1650的实施例中的任何实施例的形式(例如，可以包括一个或多个大ic管芯100)。

在一些实施例中，电路板1702可以是pcb，其包括通过电介质材料层相互隔开并且通过导电过孔互连的多个金属层。所述金属层中的一者或多者可以是按照预期电路图案形成的，从而(任选协同其他金属层)在耦合至电路板1702的部件之间对电信号进行路由。在其他实施例中，电路板1702可以是非pcb衬底。

图13所示的ic器件组件1700包括通过耦合部件1716耦合至电路板1702的第一面1740的内插器上封装结构1736。耦合部件1716可以将内插器上封装结构1736电及机械耦合至电路板1702，并且可以包括焊球(如图13所示)、插座的公母部分、粘合剂、底部填充材料以及/或者任何其他适当的电气和/或机械耦合结构。

内插器上封装结构1736可以包括通过耦合部件1718耦合至封装内插器1704的ic封装1720。耦合部件1718可以针对应用采取任何适当形式，例如，上文参考耦合部件1716讨论的形式。尽管图13示出了单个ic封装1720，但是可以将多个ic封装耦合至封装内插器1704；实际上，可以将额外的内插器耦合至封装内插器1704。封装内插器1704可以提供用于桥接电路板1702和ic封装1720的居间衬底。ic封装1720可以是或者可以包括(例如)本文公开的管芯中的任何管芯。一般而言，封装内插器1704可以将连接扩展至更宽的间距或者将连接重新路由至不同连接。例如，封装内插器1704可以将ic封装1720(例如，管芯)耦合至耦合部件1716的一组bga导电接触部，以便耦合至电路板1702。在图13所示的实施例中，ic封装1720和电路板1702附接至封装内插器1704的相对两侧；在其他实施例中，ic封装1720和电路板1702可以附接至封装内插器1704的同一侧。在一些实施例中，三个或更多部件可以通过封装内插器1704互连。

在一些实施例中，封装内插器1704可以被形成为印刷电路板(pcb)，其包括通过电介质材料层相互隔开并且通过导电过孔互连的多个金属层。在一些实施例中，封装内插器1704可以由环氧树脂、玻璃纤维强化环氧树脂、具有无机填充物的环氧树脂、陶瓷材料或者诸如聚酰亚胺的聚合物材料形成。在一些实施例中，封装内插器1704可以由交替的刚性或柔性材料形成，所述材料可以包括与上文描述的用在半导体衬底中的材料相同的材料，例如，硅、锗、以及其他iii-v族和iv族材料。封装内插器1704可以包括金属互连1708和过孔1710，过孔1110包括但不限于穿硅过孔(tsv)1706。封装内插器1704可以进一步包括嵌入器件1714，所述嵌入器件既包括无源器件，又包括有源器件。这样的器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(esd)器件以及存储器件。也可以在封装内插器1704上形成诸如射频器件、功率放大器、功率管理器件、天线、阵列、传感器和微机械系统(mems)器件的更为复杂的器件。内插器上封装结构1736可以采取本领域已知的内插器上封装结构中的任何形式。

ic器件组件1700可以包括通过耦合部件1722耦合至电路板1702的第一面1740的ic封装1724。耦合部件1722可以采取上文参考耦合部件1716讨论的实施例中的任何实施例的形式，ic封装1724可以采取上文参考ic封装1720讨论的实施例中的任何实施例的形式。

图13所示的ic器件组件1700包括通过耦合部件1728耦合至电路板1702的第二面1742的封装上封装结构1734。封装上封装结构1734可以包括ic封装1726和ic封装1732，它们通过耦合部件1730耦合到一起，使得ic封装1726设置在电路板1702和ic封装1732之间。耦合部件1728和1730可以采取上文讨论的耦合部件1716的实施例中的任何实施例的形式，ic封装1726和1732可以采取上文讨论的ic封装1720的实施例中的任何实施例的形式。封装上封装结构1734可以是根据本领域已知的任何封装上封装结构配置的。

图14是根据本文公开的实施例中的任何实施例可以包括一个或多个大ic管芯100的示例性电气器件1800的方框图。例如，电气器件1800的部件中的任何适当部件可以包括本文公开的ic器件组件1700、ic封装1650或者大ic管芯100中的一者或多者。在图14中将一定数量的部件示为包含到电气器件1800当中，但是这些部件中的一者或多者可以被省略或者复制，具体视应用的情况而定。在一些实施例中，可以将包含在电气器件1800中的部件的一些或全部附接至一个或多个母板。在一些实施例中，这些部件的一些或全部被制造到单个片上系统(soc)管芯上。

此外，在各种实施例中，电气器件1800可以不包括图14所示的部件中的一者或多者，而是使电气器件1800可以包括用于耦合至所述一个或多个部件的接口电路。例如，电气器件1800可以不包括显示器件1806，但是可以包括显示器件接口电路(例如，连接器和驱动器电路)，显示器件1806可以与所述显示器件接口电路耦合。在另一组示例中，电气器件1800可以不包括音频输入器件1824或音频输出器件1808，但是可以包括音频输入或输出器件接口电路(例如，连接器和支持电路)，音频输入器件1824或音频输出器件1808可以与所述音频输入或输出器件接口电路耦合。可以设置包围电气器件1800的一个或多个部件的外壳(未示出)。

电气器件1800可以包括处理器件1802(例如，一个或多个处理器件)。如本文所使用的，词语“处理器件”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其他电子数据的任何器件或器件的部分。处理器件1802可以包括一个或多个数字信号处理器(dsp)、专用集成电路(asic)、cpu、图形处理单元(gpu)、密码处理器(执行硬件内的密码算法的专用处理器)、服务器处理器或者任何其他适当处理器件。电气器件1800可以包括存储器1804，存储器1804本身可以包括一种或多种存储器件，例如，易失性存储器(例如，dram)、非易失性存储器(例如，只读存储器(rom))、闪速存储器、固态存储器和/或硬盘驱动器。在一些实施例中，存储器1804可以包括与处理器件1802共享管芯的存储器。这一存储器可以被用作高速缓存存储器，并且可以包括嵌入式dram(edram)或者自旋转移矩磁随机存取存储器(stt-mram)。

在一些实施例中，电气器件1800可以包括通信芯片1812(例如，一个或多个通信芯片)。例如，通信芯片1812可以被配置为管理用于实施往返于电气器件1800的数据传递的无线通信。词语“无线”及其派生词可以用于描述可以通过非固体介质使用调制电磁辐射来传送数据的电路、器件、系统、方法、技术、通信信道等。该词并非暗示相关器件不包含任何布线，但是在一些实施例中它们可能不包含布线。

通信芯片1812可以实施很多无线标准或协议中的任何标准或协议，包括但不限于包括wifi的电气和电子工程师协会(ieee)标准(ieee802.11系列)、ieee802.16标准(例如，ieee802.16-2005修正案))、长期演进(lte)计划连同任何修正案、更新和/或修订(例如，高级lte计划、超移动宽带(umb)计划(又称为“3gpp2”)等)。ieee802.16可兼容宽带无线接入(bwa)网络一般被称为wimax网络，wimax是表示全球微波接入互操作性的首字母缩略词，其为通过了ieee802.16标准的符合性和互操作性测试的产品的认证标志。通信芯片1812可以根据全球移动通信系统(gsm)、通用分组无线电业务(gprs)、通用移动电信系统(umts)、高速分组接入(hspa)、演进hspa(e-hspa)或lte网络工作。通信芯片1812可以根据增强型数据速率gsm演进(edge)、gsmedge无线电接入网(geran)、通用陆地无线电接入网(utran)或演进utran(e-utran)工作。通信芯片1812可以根据码分多址(cdma)、时分多址(tdma)、数字增强无绳电信(dect)、演进数据优化(ev-do)、它们的衍生产物以及任何其他被指定为为3g、4g、5g及更高代的无线协议工作。在其他实施例中，通信芯片1812可以根据其他无线协议工作。电气器件1800可以包括天线1822，以促进无线通信和/或接收其他无线通信(例如，am或fm无线电传输)。

在一些实施例中，通信芯片1812可以管理有线通信，例如，电学、光学或者任何其他适当通信协议(例如，以太网)。如上所述，通信芯片1812可以包括多个通信芯片。例如，第一通信芯片1812可以专用于较短范围的无线通信，例如wi-fi或蓝牙，第二通信芯片1812可以专用于较长范围的无线通信，例如全球定位系统(gps)、edge、gprs、cdma、wimax、lte、ev-do及其他。在一些实施例中，第一通信芯片1812可以专用于无线通信，第二通信芯片1812可以专用于有线通信。

电气器件1800可以包括电池/电源电路1814。电池/电源电路1814可以包括一个或多个能量储存器件(例如，电池或电容器)以及/或者用于将电气器件1800的部件耦合至与电气器件1800分开的能量源(例如，ac线路电源)的电路。

电气器件1800可以包括显示器件1806(或者对应接口电路，如上文所讨论的)。显示器件1806可以包括任何视觉指示器，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(lcd)、发光二极管显示器或者平板显示器。

电气器件1800可以包括音频输出器件1808(或者对应接口电路，如上文所讨论的)。音频输出器件1808可以包括任何生成可听指示的器件，例如扬声器、耳机或耳塞。

电气器件1800可以包括音频输入器件1824(或者对应接口电路，如上文所讨论的)。音频输入器件1824可以包括任何生成表示声音的信号的器件，例如，麦克风、麦克风阵列或者数字仪器(例如，具有乐器数字接口(midi)输出的仪器)。

电气器件1800可以包括gps器件1818(或者对应接口电路，如上文所讨论的)。gps器件1818可以与基于卫星的系统通信，并且可以接收电气器件1800的位置，这是本领域已知的。

电气器件1800可以包括其他输出器件1810(或者对应接口电路，如上文所讨论的)。其他输出器件1810的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他器件提供信息的有线或无线发送器或者额外的存储器件。

电气器件1800可以包括其他输入器件1820(或者对应接口电路，如上文所讨论的)。其他输入器件1820的示例可以包括加速度计、陀螺仪、罗盘、图像俘获器件、键盘、诸如鼠标的光标控制器件、触笔、触控板、条形码读取器、快速响应(qr)读码器、任何传感器或者射频识别(rfid)读取器。

电气器件1800可以具有任何预期的外形因子，例如，手持式或者移动电气器件(例如，蜂窝电话、智能电话、移动因特网器件、音乐播放器、平板电脑、膝上型电脑、笔记本电脑、超极本电脑、个人数字助理(pda)、超级移动个人计算机等)、台式电气器件、服务器器件或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数字照相机、数字视频录像机或者可穿戴电气器件。在一些实施例中，电气器件1800可以是任何其他处理数据的电子器件。

下面的段落提供了本文公开的实施例的各种示例。

示例1是一种集成电路(ic)管芯，包括：包括第一电气结构的第一子体积，其中，所述第一电气结构包括位于所述ic管芯的器件层的第一部分中的器件；包括第二电气结构的第二子体积，其中，所述第二电气结构包括位于所述ic管芯的器件层的第二部分中的器件；以及包括位于所述第一子体积和所述第二子体积之间的电气通路的第三子体积；其中，所述ic管芯具有大于750平方毫米的面积。

示例2包括示例1的主题，并且进一步指定了所述ic管芯具有大于33毫米的横向尺寸。

示例3包括示例2的主题，并且进一步指定了所述横向尺寸是第一横向尺寸，并且所述ic管芯还具有大于22毫米的第二横向尺寸。

示例4包括示例1-3中的任何示例的主题，并且进一步指定了所述ic管芯具有大于66毫米的横向尺寸。

示例5包括示例1-4中的任何示例的主题，并且进一步指定了所述ic管芯具有大于99毫米的横向尺寸。

示例6包括示例1-5中的任何示例的主题，并且进一步指定了所述ic管芯具有大于1500平方毫米的面积。

示例7包括示例1-6中的任何示例的主题，并且进一步指定了所述ic管芯具有大于3000平方毫米的面积。

示例8包括示例1-7中的任何示例的主题，并且进一步指定了所述ic管芯的所述器件层的第一部分中的器件包括平面晶体管，所述ic管芯的所述器件层的第二部分中的器件包括非平面晶体管。

示例9包括示例8中的主题，并且进一步指定了所述ic管芯的所述器件层的第二部分当中的所述器件包括三栅极晶体管。

示例10包括示例1-9中的任何示例的主题，并且进一步指定了所述ic管芯的所述器件层的第一部分中的器件包括双栅极晶体管，所述ic管芯的所述器件层的第二部分中的器件包括三栅极晶体管。

示例11包括示例1-10中的任何示例的主题，并且进一步指定了所述ic管芯的所述器件层的第一部分中的器件包括具有第一鳍高度的三栅极晶体管，所述ic管芯的所述器件层的第二部分中的器件包括具有第二鳍高度的三栅极晶体管，所述第一鳍高度不同于所述第二鳍高度。

示例12包括示例1-11中的任何示例的主题，并且进一步指定了所述ic管芯的所述器件层的第一部分中的器件包括具有第一结构的晶体管，所述ic管芯的所述器件层的第二部分中的器件包括具有第二结构的晶体管，并且所述第一结构不同于所述第二结构。

示例13包括示例1-12中的任何示例的主题，并且进一步指定了所述第三子体积包括第一组金属化层和第二组金属化层，所述第一组金属化层位于所述第二组金属化层和所述器件层之间，并且所述第一组金属化层不包括任何电气通路。

示例14包括示例1-13中的任何示例的主题，并且进一步指定了所述第一电气结构提供了处理单元，并且所述第二电气结构提供了存储器件。

示例15包括示例14的主题，并且进一步指定了所述存储器件包括静态随机存取存储器(sram)器件。

示例16包括示例14的主题，并且进一步指定了所述存储器件包括动态随机存取存储器(dram)器件。

示例17包括示例1-15中的任何示例的主题，并且进一步指定了所述第一电气结构包括第一导电过孔，所述第二电气结构包括第二导电过孔，并且所述第一导电过孔所具有的材料成分不同于所述第二导电过孔的材料成分。

示例18包括示例17的主题，并且进一步指定了所述第一导电过孔包括钨。

示例19包括示例18的主题，并且进一步指定了所述第二导电过孔包括铜。

示例20包括示例1-19中的任何示例的主题，并且进一步指定了所述第一子体积的金属化包括第一组层和第二组层，所述第二子体积的金属化包括第一组层和第二组层，所述第一子体积的金属化的第一组层具有与所述第二子体积的金属化的第一组层相同的结构，并且所述第一子体积的金属化的第二组层具有与所述第二子体积的金属化的第二组层不同的结构。

示例21包括示例20的主题，并且进一步指定了第一子体积的金属化的第一组层位于第一子体积的金属化的第二组层和器件层之间，并且第二子体积的金属化的第一组层位于第二子体积的金属化的第二组层和器件层之间。

示例22包括示例20-21中的任何示例的主题，并且进一步指定了第一子体积的金属化的第二组层包括电容器。

示例23包括示例20的主题，并且进一步指定了所述第一子体积的金属化的第二组层包括磁性材料。

示例24包括示例1-23中的任何示例的主题，并且进一步指定了所述第一电气结构中的至少一些受到激光退火。

示例25包括示例24的主题，并且进一步指定了所述第二电气结构中的任何一者都未受到激光退火。

示例26包括示例24的主题，并且进一步指定了所述第一电气结构中的至少一些具有第二电气结构中的对应电气结构，并且所述第二电气结构中的对应第二电气结构未受到激光退火。

示例27包括示例1-26中的任何示例的主题，并且进一步指定了所述ic管芯是人工智能(ai)管芯。

示例28包括示例1-27中的任何示例的主题，并且进一步指定了所述第三子体积位于第一子体积和第二子体积之间。

示例29包括示例1-28中的任何示例的主题，并且进一步指定了所述第三子体积包括金属化，所述ic管芯的器件层的第三部分位于所述第三子体积的金属化之下，并且所述ic管芯的器件层的第三部分不包括任何器件。

示例30包括示例1-29中的任何示例的主题，并且进一步指定了第三子体积的金属化将第一子体积的金属化与第二子体积的金属化连接起来。

示例31包括示例1-30中的任何示例的主题，并且进一步包括位于所述ic管芯的面处的导电接触部。

示例32包括示例31的主题，并且进一步指定了所述ic管芯的所述面是第一面，所述ic管芯具有与所述第一面相对的第二面，并且所述ic管芯进一步包括位于所述ic管芯的第二面处的导电接触部。

示例33包括示例32的主题，并且进一步指定了所述ic管芯包括位于所述ic管芯的器件层和所述ic管芯的第一面处的导电接触部之间的电气通路，并且所述ic管芯包括位于所述ic管芯的器件层和所述ic管芯的第二面处的导电接触部之间的电气通路。

示例34包括示例32-33中的任何示例的主题，并且进一步指定了所述ic管芯的第一面处的导电接触部的间距不同于所述ic管芯的第二面处的导电接触部的间距。

示例35包括示例1-34中的任何示例的主题，并且进一步指定了所述ic管芯包括动态随机存取存储器(dram)器件。

示例36包括示例1-35中的任何示例的主题，并且进一步指定了所述ic管芯包括静态随机存取存储器(sram)器件。

示例37包括示例1-36中的任何示例的主题，并且进一步指定了所述ic管芯包括电力输送器件。

示例38包括示例1-37中的任何示例的主题，并且进一步指定了所述ic管芯包括高带宽存储器(hbm)控制器电路。

示例39包括示例38的主题，并且进一步指定了所述hbm控制器电路包含在所述第一子体积中，所述第二子体积包括静态随机存取存储器(sram)器件。

示例40是一种集成电路(ic)管芯组件，包括：第一ic管芯，其包括：包括第一电气结构的第一子体积，其中，所述第一电气结构包括位于所述第一ic管芯的器件层的第一部分中的器件；包括第二电气结构的第二子体积，其中，所述第二电气结构包括位于所述第一ic管芯的器件层的第二部分中的器件；包括位于所述第一子体积和所述第二子体积之间的电气通路的第三子体积；以及位于所述第一ic管芯的顶面处的导电接触部；以及电耦合至所述第一ic管芯的顶面处的导电接触部的第二ic管芯。

示例41包括示例40的主题，并且进一步指定了所述第一ic管芯具有大于33毫米的横向尺寸。

示例42包括示例41的主题，并且进一步指定了所述横向尺寸是第一横向尺寸，并且所述第一ic管芯还具有大于22毫米的第二横向尺寸。

示例43包括示例40-42中的任何示例的主题，并且进一步指定了所述第一ic管芯具有大于66毫米的横向尺寸。

示例44包括示例40-43中的任何示例的主题，并且进一步指定了所述第一ic管芯具有大于99毫米的横向尺寸。

示例45包括示例40-44中的任何示例的主题，并且进一步指定了所述第一ic管芯具有大于1500平方毫米的面积。

示例46包括示例40-45中的任何示例的主题，并且进一步指定了所述第一ic管芯具有大于3000平方毫米的面积。

示例47包括示例40-46中的任何示例的主题，并且进一步指定了所述第一ic管芯的所述器件层的第一部分中的器件包括平面晶体管，所述第一ic管芯的所述器件层的第二部分中的器件包括非平面晶体管。

示例48包括示例47的主题，并且进一步指定了所述第一ic管芯的所述器件层的第二部分当中的器件包括三栅极晶体管。

示例49包括示例40-47中的任何示例的主题，并且进一步指定了所述第一ic管芯的所述器件层的第一部分中的器件包括双栅极晶体管，所述第一ic管芯的所述器件层的第二部分中的器件包括三栅极晶体管。

示例50包括示例40-48中的任何示例的主题，并且进一步指定了所述第一ic管芯的所述器件层的第一部分中的器件包括具有第一鳍高度的三栅极晶体管，所述第一ic管芯的所述器件层的第二部分中的器件包括具有第二鳍高度的三栅极晶体管，所述第一鳍高度不同于所述第二鳍高度。

示例51包括示例40-50中的任何示例的主题，并且进一步指定了所述第一ic管芯的所述器件层的第一部分中的器件包括具有第一结构的晶体管，所述第一ic管芯的所述器件层的第二部分中的器件包括具有第二结构的晶体管，并且所述第一结构不同于所述第二结构。

示例52包括示例40-51中的任何示例的主题，并且进一步指定了所述第三子体积包括第一组金属化层和第二组金属化层，所述第一组金属化层位于所述第二组金属化层和所述器件层之间，并且所述第一组金属化层不包括任何电气通路。

示例53包括示例40-47中的任何示例的主题，并且进一步指定了所述第一电气结构提供了处理单元，并且所述第二电气结构提供了存储器件。

示例54包括示例53的主题，并且进一步指定了所述存储器件包括静态随机存取存储器(sram)器件。

示例55包括示例53的主题，并且进一步指定了所述存储器件包括动态随机存取存储器(dram)器件。

示例56包括示例40-55中的任何示例的主题，并且进一步指定了所述第一电气结构包括第一导电过孔，所述第二电气结构包括第二导电过孔，并且所述第一导电过孔所具有的材料成分不同于所述第二导电过孔的材料成分。

示例57包括示例56的主题，并且进一步指定了所述第一导电过孔包括钨。

示例58包括示例57的主题，并且进一步指定了所述第二导电过孔包括铜。

示例59包括示例40-58中的任何示例的主题，并且进一步指定了所述第一子体积的金属化包括第一组层和第二组层，所述第二子体积的金属化包括第一组层和第二组层，所述第一子体积的金属化的第一组层具有与所述第二子体积的金属化的第一组层相同的结构，并且所述第一子体积的金属化的第二组层具有与所述第二子体积的金属化的第二组层不同的结构。

示例60包括示例59的主题，并且进一步指定了第一子体积的金属化的第一组层位于第一子体积的金属化的第二组层和器件层之间，并且第二子体积的金属化的第一组层位于第二子体积的金属化的第二组层和器件层之间。

示例61包括示例59-60中的任何示例的主题，并且进一步指定了第一子体积的金属化的第二组层包括电容器。

示例62包括示例59-61的主题，并且进一步指定了所述第一子体积的金属化的第二组层包括磁性材料。

示例63包括示例40-62中的任何示例的主题，并且进一步指定了所述第一电气结构中的至少一些受到激光退火。

示例64包括示例63的主题，并且进一步指定了所述第二电气结构中的任何一者都未受到激光退火。

示例65包括示例63-64的主题，并且进一步指定了所述第一电气结构中的至少一些具有第二电气结构中的对应电气结构，并且所述第二电气结构中的对应第二电气结构未受到激光退火。

示例66包括示例40-65中的任何示例的主题，并且进一步指定了所述第一ic管芯是人工智能(ai)管芯。

示例67包括示例40-66中的任何示例的主题，并且进一步指定了所述第三子体积位于第一子体积和第二子体积之间。

示例68包括示例40-67中的任何示例的主题，并且进一步指定了所述第三子体积包括金属化，所述第一ic管芯的器件层的第三部分位于所述第三子体积的金属化之下，并且所述第一ic管芯的器件层的第三部分不包括任何器件。

示例69包括示例40-68中的任何示例的主题，并且进一步指定了第三子体积的金属化将第一子体积的金属化与第二子体积的金属化连接起来。

示例70包括示例40-69中的任何示例的主题，并且进一步指定了所述第一ic管芯具有与所述顶面相对的底面，并且所述第一ic管芯进一步包括：位于所述ic管芯的底面处的导电接触部。

示例71包括示例70的主题，并且进一步指定了所述第一ic管芯的顶面处的导电接触部的间距不同于所述第一ic管芯的底面处的导电接触部的间距。

示例72包括示例40-71中的任何示例的主题，并且进一步指定了所述第一ic管芯包括动态随机存取存储器(dram)器件。

示例73包括示例40-72中的任何示例的主题，并且进一步指定了所述第一ic管芯包括静态随机存取存储器(sram)器件。

示例74包括示例40-73中的任何示例的主题，并且进一步指定了所述第一ic管芯包括电力输送器件。

示例75包括示例40-74中的任何示例的主题，并且进一步指定了所述第一ic管芯包括高带宽存储器(hbm)控制器电路。

示例76包括示例75的主题，并且进一步指定了所述hbm控制器电路包含在所述第一子体积中，所述第二子体积包括静态随机存取存储器(sram)器件。

示例77包括示例75-76中的任何示例的主题，并且进一步指定了所述第二ic管芯包括hbm。

示例78包括示例77的主题，并且进一步指定了第一ic管芯和第二ic管芯电耦合，从而使所述hbm控制器控制所述hbm。

示例79包括示例40-78中的任何示例的主题，并且进一步指定了所述第二ic管芯是深度神经网络(dnn)管芯。

示例80包括示例40-79中的任何示例的主题，并且进一步指定了所述第一ic管芯通过焊料互连电耦合至所述第二ic管芯。

示例81包括示例40-80中的任何示例的主题，并且进一步指定了所述第二ic管芯是电耦合至所述第一ic管芯的顶面处的导电接触部的多个ic管芯中的一个。

示例82包括示例81的主题，并且进一步指定了所述多个ic管芯的至少其中之一是人工智能(ai)管芯，并且所述多个ic管芯的至少其中之一是高带宽存储器(hb)管芯。

示例83是一种集成电路(ic)封装，包括：ic管芯，其包括：包括一电气结构的第一子体积，其中，所述第一电气结构包括位于所述ic管芯的器件层的第一部分中的器件；包括第二电气结构的第二子体积，其中，所述第二电气结构包括位于所述ic管芯的器件层的第二部分中的器件；以及包括位于所述第一子体积和所述第二子体积之间的电气通路的第三子体积，其中，所述ic管芯具有大于22毫米×33毫米的横向尺寸；以及耦合至所述ic管芯的封装衬底。

示例84包括示例83的主题，并且进一步指定了所述ic管芯具有大于750平方毫米的面积。

示例85包括示例84的主题，并且进一步指定了所述ic管芯具有大于66毫米的横向尺寸。

示例86包括示例83-85中的任何示例的主题，并且进一步指定了所述ic管芯具有大于99毫米的横向尺寸。

示例87包括示例83-86中的任何示例的主题，并且进一步指定了所述ic管芯具有大于132毫米的横向尺寸。

示例88包括示例83-87中的任何示例的主题，并且进一步指定了所述ic管芯具有大于1500平方毫米的面积。

示例89包括示例83-88中的任何示例的主题，并且进一步指定了所述ic管芯具有大于3000平方毫米的面积。

示例90包括示例83-89中的任何示例的主题，并且进一步指定了所述ic管芯的所述器件层的第一部分中的器件包括平面晶体管，所述ic管芯的所述器件层的第二部分中的器件包括非平面晶体管。

示例91包括示例90的主题，并且进一步指定了所述ic管芯的所述器件层的第二部分当中的器件包括三栅极晶体管。

示例92包括示例83-91中的任何示例的主题，并且进一步指定了所述ic管芯的所述器件层的第一部分中的器件包括双栅极晶体管，所述ic管芯的所述器件层的第二部分中的器件包括三栅极晶体管。

示例93包括示例83-92中的任何示例的主题，并且进一步指定了所述ic管芯的所述器件层的第一部分中的器件包括具有第一鳍高度的三栅极晶体管，所述ic管芯的所述器件层的第二部分中的器件包括具有第二鳍高度的三栅极晶体管，所述第一鳍高度不同于所述第二鳍高度。

示例94包括示例83-93中的任何示例的主题，并且进一步指定了所述ic管芯的所述器件层的第一部分中的器件包括具有第一结构的晶体管，所述ic管芯的所述器件层的第二部分中的器件包括具有第二结构的晶体管，并且所述第一结构不同于所述第二结构。

示例95包括示例83-94中的任何示例的主题，并且进一步指定了所述第三子体积包括第一组金属化层和第二组金属化层，所述第一组金属化层位于所述第二组金属化层和所述器件层之间，并且所述第一组金属化层不包括任何电气通路。

示例96包括示例83-95中的任何示例的主题，并且进一步指定了所述第一电气结构提供了处理单元，并且所述第二电气结构提供了存储器件。

示例97包括示例96的主题，并且进一步指定了所述存储器件包括静态随机存取存储器(sram)器件。

示例98包括示例96-97中的任何示例的主题，并且进一步指定了所述存储器件包括动态随机存取存储器(dram)器件。

示例99包括示例83-98中的任何示例的主题，并且进一步指定了所述第一电气结构包括第一导电过孔，所述第二电气结构包括第二导电过孔，并且所述第一导电过孔所具有的材料成分不同于所述第二导电过孔的材料成分。

示例100包括示例99的主题，并且进一步指定了所述第一导电过孔包括钨。

示例101包括示例100的主题，并且进一步指定了所述第二导电过孔包括铜。

示例102包括示例83-101中的任何示例的主题，并且进一步指定了所述第一子体积的金属化包括第一组层和第二组层，所述第二子体积的金属化包括第一组层和第二组层，所述第一子体积的金属化的第一组层具有与所述第二子体积的金属化的第一组层相同的结构，并且所述第一子体积的金属化的第二组层具有与所述第二子体积的金属化的第二组层不同的结构。

示例103包括示例102的主题，并且进一步指定了第一子体积的金属化的第一组层位于第一子体积的金属化的第二组层和器件层之间，并且第二子体积的金属化的第一组层位于第二子体积的金属化的第二组层和器件层之间。

示例104包括示例102-103中的任何示例的主题，并且进一步指定了所述第一子体积的金属化的第二组层包括电容器。

示例105包括示例102-104的主题，并且进一步指定了所述第一子体积的金属化的第二组层包括磁性材料。

示例106包括示例83-105中的任何示例的主题，并且进一步指定了所述第一电气结构中的至少一些受到激光退火。

示例107包括示例106的主题，并且进一步指定了所述第二电气结构中的任何一者都未受到激光退火。

示例108包括示例106-107的主题，并且进一步指定了所述第一电气结构中的至少一些具有第二电气结构中的对应电气结构，并且所述第二电气结构中的对应第二电气结构未受到激光退火。

示例109包括示例83-108中的任何示例的主题，并且进一步指定了所述ic管芯是人工智能(ai)管芯。

示例110包括示例83-109中的任何示例的主题，并且进一步指定了所述第三子体积位于所述第一子体积和所述第二子体积之间。

示例111包括示例83-110中的任何示例的主题，并且进一步指定了所述第三子体积包括金属化，所述ic管芯的器件层的第三部分位于所述第三子体积的金属化之下，并且所述ic管芯的器件层的第三部分不包括任何器件。

示例112包括示例83-111中的任何示例的主题，并且进一步指定了第三子体积的金属化将第一子体积的金属化与第二子体积的金属化连接起来。

示例113包括示例83-112中的任何示例的主题，并且进一步包括：位于所述ic管芯的面处的导电接触部，其中，位于所述ic管芯的所述面处的导电接触部耦合至所述封装衬底上的导电接触部。

示例114包括示例113的主题，并且进一步指定了位于所述ic管芯的所述面处的导电接触部通过焊料互连耦合至所述封装衬底上的导电接触部。

示例115包括示例114的主题，并且进一步包括：围绕所述焊料互连的底部填充材料。

示例116包括示例113-115中的任何示例的主题，并且进一步指定了所述ic管芯的所述面是第一面，所述ic管芯具有与所述第一面相对的第二面，并且所述ic管芯进一步包括：位于所述ic管芯的第二面处的导电接触部。

示例117包括示例116的主题，并且进一步指定了所述ic管芯是第一ic管芯，并且所述ic封装进一步包括：耦合至所述ic管芯的第二处的导电接触部的第二ic管芯。

示例118包括示例117的主题，并且进一步指定了所述第一ic管芯包括高带宽存储器(hbm)控制器电路，所述第二ic管芯包括hbm。

示例119包括示例118的主题，并且进一步指定了第一ic管芯和第二ic管芯电耦合，从而使所述hbm控制器控制所述hbm。

示例120包括示例117-119中的任何示例的主题，并且进一步指定了所述第二ic管芯是深度神经网络(dnn)管芯。

示例121包括示例117-120中的任何示例的主题，并且进一步包括：位于所述第一ic管芯和所述第二ic管芯之间的底部填充材料。

示例122包括示例117-121中的任何示例的主题，并且进一步指定了所述第一ic管芯通过焊料互连电耦合至所述第二ic管芯。

示例123包括示例117-122中的任何示例的主题，并且进一步指定了所述第二ic管芯是电耦合至所述第一ic管芯的第二面处的导电接触部的多个ic管芯中的一个。

示例124包括示例123的主题，并且进一步指定了所述多个ic管芯的至少其中之一是人工智能(ai)管芯，并且所述多个ic管芯的至少其中之一是高带宽存储器(hb)管芯。

示例125包括示例83-124中的任何示例的主题，并且进一步指定了所述ic管芯包括动态随机存取存储器(dram)器件。

示例126包括示例83-125中的任何示例的主题，并且进一步指定了所述ic管芯包括静态随机存取存储器(sram)器件。

示例127包括示例83-126中的任何示例的主题，并且进一步指定了所述ic管芯包括电力输送器件。

示例128包括示例83-127中的任何示例的主题，并且进一步指定了所述封装衬底包括有机材料。

示例129包括示例83-128中的任何示例的主题，并且进一步指定了所述封装衬底是印刷电路板(pcb)。

示例130是一种计算器件，包括：集成电路(ic)管芯，其包括：包括第一电气结构的第一子体积，其中，所述第一电气结构包括位于所述ic管芯的器件层的第一部分中的器件；包括第二电气结构的第二子体积，其中，所述第二电气结构包括位于所述ic管芯的器件层的第二部分中的器件；以及包括位于所述第一子体积和所述第二子体积之间的电气通路的第三子体积，其中，所述ic管芯具有大于1000平方毫米的面积；以及通信耦合至所述ic管芯的母板。

示例131包括示例130的主题，并且进一步指定了所述ic管芯具有大于33毫米的横向尺寸。

示例132包括示例131的主题，并且进一步指定了所述横向尺寸是第一横向尺寸，并且所述ic管芯还具有大于22毫米的第二横向尺寸。

示例133包括示例130-132中的任何示例的主题，并且进一步指定了所述ic管芯具有大于66毫米的横向尺寸。

示例134包括示例130-133中的任何示例的主题，并且进一步指定了所述ic管芯具有大于99毫米的横向尺寸。

示例135包括示例130-134中的任何示例的主题，并且进一步指定了所述ic管芯具有大于1500平方毫米的面积。

示例136包括示例130-135中的任何示例的主题，并且进一步指定了所述ic管芯具有大于3000平方毫米的面积。

示例137包括示例130-136中的任何示例的主题，并且进一步指定了所述ic管芯的所述器件层的第一部分中的器件包括平面晶体管，所述ic管芯的所述器件层的第二部分中的器件包括非平面晶体管。

示例138包括示例137的主题，并且进一步指定了所述ic管芯的所述器件层的第二部分当中的器件包括三栅极晶体管。

示例139包括示例130-138中的任何示例的主题，并且进一步指定了所述ic管芯的所述器件层的第一部分中的器件包括双栅极晶体管，所述ic管芯的所述器件层的第二部分中的器件包括三栅极晶体管。

示例140包括示例130-139中的任何示例的主题，并且进一步指定了所述ic管芯的所述器件层的第一部分中的器件包括具有第一鳍高度的三栅极晶体管，所述ic管芯的所述器件层的第二部分中的器件包括具有第二鳍高度的三栅极晶体管，所述第一鳍高度不同于所述第二鳍高度。

示例141包括示例130-140中的任何示例的主题，并且进一步指定了所述ic管芯的所述器件层的第一部分中的器件包括具有第一结构的晶体管，所述ic管芯的所述器件层的第二部分中的器件包括具有第二结构的晶体管，并且所述第一结构不同于所述第二结构。

示例142包括示例130-141中的任何示例的主题，并且进一步指定了所述第三子体积包括第一组金属化层和第二组金属化层，所述第一组金属化层位于所述第二组金属化层和所述器件层之间，并且所述第一组金属化层不包括任何电气通路。

示例143包括示例130-142中的任何示例的主题，并且进一步指定了所述第一电气结构提供了处理单元，并且所述第二电气结构提供了存储器件。

示例144包括示例143的主题，并且进一步指定了所述存储器件包括静态随机存取存储器(sram)器件。

示例145包括示例143-144中的任何示例的主题，并且进一步指定了所述存储器件包括动态随机存取存储器(dram)器件。

示例146包括示例130-145中的任何示例的主题，并且进一步指定了所述第一电气结构包括第一导电过孔，所述第二电气结构包括第二导电过孔，并且所述第一导电过孔所具有的材料成分不同于所述第二导电过孔的材料成分。

示例147包括示例146的主题，并且进一步指定了所述第一导电过孔包括钨。

示例148包括示例147的主题，并且进一步指定了所述第二导电过孔包括铜。

示例149包括示例130-148中的任何示例的主题，并且进一步指定了所述第一子体积的金属化包括第一组层和第二组层，所述第二子体积的金属化包括第一组层和第二组层，所述第一子体积的金属化的第一组层具有与所述第二子体积的金属化的第一组层相同的结构，并且所述第一子体积的金属化的第二组层具有与所述第二子体积的金属化的第二组层不同的结构。

示例150包括示例149的主题，并且进一步指定了第一子体积的金属化的第一组层位于第一子体积的金属化的第二组层和器件层之间，并且第二子体积的金属化的第一组层位于第二子体积的金属化的第二组层和器件层之间。

示例151包括示例149-150中的任何示例的主题，并且进一步指定了所述第一子体积的金属化的第二组层包括电容器。

示例152包括示例149-151的主题，并且进一步指定了所述第一子体积的金属化的第二组层包括磁性材料。

示例153包括示例130-152中的任何示例的主题，并且进一步指定了所述第一电气结构中的至少一些受到激光退火。

示例154包括示例153-153中的任何示例的主题，并且进一步指定了所述第二电气结构中的任何一者都未受到激光退火。

示例155包括示例153的主题，并且进一步指定了所述第一电气结构中的至少一些具有第二电气结构中的对应电气结构，并且所述第二电气结构中的对应第二电气结构未受到激光退火。

示例156包括示例130-155中的任何示例的主题，并且进一步指定了所述ic管芯是人工智能(ai)管芯。

示例157包括示例130-156中的任何示例的主题，并且进一步指定了所述第三子体积位于所述第一子体积和所述第二子体积之间。

示例158包括示例130-157中的任何示例的主题，并且进一步指定了所述第三子体积包括金属化，所述ic管芯的器件层的第三部分位于所述第三子体积的金属化之下，并且所述ic管芯的器件层的第三部分不包括任何器件。

示例159包括示例130-158中的任何示例的主题，并且进一步指定了第三子体积的金属化将第一子体积的金属化与第二子体积的金属化连接起来。

示例160包括示例130-159中的任何示例的主题，并且进一步包括：位于所述ic管芯的面处的导电接触部。

示例161包括示例160的主题，并且进一步指定了所述ic管芯的所述面是第一面，所述ic管芯具有与所述第一面相对的第二面，并且所述ic管芯进一步包括：位于所述ic管芯的第二面处的导电接触部。

示例162包括示例161的主题，并且进一步指定了所述ic管芯包括位于所述ic管芯的器件层和所述ic管芯的第一面处的导电接触部之间的电气通路，并且所述ic管芯包括位于所述ic管芯的器件层和所述ic管芯的第二面处的导电接触部之间的电气通路。

示例163包括示例161-162中的任何示例的主题，并且进一步指定了所述ic管芯的第一面处的导电接触部的间距不同于所述ic管芯的第二面处的导电接触部的间距。

示例164包括示例130-163中的任何示例的主题，并且进一步指定了所述ic管芯包括动态随机存取存储器(dram)器件。

示例165包括示例130-164中的任何示例的主题，并且进一步指定了所述ic管芯包括静态随机存取存储器(sram)器件。

示例166包括示例130-165中的任何示例的主题，并且进一步指定了所述ic管芯包括电力输送器件。

示例167包括示例130-166中的任何示例的主题，并且进一步指定了所述ic管芯包括高带宽存储器(hbm)控制器电路。

示例168包括示例167的主题，并且进一步指定了所述hbm控制器电路包含在所述第一子体积中，所述第二子体积包括静态随机存取存储器(sram)器件。

示例169包括示例130-168中的任何示例的主题，并且进一步指定了所述ic管芯包含在ic封装内，并且所述ic封装耦合至所述母板。

示例170包括示例130-169中的任何示例的主题，并且进一步指定了所述ic管芯是第一ic管芯，所述计算器件进一步包括耦合至所述第一ic管芯的第二ic管芯，并且所述第一ic管芯位于所述第二ic管芯和所述母板之间。

示例171包括示例170的主题，并且进一步包括：围绕所述第一ic管芯和所述第二ic管芯的模制化合物。

示例172包括示例170-171中的任何示例的主题，并且进一步指定了所述第二ic管芯是耦合至所述第一ic管芯的多个ic管芯中的一个，从而使得所述第一ic管芯位于所述多个ic管芯中的各个ic管芯与所述母板之间。

示例173包括示例130-172中的任何示例的主题，并且进一步包括：耦合至所述母板的显示器件。

示例174包括示例130-173中的任何示例的主题，并且进一步包括：耦合至所述母板的无线通信电路。

示例175包括示例130-174中的任何示例的主题，并且进一步包括：围绕所述母板和所述ic管芯的外壳。

示例176是一种制造集成电路(ic)管芯的方法，包括：在晶圆中形成第一管芯子体积；在所述晶圆中形成第二管芯子体积，其中，所述第二管芯子体积与所述第一管芯子体积横向隔开；以及在所述晶圆中形成第三管芯子体积，其中，所述第三管芯子体积包括使第一管芯子体积中的器件与第二管芯子体积中的器件电耦合的电气通路；其中，所述第一管芯子体积、第二管芯子体积和第三管芯子体积合在一起的横向面积大于800平方毫米。

示例177包括示例176的主题，并且进一步指定了形成第一管芯子体积包括采用第一光掩模组执行光刻图案化，形成第二管芯子体积包括采用第二光掩模组执行光刻图案化，并且形成第三管芯子体积包括采用第三光掩模组执行光刻图案化。

示例178包括示例177的主题，并且进一步指定了所述第一光掩模组和所述第二光掩模组是相同的光掩模组。

示例179包括示例177的主题，并且进一步指定了所述第一光掩模组与所述第二光掩模组共享一些但非全部的掩模。

示例180包括示例176-179中的任何示例的主题，并且进一步指定了所述第三管芯子体积横向位于第一管芯子体积和第二管芯子体积之间。

示例181包括示例176-180中的任何示例的主题，并且进一步指定了形成所述第一管芯子体积包括执行激光退火。

示例182包括示例181的主题，并且进一步指定了形成所述第二管芯子体积不包括执行激光退火。

示例183包括示例176-182中的任何示例的主题，并且进一步指定了所述第一管芯子体积、第二管芯子体积和第三管芯子体积合在一起的横向尺寸大于22毫米×33毫米。

示例184包括示例176-183中的任何示例的主题，并且进一步包括：将所述晶圆单个化处理成管芯，其中，个体管芯包括第一管芯子体积、第二管芯子体积和第三管芯子体积。