半导体器件的制作方法

本申请要求于2018年8月3日提交的韩国专利申请no.10-2018-0090608的优先权，其公开内容通过引用整体并入本文。

本发明构思涉及半导体器件及其制造方法，更具体地，涉及包括元件隔离结构的半导体器件及其制造方法。

背景技术：

所提出的用于提高半导体器件的密度的微缩技术是使用多栅极晶体管，其中具有鳍或纳米线形状的多沟道有源图案(或硅主体)形成在基板上并且栅极形成在多沟道有源图案的表面上。因为多栅极晶体管利用三维沟道，所以对于微缩会是有利的。通常可以在不增加多栅极晶体管的栅极长度的情况下改善电流控制能力。此外，这种结构可用于有效地抑制沟道区的电位受漏极电压影响的sce(短沟道效应)。

技术实现要素：

本发明构思的各方面提供了具有改进的元件的集成度、可靠性和性能的半导体器件。本发明构思的各方面还提供了用于制造具有改进的集成度、可靠性和性能的半导体器件的方法。

本发明构思的各方面不限于本文阐述的实施例。通过参考下面给出的本发明构思的详细描述，本发明构思的上述和其他方面对于本发明构思所属领域的普通技术人员将变得更加明显。

根据本发明构思的一些实施例，一种半导体器件包括：第一有源图案，所述第一有源图案沿第一方向纵长地延伸；第二有源图案，所述第二有源图案沿所述第一方向纵长地延伸并沿所述第一方向与所述第一有源图案间隔开。所述器件还包括位于所述第一有源图案与所述第二有源图案之间的场绝缘膜。所述场绝缘膜的上表面低于所述第一有源图案的上表面和所述第二有源图案的上表面或与所述第一有源图案的上表面和所述第二有源图案的上表面共面。所述器件还包括位于隔离沟槽中的元件隔离结构，所述隔离沟槽位于所述第一有源图案和所述场绝缘膜中。所述元件隔离结构的上表面高于所述第一有源图案的上表面和所述第二有源图案的上表面。

根据本发明构思的一些实施例，一种半导体器件包括：第一有源图案，所述第一有源图案沿第一方向纵长地延伸；第二有源图案，所述第二有源图案沿所述第一方向纵长地延伸并沿所述第一方向与所述第一有源图案间隔开；以及第三有源图案，所述第三有源图案沿所述第一方向纵长地延伸并沿与所述第一方向交叉的第二方向与所述第一有源图案和所述第二有源图案间隔开。所述器件还包括第一场绝缘膜，所述第一场绝缘膜位于所述第一有源图案与所述第二有源图案之间，所述第一场绝缘膜的上表面低于所述第一有源图案的上表面和所述第二有源图案的上表面或与所述第一有源图案的上表面和所述第二有源图案的上表面共面。所述器件还包括元件隔离结构，所述元件隔离结构沿所述第二方向在所述第一有源图案与所述第一场绝缘膜之间纵长地延伸，并穿过所述第三有源图案。

根据本发明构思的一些实施例，一种半导体器件包括：第一有源图案，所述第一有源图案沿第一方向纵长地延伸；以及第二有源图案，所述第二有源图案沿所述第一方向纵长地延伸并沿所述第一方向与所述第一有源图案间隔开。所述器件还包括位于所述第一有源图案与所述第二有源图案之间的场绝缘膜，所述场绝缘膜的上表面低于所述第一有源图案的上表面和所述第二有源图案的上表面或与所述第一有源图案的上表面和所述第二有源图案的上表面共面。所述器件还包括位于隔离沟槽中的元件隔离结构，所述隔离沟槽位于所述第一有源图案和所述场绝缘膜中，所述元件隔离结构沿着与所述第一方向交叉的第二方向纵长地延伸。所述场绝缘膜和所述元件隔离结构包括不同的材料。

根据本发明构思的一些实施例，一种半导体器件包括：第一有源图案，所述第一有源图案沿第一方向纵长地延伸；以及第二有源图案，所述第二有源图案沿所述第一方向纵长地延伸并沿所述第一方向与所述第一有源图案间隔开。所述器件还包括位于所述第一有源图案与所述第二有源图案之间的场绝缘膜，所述场绝缘膜的上表面低于所述第一有源图案的上表面和所述第二有源图案的上表面或与所述第一有源图案的上表面和所述第二有源图案的上表面共面。第一栅极结构沿与所述第一方向交叉的第二方向纵长地延伸并与所述第一有源图案交叉。所述器件还包括位于隔离沟槽内的元件隔离结构，所述隔离沟槽位于所述第一有源图案和所述场绝缘膜中，所述元件隔离结构沿着所述第二方向纵长地延伸。所述第一栅极结构的上表面和所述元件隔离结构的上表面基本上共面。

根据本发明构思的一些方法实施例，在基板上形成第一有源图案和第二有源图案。所述第一有源图案和所述第二有源图案中的每一个沿第一方向纵长地延伸并沿所述第一方向间隔开。在所述第一有源图案与所述第二有源图案之间形成场绝缘膜。所述场绝缘膜的上表面低于所述第一有源图案的上表面和所述第二有源图案的上表面或与所述第一有源图案的上表面和所述第二有源图案的上表面共面。在所述第一有源图案和所述场绝缘膜中形成沿与所述第一方向交叉的第二方向纵长地延伸的第一隔离沟槽。在所述第一隔离沟槽中形成元件隔离结构。所述元件隔离结构的上表面高于所述第一有源图案的上表面和所述第二有源图案的上表面。

附图说明

通过参考附图详细描述本发明构思的示例性实施例，本发明构思的上述和其他方面及特征将变得更加明显，其中：

图1是用于说明根据本发明构思的一些实施例的半导体器件的示意性布局图。

图2是沿图1中的线a-a截取的截面图。

图3是沿图1中的线b-b截取的截面图。

图4是沿图1中的线c-c截取的截面图。

图5是沿图1中的线d-d截取的截面图。

图6和图7是用于说明根据本发明构思的一些实施例的半导体器件的截面图。

图8是示出根据本发明构思的一些实施例的半导体器件的截面图。

图9是示出根据本发明构思的一些实施例的半导体器件的截面图。

图10是用于说明根据本发明构思的一些实施例的半导体器件的截面图。

图11是示出根据本发明构思的一些实施例的半导体器件的截面图。

图12是示出根据本发明构思的一些实施例的半导体器件的截面图。

图13是用于说明根据本发明构思的一些实施例的半导体器件的示意性布局图。

图14是沿图13中的线e-e截取的截面图。

图15是沿图13中的线f-f截取的截面图。

图16是沿图13中的线g-g截取的截面图。

图17是用于说明根据本发明构思的一些实施例的半导体器件的示意性布局图。

图18是沿图17中的线h-h截取的截面图。

图19是示出根据本发明构思的一些实施例的半导体器件的截面图。

图20是示出根据本发明构思的一些实施例的半导体器件的截面图。

图21是用于说明根据本发明构思的一些实施例的半导体器件的截面图。

图22是示出根据本发明构思的一些实施例的半导体器件的截面图。

图23至图30是用于说明根据本发明构思的一些实施例的制造半导体器件的方法的中间步骤图。

图31至图33是用于说明根据本发明构思的一些实施例的制造半导体器件的方法的中间步骤图。

具体实施方式

在下文中，将参照图1至图21描述根据本发明构思的一些实施例的半导体器件。

在根据本发明构思的一些实施例的半导体器件的附图中，示例性地示出了包括鳍形图案形状的沟道区的鳍形晶体管(finfet)，但是不限于此。当然，根据本发明构思的一些实施例的半导体器件可以包括隧道晶体管(fet)、包括纳米线的晶体管、包括纳米片的晶体管或三维(3d)晶体管。此外，根据本发明构思的一些实施例的半导体器件可以包括双极结型晶体管、横向双扩散晶体管(ldmos)等。

图1是用于说明根据本发明构思的一些实施例的半导体器件的示意性布局图。图2是沿图1中的线a-a截取的截面图。图3是沿图1中的线b-b截取的截面图。图4是沿图1中的线c-c截取的截面图。图5是沿图1中的线d-d截取的截面图。

参照图1至图5，根据一些实施例的半导体器件包括基板100、第一有源图案f1、第二有源图案f2、第三有源图案f3、第一场绝缘膜112、第二场绝缘膜114、第一栅极结构gs1、第二栅极结构gs2、第三栅极结构gs3、元件隔离结构160、第一源/漏区150、第二源/漏区250、第三源/漏区350、第一层间绝缘膜191和第二层间绝缘膜192。

基板100可以是体硅(bulksilicon)或绝缘体上硅(soi)。在一些实施例中，基板100可以是硅基板或可以包括其他材料，但不限于例如硅锗、绝缘体上硅锗(sgoi)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。

基板100可以包括第一区域i和第二区域ii。在图1中，尽管第一区域i和第二区域ii被示出为彼此连接的区域，但是实施例不限于此，第一区域i和第二区域ii可以是彼此间隔开的区域。在第一区域i和第二区域ii中，可以形成相同导电类型的半导体元件，并且可以形成不同导电类型的半导体元件。为了便于描述，下面将描述第一区域i是nmos区域且第二区域ii是pmos区域。

第一有源图案f1、第二有源图案f2和第三有源图案f3中的每一个可以从基板100突出。第一有源图案f1、第二有源图案f2和第三有源图案f3中的每一个可以在基板100上沿第一方向x纵长地延伸。例如，第一有源图案f1、第二有源图案f2和第三有源图案f3中的每一个可以包括沿第一方向x延伸的长边和沿第二方向y延伸的短边。

第一有源图案f1、第二有源图案f2和第三有源图案f3的长边可以由鳍沟槽114t来限定。例如，如图5所示，第一有源图案f1的长边和第三有源图案f3的长边中的每一个可以由鳍沟槽114t限定。

第一有源图案f1和第二有源图案f2可以沿长度方向对准。例如，第二有源图案f2可以沿第一方向x与第一有源图案f1间隔开。结果，第一有源图案f1的短边和第二有源图案f2的短边可以彼此面对。

第一有源图案f1和第二有源图案f2可以通过鳍切割沟槽112t彼此分离。例如，如图2所示，第一有源图案f1的短边和第二有源图案f2的短边可以分别由鳍切割沟槽112t限定。

第一有源图案f1和第二有源图案f2可以设置在基板100的第一区域i上。例如，第一有源图案f1和第二有源图案f2可以分别用作nmos沟道区域。

第三有源图案f3可以沿第二方向y与第一有源图案f1和第二有源图案f2间隔开。第二方向y可以是与第一方向x交叉的方向。在图1中，第二方向y被示出为与第一方向x正交，但是实施例不限于此。

第三有源图案f3可以设置在基板100的第二区域ii上。例如，第三有源图案f3可以用作pmos沟道区域。

第一有源图案f1、第二有源图案f2和第三有源图案f3可以是基板100的一部分，并且也可以包括从基板100生长的外延层。第一有源图案f1、第二有源图案f2和第三有源图案f3中的每一个可以包括作为元素半导体材料的硅或锗。此外，第一有源图案f1、第二有源图案f2和第三有源图案f3可以包括化合物半导体，并且可以包括例如iv-iv族化合物半导体或iii-v族化合物半导体。

第一场绝缘膜112可以形成在基板100上。第一场绝缘膜112可以布置在第一有源图案f1和第二有源图案f2之间。第一场绝缘膜112可以填充鳍切割沟槽112t的至少一部分。例如，第一场绝缘膜112可以形成在第一有源图案f1和第二有源图案f2的短边的侧壁的一部分上。

第二场绝缘膜114可以形成在基板100上。第二场绝缘膜114可以填充鳍沟槽114t的一部分。此外，例如，第二场绝缘膜114可以形成在第一有源图案f1、第二有源图案f2和第三有源图案f3的长边的侧壁的一部分上。此外，例如，第二场绝缘膜114可以布置在第一有源图案f1与第三有源图案f3之间，以及第二有源图案f2与第三有源图案f3之间。在一些实施例中，第一有源图案f1、第二有源图案f2和第三有源图案f3的上表面可以从第二场绝缘膜114的上表面向上突出。

在一些实施例中，第一场绝缘膜112的厚度th1可以与第二场绝缘膜114的厚度th2基本相同。例如，第一场绝缘膜112和第二场绝缘膜114可以形成在相同的层(samelevel)。在本说明书中，“相同的层”是指由相同的制造工艺而形成的层。然而，本发明构思的实施例不限于此，第一场绝缘膜112的厚度th1和第二场绝缘膜114的厚度th2可以彼此不同。

例如，第一场绝缘膜112和第二场绝缘膜114可以包括例如氮化硅、氧化硅、碳化硅、碳氮化硅、碳氧化硅、氮氧化硅、碳氮氧化硅和氧化铝中的至少一种。尽管第一场绝缘膜112和第二场绝缘膜114中的每一个被示出为单个膜，但这仅是为了便于描述，实施例不限于此。

在一些实施例中，第一场绝缘膜112可以包括向第一有源图案f1和/或第二有源图案f2施加张应力的材料。例如，第一场绝缘膜112可以包括氧化硅。

第一栅极结构gs1、第二栅极结构gs2和第三栅极结构gs3中的每一个可以沿第二方向y纵长地延伸。例如，第一栅极结构gs1、第二栅极结构gs2和第三栅极结构gs3中的每一个可以包括沿第二方向y延伸的长边和沿第一方向x延伸的短边。

第一栅极结构gs1可以形成在第一有源图案f1和第三有源图案f3上。第一栅极结构gs1可以与第一有源图案f1和第三有源图案f3交叉。此外，第一栅极结构gs1的一部分可以沿着第二场绝缘膜114的上表面延伸。

第二栅极结构gs2可以形成在第二有源图案f2和第三有源图案f3上。第二栅极结构gs2可以与第二有源图案f2和第三有源图案f3交叉。另外，第二栅极结构gs2的一部分可以沿着第二场绝缘膜114的上表面延伸。

第三栅极结构gs3可以形成在第二有源图案f2和第三有源图案f3上。第二栅极结构gs2可以与第二有源图案f2和第三有源图案f3交叉。另外，第二栅极结构gs2的一部分可以沿着第二场绝缘膜114的上表面延伸。

在一些实施例中，第三栅极结构gs3的一部分可以形成在第一场绝缘膜112上。例如，第三栅极结构gs3可以形成在第二有源图案f2的短边上方。例如，如图2所示，第三栅极结构gs3的一部分可以沿着第一场绝缘膜112的上表面延伸，并且第三栅极结构gs3的另一部分可以沿着第二有源图案f2的上表面延伸。

第一栅极结构gs1、第二栅极结构gs2和第三栅极结构gs3中的每一个可以包括栅极绝缘膜120、220和320、栅电极130、230和330、栅极间隔物140、240和340、由栅极间隔物140、240和340限定的栅极沟槽140t、240t和340t以及覆盖图案155、255和355。

第一栅极绝缘膜120可以布置在第一有源图案f1与栅电极130之间，第二栅极绝缘膜220可以布置在第二有源图案f2与栅电极230之间，第三栅极绝缘膜320可以布置在第三有源图案f3与栅电极330之间。在一些实施例中，第一栅极绝缘膜120、第二栅极绝缘膜220和第三栅极绝缘膜320中的每一个可以沿着相应的栅极沟槽140t、240t和340t的侧壁和底表面延伸。

第一栅极绝缘膜120、第二栅极绝缘膜220和第三栅极绝缘膜320可以包括例如高介电常数绝缘膜。高介电常数绝缘膜可以包括介电常数高于氧化硅膜的介电常数的高介电材料。例如，第一栅极绝缘膜120、第二栅极绝缘膜220和第三栅极绝缘膜320可以包括氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和它们的组合中的至少一种。

第一栅电极130、第二栅电极230和第三栅电极330可以分别形成在第一栅极绝缘膜120、第二栅极绝缘膜220和第三栅极绝缘膜320上。此外，第一栅电极130、第二栅电极230和第三栅电极330可以分别填充栅极沟槽140t、240t和340t的至少一些部分。

第一栅电极130、第二栅电极230和第三栅电极330可以包括例如ti、ta、w、al、co和它们的组合中的至少一种。另外，例如，第一栅电极130、第二栅电极230和第三栅电极330可以包括硅、硅锗等，而不是金属。

第一栅极间隔物140、第二栅极间隔物240和第三栅极间隔物340可以分别形成在第一栅电极130的侧壁、第二栅电极230的侧壁和第三栅电极330的侧壁上。第一栅极间隔物140、第二栅极间隔物240和第三栅极间隔物340可以例如包括氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio2)、碳氮氧化硅(siocn)等中的至少一种。

第一覆盖图案155、第二覆盖图案255和第三覆盖图案355可以分别形成在栅电极130、230和330上。第一覆盖图案155、第二覆盖图案255和第三覆盖图案355可以包括例如氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)、碳氮化硅(sicn)、碳氮氧化硅(siocn)和它们的组合中的至少一种。在一些实施例中，可以省略第一覆盖图案155、第二覆盖图案255和第三覆盖图案355。

在一些实施例中，第一栅极间隔物140、第二栅极间隔物240和第三栅极间隔物340可以分别形成在第一栅电极130的侧壁、第二栅电极230的侧壁和第三栅电极330的侧壁上，以及分别形成在第一覆盖图案155的侧壁、第二覆盖图案255的侧壁和第三覆盖图案355的侧壁上。例如，如图2至图4所示，第一栅电极130可以填充第一栅极沟槽140t的一部分，并且第一覆盖图案155可以填充第一栅极沟槽140t的剩余部分。

元件隔离结构160可以沿第二方向y纵长地延伸。例如，元件隔离结构160可以包括沿第二方向y延伸的长边和沿第一方向x延伸的短边。

元件隔离结构160可以在第一有源图案f1与第一场绝缘膜112之间穿过。此外，元件隔离结构160可以穿过第三有源图案f3。例如，元件隔离结构160可以填充形成在第一有源图案f1、第三有源图案f3、第一场绝缘膜112和第二场绝缘膜114中的第一隔离沟槽st1。

第一隔离沟槽st1可以沿第二方向y纵长地延伸。第一隔离沟槽st1具有位于第一有源图案f1中的第一沟槽t1、位于第一场绝缘膜112中的第二沟槽t2、位于第三有源图案f3中的第三沟槽t3以及位于第二场绝缘膜114中的第四沟槽t4。

如图2所示，填充第一沟槽t1和第二沟槽t2的元件隔离结构160可以在第一有源图案f1和第一场绝缘膜112之间穿过。如图3所示，填充第三沟槽t3的元件隔离结构160可以穿过第三有源图案f3。

第一隔离沟槽st1的侧壁可以具有锥形形状。例如，第一隔离沟槽st1的宽度可以随着远离基板100的上表面而增加。这可以归因于形成第一隔离沟槽st1的蚀刻工艺的特性。然而，本发明构思的实施例不限于此，第一隔离沟槽st1的侧壁可以垂直于基板100的上表面。

元件隔离结构160的底表面可以低于第一场绝缘膜112的上表面和第二场绝缘膜114的上表面。例如，从基板100的上表面到第一隔离沟槽st1的底表面的高度h1、h2、h3和h4可以小于第一场绝缘膜112的厚度th1和第二场绝缘膜114的厚度th2。

在一些实施例中，从基板100的上表面到第一沟槽t1的底表面的高度h1可以与从基板100的上表面到第三沟槽t3的底表面的高度h3基本相同。例如，第一有源图案f1和第三有源图案f3可以包括基本相同的材料，并且第一沟槽t1的底表面的高度h1可以与第三沟槽t3的底表面的高度h3基本相同。

在一些实施例中，从基板100的上表面到第二沟槽t2的底表面的高度h2可以与从基板100的上表面到第四沟槽t4的底表面的高度h4基本相同。例如，第一场绝缘膜112和第二场绝缘膜114可以包括基本相同的材料，第二沟槽t2的底表面的高度h2可以与第四沟槽t4的底表面的高度h4基本相同。

在图2中，尽管第一沟槽t1的底表面的高度h1被示出为与第二沟槽t2的底表面的高度h2相同，但这是为了便于解释，本发明构思的实施例不限于此。例如，依据形成第一隔离沟槽st1的蚀刻工艺的特性，第一沟槽t1的底表面的高度h1和第二沟槽t2的底表面的高度h2可以彼此不同。

元件隔离结构160的上表面可以高于第一有源图案f1、第二有源图案f2和第三有源图案f3的上表面。在一些实施例中，元件隔离结构160的上表面可以设置在与第一栅极结构gs1、第二栅极结构gs2和第三栅极结构gs3的上表面基本上相同的平面上。在本说明书中，“相同”的含义不仅包括完全相同，而且还包括由于工艺余量等而可能发生的细微差异。

在一些实施例中，第一隔离间隔物440可以进一步形成在元件隔离结构160的侧壁上。第一隔离间隔物440可以沿第二方向y纵长地延伸。例如，位于元件隔离结构160的一个侧壁上的第一隔离间隔物440可以沿着第一有源图案f1的上表面、第三有源图案f3的上表面和第二场绝缘膜114的上表面延伸。此外，例如，位于元件隔离结构160的另一侧壁上的第一隔离间隔物440可以沿着第一场绝缘膜112的上表面、第三有源图案f3的上表面和第二场绝缘膜114的上表面延伸。

在一些实施例中，第一隔离间隔物440可以形成在与第一栅极间隔物140、第二栅极间隔物240和第三栅极间隔物340相同的层。例如，第一隔离间隔物440可以包括与第一栅极间隔物140、第二栅极间隔物240和第三栅极间隔物340基本相同的材料。

在一些实施例中，元件隔离结构160的宽度w2可以由第一隔离间隔物440之间的距离限定。例如，元件隔离结构160的宽度w2可以与第三栅极间隔物140之间的距离基本相同。在一些实施例中，元件隔离结构160的宽度w2可以小于第一场绝缘膜112的宽度w1。

元件隔离结构160可以包括绝缘材料。例如，元件隔离结构160可以包括例如氮化硅、氧化硅、碳化硅、碳氮化硅、碳氧化硅、氮氧化硅、碳氮氧化硅和氧化铝中的至少一种。元件隔离结构160被示出为单个膜，但是这仅是为了便于解释，实施例不限于此。

在一些实施例中，元件隔离结构160可以包括与第一场绝缘膜112不同的材料。例如，元件隔离结构160可以包括向第一有源图案f1和/或第三有源图案f3施加压应力的材料。例如，元件隔离结构160可以包括氮化硅。

第一源/漏区150、第二源/漏区250和第三源/漏区350可以形成在相应的第一有源图案f1、第二有源图案f2和第三有源图案f3中。例如，第一源/漏区150可以形成在第一栅极结构gs1与元件隔离结构160之间的第一有源图案f1中，第二源/漏区250可以形成在第二栅极结构gs2与第三栅极结构gs3之间的第二有源图案f2中。例如，第三源/漏区350可以形成在第三有源图案f3中。

第一源/漏区150、第二源/漏区250和第三源/漏区350中的每一个可以包括形成在第一有源图案f1、第二有源图案f2和第三有源图案f3中的对应的一个上的外延层。例如，第一源/漏区150可以是填充形成在第一有源图案f1中的第一源/漏沟槽150t的外延图案，第二源/漏区250可以是填充形成在第二有源图案f2中的第二源/漏沟槽250t的外延图案，第三源/漏区350可以是填充形成在第三有源图案f3中的第三源/漏沟槽250t的外延图案。然而，本发明构思的实施例不限于此。例如，第一源/漏区150、第二源/漏区250和第三源/漏区350可以是分别形成在第一有源图案f1、第二有源图案f2和第三有源图案f3中的杂质区。在一些实施例中，第一源/漏区150、第二源/漏区250和第三源/漏区350可以是升高的源/漏区，其包括从第一有源图案f1、第二有源图案f2和第三有源图案f3的上表面向上突出的上表面。

在一些实施例中，第一源/漏区150、第二源/漏区250和第三源/漏区350可以包括形成在第一栅极结构gs1、第二栅极结构gs2和第三栅极结构gs3以及第一隔离间隔物440的下端上的底切。这可归因于用于形成第一源/漏沟槽150t、第二源/漏沟槽250t和第三源/漏沟槽350t的蚀刻工艺的特性。然而，本发明构思的实施例不限于此。例如，第一源/漏区150、第二源/漏区250和第三源/漏区350可以不包括底切。

第一层间绝缘膜191可以形成在第一场绝缘膜112和第二场绝缘膜114以及第一源/漏区150、第二源/漏区250和第三源/漏区350上。另外，第一层间绝缘膜191可以覆盖第一栅极结构gs1、第二栅极结构gs2和第三栅极结构gs3的侧壁。在一些实施例中，第一层间绝缘膜191可以包括沿第一源/漏区150、第二源/漏区250和第三源/漏区350的上表面延伸的防蚀刻膜。在一些实施例中，第一层间绝缘膜191的上表面可以设置在与相应的第一覆盖图案155、第二覆盖图案255和第三覆盖图案355的上表面基本相同的平面上。

第二层间绝缘膜192可以形成在第一层间绝缘膜191、第一栅极结构gs1、第二栅极结构gs2、第三栅极结构gs3和元件隔离结构160上。因此，元件隔离结构160可以从第一隔离沟槽st1的底表面延伸到第二层间绝缘膜192的底表面。层间绝缘膜190可以包括第一层间绝缘膜191和第二层间绝缘膜192。第一层间绝缘膜191和第二层间绝缘膜192可以包括例如下述中的至少一种：氧化硅、氮化硅、氮氧化硅、fox(可流动氧化物)、tosz(tonensilazene)、usg(未掺杂的石英玻璃)、bsg(borosilicaglass)、psg(phosphosilicaglass)、bpsg(borophosphosilicaglass)、peteos(plasmaenhancedtetraethylorthosilicate)、fsg(fluoridesilicateglass)、cdo(carbondopedsiliconeoxide)、干凝胶、气凝胶、非晶氟化碳(amorphousfluorinatedcarbon)、osg(organosilicateglass)、parylene、bcb(双苯并环丁烯)、silk、聚酰亚胺、多孔聚合材料和它们的组合。

元件隔离结构可以用于隔离有源图案。在根据一些实施例的半导体器件中，元件隔离结构160被限定在第一隔离间隔物440之间，从而提供具有改善的集成度和可靠性的半导体器件。此外，元件隔离结构160将压应力施加到用作pmos沟道区的第三有源图案f3，这可以提供具有改善的性能的半导体器件。

当向有源图案施加压应力的元件隔离结构延伸到nmos区域时，可能存在nmos区域的性能劣化的问题。为了防止这个问题，元件隔离结构可以仅形成在pmos沟道区域中，但是这会增加制造工艺的复杂性。

然而，根据一些实施例的半导体器件，通过形成元件隔离结构160使其穿过第一有源图案f1和第一场绝缘膜112，可以减小或防止nmos区域的性能的劣化。例如，第一场绝缘膜112可以通过向用作nmos的沟道区的第一有源图案f1施加张应力来防止半导体器件的性能的劣化。

图6和图7是用于说明根据本发明构思的一些实施例的半导体器件的截面图。为了便于解释，可以限制或省略对参照图1至图5描述的内容的重复描述。

参照图6和图7，在根据一些实施例的半导体器件中，元件隔离结构160的底表面延伸到基板100的上表面。例如，第一隔离沟槽st1的底表面可以由基板100的上表面限定。换句话说，第一隔离沟槽st1可以在被形成时暴露基板100的上表面。

在这种情况下，第三有源图案f3可以被第一隔离沟槽st1隔断。例如，如图7所示，第三有源图案f3可以被第三沟槽t3隔断，并且被分成沿第一方向x彼此间隔开并沿第一方向x纵长地延伸的两个鳍部分。

图8是示出根据本发明构思的一些实施例的半导体器件的截面图。为了便于解释，可以省略或限制对参照图1至图5描述的内容的重复描述。

参照图8，在根据一些实施例的半导体器件中，元件隔离结构160可以延伸到第一有源图案f1中比延伸到第一场绝缘膜112中更深。例如，从基板100的上表面到第一沟槽t1的底表面的高度h1可以小于从基板100的上表面到第二沟槽t2的底表面的高度h2。该差异可以归因于例如用于形成第一隔离沟槽st1的蚀刻工艺的特性。

在一些实施例中，可以调整第一沟槽t1的底表面的高度h1与第二沟槽t2的底表面的高度h2之间的差异，以改变施加到第一有源图案f1的应力。因此，可以提供具有所期望的性能的半导体器件。

图9是示出根据本发明构思的一些实施例的半导体器件的截面图。为了便于解释，可以限制或省略对参照图1至图5描述的内容的重复描述。

参照图9，在根据一些实施例的半导体器件中，元件隔离结构160延伸到第一场绝缘膜112中比延伸到第一有源图案f1中更深。例如，从基板100的上表面到第一沟槽t1的底表面的高度h1可以大于从基板100的上表面到第二沟槽t2的底表面的高度h2。该高度差可以归因于例如形成第一隔离沟槽st1的蚀刻工艺的特性。

在一些实施例中，调整第一沟槽t1的底表面的高度h1与第二沟槽t2的底表面的高度h2之间的差异，可以调整施加到第一有源图案f1的应力。因此，可以提供具有所期望的性能的半导体器件。

图10是用于说明根据本发明构思的一些实施例的半导体器件的截面图。为了便于解释，可以省略或限制对参照图1至图5描述的内容的重复描述。

参照图10，在根据一些实施例的半导体器件中，第一场绝缘膜112的上表面设置在与第一有源图案f1和第二有源图案f2的上表面基本上相同的平面上。第一沟槽t1的底表面的高度h1被示出为与第二沟槽t2的底表面的高度h2相同，但是这仅是为了便于描述，本发明构思的实施例不限于此。例如，第一沟槽t1的底表面的高度h1和第二沟槽t2的底表面的高度h2可以依据例如形成第一隔离沟槽st1的蚀刻工艺的特性而不同。

图11是示出根据本发明构思的一些实施例的半导体器件的截面图。为了便于解释，可以限制或省略对参照图1至图5描述的内容的重复描述。

参照图11，在根据一些实施例的半导体器件中，第一栅电极130包括第一功函数调整膜132、第一内置膜134和第一填充膜136，第二栅电极230包括第二功函数调整膜232、第二内置膜234和第二填充膜236，第三栅电极330包括第三功函数调整膜332、第三内置膜334和第三填充膜336。第一功函数调整膜132、第二功函数调整膜232和第三功函数调整膜332可以分别形成在第一栅极绝缘膜120、第二栅极绝缘膜220和第三栅极绝缘膜320上。在一些实施例中，第一栅极绝缘膜120、第二栅极绝缘膜220和第三栅极绝缘膜320以及第一功函数调整膜132、第二功函数调整膜232和第三功函数调整膜332可以仅沿第一栅极沟槽140t、第二栅极沟槽240t和第三栅极沟槽340t的侧壁的一些部分延伸。第一功函数调整膜132、第二功函数调整膜232和第三功函数调整膜332可以包括例如tin膜。

第一内置膜134、第二内置膜234和第三内置膜334可以分别形成在第一功函数调整膜132、第二功函数调整膜232和第三功函数调整膜332上。在一些实施例中，第一内置膜134、第二内置膜234和第三内置膜334可以分别沿着第一栅极沟槽140t、第二栅极沟槽240t和第三栅极沟槽340t的侧壁的其他部分以及第一功函数调整膜132、第二功函数调整膜232和第三功函数调整膜332的轮廓延伸。第一内置膜134、第二内置膜234和第三内置膜334可以包括例如ti、tial、tialn、tialc、tialcn和它们的组合中的至少一种。

第一填充膜136、第二填充膜236和第三填充膜336可以分别形成在第一内置膜134、第二内置膜234和第三内置膜334上。在一些实施例中，第一填充膜136、第二填充膜236和第三填充膜336可以分别填充第一栅极沟槽140t、第二栅极沟槽240t和第三栅极沟槽340t的剩余区域。例如，第一填充膜136、第二填充膜236和第三填充膜336可以包括例如w、al、co、cu、ru、ni、pt、ni-pt、tin和它们的组合中的至少一种。

在一些实施例中，第一栅极绝缘膜120可以包括第一界面膜122和第一介电膜124，第二栅极绝缘膜220可以包括第二界面膜222和第二介电膜224，第三栅极绝缘膜320可以包括第三界面膜322和第三介电膜324。第一界面膜122可以沿着第一有源图案f1的外表面延伸。第二界面膜222和第三界面膜322可以沿着第二有源图案f2的外表面延伸。

第一介电膜124、第二介电膜224和第三介电膜324可以分别形成在第一界面膜122、第二界面膜222和第三界面膜322上。在一些实施例中，第一介电膜124、第二介电膜224和第三介电膜324仅分别沿第一栅极沟槽140t、第二栅极沟槽240t和第三栅极沟槽340t的侧壁的一部分延伸。在一些实施例中，第一介电膜124、第二介电膜224和第三介电膜324的最上表面以及第一功函数调整膜132、第二功函数调整膜232和第三功函数调整膜332的最上表面可以基本上设置在同一平面上。

图12是示出根据本发明构思的一些实施例的半导体器件的截面图。为了便于解释，可以省略或限制对参照图1至图5描述的内容的重复描述。

参照图12，根据一些实施例的半导体器件还包括接触195。接触195可以穿透层间绝缘膜190并连接到第一源/漏区150和第二源/漏区250。尽管未示出，但接触195也可以穿透层间绝缘膜190并连接到第三源/漏区350。

尽管接触195被示出为不与第一栅极结构gs1、第二栅极结构gs2和第三栅极结构gs3接触，但是本发明构思的实施例不限于此。例如，接触195还可以与第一栅极结构gs1、第二栅极结构gs2和第三栅极结构gs3的侧壁接触。接触195可以例如通过自对准接触(sac)工艺来形成。

尽管接触195被示出为由单个结构构成，但是本发明构思的实施例不限于此。例如，接触195还可以包括多个结构。另外，与所示的示例不同，硅化物膜可以形成在接触195与第一源/漏区150和第二源/漏区250之间。接触195可以包括例如下述中的至少一种：钽(ta)、氮化钽(tan)、钛(ti)、氮化钛(tin)、氮化钨(wn)、碳氮化钨(wcn)、钨(w)、钴(co)、钌(ru)、钼(mo)、镍(ni)、铝(al)、铜(cu)、掺杂多晶硅和它们的组合。

图13是用于说明根据本发明构思的一些实施例的半导体器件的示意性布局图。图14是沿图13中的线e-e截取的截面图。图15是沿图13中的线f-f截取的截面图。图16是沿图13中的线g-g截取的截面图。为了便于解释，可以限制或省略对参照图1至图5描述的内容的重复描述。

参照图13至图16，在根据一些实施例的半导体器件中，元件隔离结构160包括第一隔离区162和第二隔离区164。元件隔离结构160的第一隔离区162可以填充第一隔离沟槽st1。元件隔离结构160的第二隔离区164可以填充第二隔离沟槽st2。由于元件隔离结构160的第一隔离区162与根据图1至图5的元件隔离结构160基本相同，所以将省略其重复说明。

第二隔离沟槽st2可以沿第二方向y纵长地延伸。第二隔离沟槽st2可以包括位于第一场绝缘膜112中的第五沟槽t5、位于第二有源图案f2中的第六沟槽t6、位于第三有源图案f3中的第七沟槽t7和位于第二场绝缘膜114中的第八沟槽t8。

如图14所示，填充第五沟槽t5和第六沟槽t6的第二隔离区164可以在第二有源图案f2和第一场绝缘膜112之间穿过。如图15所示，填充第七沟槽t7的第二隔离区164可以穿过第三有源图案f3。

在一些实施例中，从基板100的上表面到第五沟槽t5的底表面的高度h5可以与从基板100的上表面到第七沟槽t7的底表面的高度h7基本相同。在一些实施例中，从基板100的上表面到第六沟槽t6的底表面的高度h6可以与从基板100的上表面到第八沟槽t8的底表面的高度h8基本相同。

在图14中，第五沟槽t5的底表面的高度h5被示出为与第六沟槽t6的底表面的高度h6相同，但是这仅是为了便于描述，本发明构思的实施例不限于此。

在一些实施例中，第一沟槽t1的底表面的高度h1可以与第六沟槽t6的底表面的高度h6基本相同，第二沟槽t2的底表面的高度h2可以与第五沟槽t5的底表面的高度h5基本相同。在一些实施例中，第三沟槽t3的底表面的高度h3可以与第七沟槽t7的底表面的高度h7基本相同，第四沟槽t4的底表面的高度h4可以与第八沟槽t8的底表面的高度h8基本相同。

在一些实施例中，第一隔离区162和第二隔离区164可以间隔开。例如，第一层间绝缘膜191可以布置在第一隔离区162和第二隔离区164之间。

在一些实施例中，第二隔离间隔物540可以进一步形成在第二隔离区164的侧壁上。第二隔离间隔物540可以沿第二方向y纵长地延伸。例如，位于第二隔离区164的一个侧壁上的第二隔离间隔物540可以沿着第二有源图案f2的上表面、第三有源图案f3的上表面和第二场绝缘膜114的上表面形成。此外，例如，位于第二隔离区164的另一侧壁上的第二隔离间隔物540可以沿着第一场绝缘膜112的上表面、第三有源图案f3的上表面和第二场绝缘膜114的上表面延伸。在一些实施例中，第二隔离间隔物540可以形成在与第一栅极间隔物140、第二栅极间隔物240、第三栅极间隔物340和第一隔离间隔物440的层相同的层。

在一些实施例中，第二隔离区164的宽度w3可以由第二隔离间隔物540之间的距离限定。例如，第二隔离区164的宽度w3可以与第一隔离区162的宽度w2基本相同。在一些实施例中，第一隔离区162的宽度w2和第二隔离区164的宽度w3可以小于第一场绝缘膜112的宽度w1。

图17是用于说明根据本发明构思的一些实施例的半导体器件的示意性布局图。图18是沿图17中的线h-h截取的截面图。为了便于解释，可以限制或省略对参照图1至图5和图13至图17描述的内容的重复描述。

参照图17和图18，在根据一些实施例的半导体器件中，元件隔离结构160还包括连接隔离区166。元件隔离结构160的连接隔离区166可以连接第一隔离区162和第二隔离区164。例如，连接隔离区166可以形成在第一隔离区162与第二隔离区164之间的第一层间绝缘膜191上。在这种情况下，连接隔离区166可以将第一隔离区162的上部与第二隔离区164的上部彼此连接。

在一些实施例中，连接隔离区166的上表面可以高于第一栅极结构gs1、第二栅极结构gs2和第三栅极结构gs3的上表面。连接隔离区166可以例如形成为用于形成第一隔离区162和第二隔离区164的平坦化工艺的残余物。

图19是示出根据本发明构思的一些实施例的半导体器件的截面图。为了便于解释，可以限制或省略对参照图1至图5和图13至图18描述的内容的重复描述。

参照图19，在根据一些实施例的半导体器件中，连接隔离区166的底表面高于第一场绝缘膜112的上表面，并且低于第一栅极结构gs1、第二栅极结构gs2和第三栅极结构gs3的上表面。例如，连接隔离区166可以填充第一层间绝缘膜191中的第九沟槽t9。第九沟槽t9可以形成在第一隔离区162和第二隔离区164之间的第一层间绝缘膜191中。

从基板100的上表面到第九沟槽t9的最下部分的高度用h9表示。第九沟槽t9的最下部分可以高于第一场绝缘膜112的上表面。然而，第九沟槽t9的最下部分可以低于第一栅极结构gs1的上表面、第二栅极结构gs2的上表面和第三栅极结构gs3的上表面。

尽管第九沟槽t9的最下部分仅被示出为低于第一有源图案f1的上表面和第二有源图案f2的上表面，但是本发明构思的实施例不限于此。在一些实施例中，第九沟槽t9的最下部分可以高于第一有源图案f1的上表面和第二有源图案f2的上表面，并且可以低于第一栅极结构gs1的上表面、第二栅极结构gs2的上表面和第三栅极结构gs3的上表面。

在一些实施例中，连接隔离区166的底表面可以向下凸出。然而，本发明构思的实施例不限于此，连接隔离区166的底表面可以依据例如用于形成第九沟槽t9的蚀刻工艺的特性而具有各种形状。

图20是示出根据本发明构思的一些实施例的半导体器件的截面图。为了便于解释，可以限制或省略对参照图1至图5和图13至图19描述的内容的重复描述。

参照图20，在根据一些实施例的半导体器件中，连接隔离区166的底表面高于基板100的上表面，并且低于第一源/漏区150和第二源/漏区250的上表面。例如，第九沟槽t9的最下部分可以高于基板100的上表面。然而，第九沟槽t9的最下部分可以低于第一源/漏区150和第二源/漏区250的上表面。

在一些实施例中，连接隔离区166的底表面可以向下凹入。然而，本发明构思的实施例不限于此，连接隔离区166的底表面可以依据例如用于形成第九沟槽t9的蚀刻工艺的特性而具有各种形状。

图21是用于说明根据本发明构思的一些实施例的半导体器件的截面图。为了便于解释，可以限制或省略对参照图1至图5和图13至图20描述的内容的重复描述。

参照图21，在根据一些实施例的半导体器件中，连接隔离区166的底表面设置在基本上与第一隔离区162的底表面和第二隔离区164的底表面相同的平面上。例如，第九沟槽t9的底表面的高度h9可以与第一沟槽t1的底表面的高度h1和第六沟槽t6的底表面的高度h6基本相同。

图22是示出根据本发明构思的一些实施例的半导体器件的截面图。为了便于解释，可以限制或省略对参照图1至图5和图13至图21描述的内容的重复描述。

参照图22，在根据一些实施例的半导体器件中，连接隔离区166的底表面低于第一隔离区162的底表面和第二隔离区164的底表面。例如，第九沟槽t9的底表面的高度可以小于第一沟槽t1的底表面的高度h1和第六沟槽t6的底表面的高度h6。此外，例如，第九沟槽t9的底表面的高度可以小于第二沟槽t2的底表面的高度h2和第五沟槽t5的底表面的高度h5。

第九沟槽t9的底表面被示出为设置在与基板100的上表面相同的平面上，但是本发明构思的实施例不限于此。例如，第九沟槽t9的底表面的高度可以大于或小于基板100的上表面的高度。

在下文中，将参照图1至图5、图13至图16以及图23至图33来描述根据本发明构思的一些实施例的制造半导体器件的方法。图23至图30是用于解释根据本发明构思的一些实施例的制造半导体器件的方法的中间步骤图。为了便于解释，可以限制或省略对参照图1至图22描述的内容的重复描述。

参照图23，在基板100上形成有源图案ap。

有源图案ap可以形成为从基板100突出。例如，有源图案ap可以沿第一方向(图1中的x)延伸。有源图案ap可以是基板100的一部分，并且可以包括从基板100生长的外延层。

参照图24，隔离有源图案ap。例如，可以在有源图案ap中形成鳍切割沟槽112t。随后，可以形成填充鳍切割沟槽112t的至少一部分的第一场绝缘膜112。因此，可以在基板100上形成由第一场绝缘膜112分离的第一有源图案f1和第二有源图案f2。

在一些实施例中，第一场绝缘膜112的上表面的高度可以小于第一有源图案f1的上表面和第二有源图案f2的上表面的高度。例如，可以执行第一场绝缘膜112的凹陷工艺，并且可以形成上表面比第一有源图案f1的上表面和第二有源图案f2的上表面的高度低的第一场绝缘膜112。

参照图25，在第一场绝缘膜112、第一有源图案f1和第二有源图案f2上形成多个伪栅极结构dg。多个伪栅极结构dg可以形成为与第一有源图案f1和第二有源图案f2交叉。例如，每个伪栅极结构dg可以沿第二方向(图1中的y)延伸。在一些实施例中，每个伪栅极结构dg可以包括伪栅极绝缘膜520、伪栅电极530、初步栅极间隔物545和伪覆盖图案550。

在一些实施例中，多个伪栅极结构dg的一部分可以沿着第一有源图案f1的上表面和第一场绝缘膜112的上表面延伸。此外，多个伪栅极结构dg的另一部分可以沿着第二有源图案f2的上表面和第一场绝缘膜112的上表面延伸。

参照图26，在第一有源图案f1和第二有源图案f2中分别形成第一源/漏区150和第二源/漏区250。例如，可以使用每个伪栅极结构dg作为蚀刻掩模来蚀刻第一有源图案f1和第二有源图案f2的一些部分。结果，可以在第一有源图案f1中形成第一源/漏沟槽150t，可以在第二有源图案f2中形成第二源/漏沟槽250t。

随后，可以形成分别填充第一源/漏沟槽150t和第二源/漏沟槽250t的第一源/漏区150和第二源/漏区250。第一源/漏区150和第二源/漏区250可以通过例如外延生长工艺来形成，但是本发明构思的实施例不限于此。

参照图27，形成第一栅极结构gs1、第二栅极结构gs2和第三栅极结构gs3以代替伪栅极绝缘膜520和伪栅电极530。例如，可以形成覆盖每个伪栅极结构dg的侧壁的第一层间绝缘膜191。随后，可以去除伪栅极绝缘膜520和伪栅电极530，以在第一层间绝缘膜191中限定多个栅极沟槽140t、240t、340t和440t。随后，可以在相应的栅极沟槽140t、240t、340t和440t中填充栅极绝缘膜120、220、320和420、栅电极130、230、330和430以及覆盖图案155、255、355和455，以形成均沿第二方向y延伸的第一栅极结构至第四栅极结构gs1、gs2、gs3和gs4。

参照图28，形成用于暴露第四栅极结构gs4的第一掩模图案m1。例如，第一掩模图案m1可以暴露第四覆盖图案455的上表面。第一掩模图案m1被示出为不暴露第一隔离间隔物440的上表面，但是本发明构思的实施例不限于此。例如，第一掩模图案m1可以暴露第一隔离间隔物440的上表面。

参照图29，在第一有源图案f1和第一场绝缘膜112中形成第一隔离沟槽st1。例如，可以使用第一掩模图案m1作为蚀刻掩模来对第四覆盖图案455、第四栅电极430、第四栅极绝缘膜420、第一有源图案f1和第一场绝缘膜112进行蚀刻，从而形成包括位于第一有源图案f1中的第一沟槽t1和位于第一场绝缘膜112中的第二沟槽t2的第一隔离沟槽st1。

第一沟槽t1的底表面的高度h1被示出为与第二沟槽t2的底表面的高度h2相同，但这仅是为了便于描述，本发明构思的实施例不限于此。例如，第一沟槽t1的底表面的高度h1和第二沟槽t2的底表面的高度h2可以根据例如形成第一隔离沟槽st1的蚀刻工艺的特性而不同。

参照图30，形成填充第一隔离沟槽st1的元件隔离结构160。例如，可以形成填充第一隔离沟槽st1的绝缘膜。随后，可以执行平坦化工艺，直到第一栅极结构gs1、第二栅极结构gs2和第三栅极结构gs3的上表面被暴露。结果，可以形成在第一有源图案f1与第一场绝缘膜112之间穿过的元件隔离结构160。

接下来，参照图1至图5，在第一层间绝缘膜191、第一栅极结构gs1、第二栅极结构gs2和第三栅极结构gs3以及元件隔离结构160上形成第二层间绝缘膜192。结果，可以形成从第一隔离沟槽st1的底表面延伸到第二层间绝缘膜192的底表面的元件隔离结构160。

图31至图33是用于解释根据本发明构思的一些实施例的制造半导体器件的方法的中间步骤图。为了便于解释，可以限制或省略对参照图1至图30描述的内容的重复描述。

作为参照，图31是用于说明图27之后的过程的图。参照图31，形成暴露第三栅极结构gs3和第四栅极结构gs4的第二掩模图案m2。例如，第二掩模图案m2可以暴露第三覆盖图案355和第四覆盖图案455的上表面。第二掩模图案m2被示出为暴露第三栅极结构gs3与第四栅极结构gs4之间的第一层间绝缘膜191，但是本发明构思的实施例不限于此。在一些实施例中，第二掩模图案m2可以不暴露第三栅极结构gs3与第四栅极结构gs4之间的第一层间绝缘膜191。

参照图32，在第一有源图案f1和第一场绝缘膜112中形成第一隔离沟槽st1，在第二有源图案f2和第一场绝缘膜112中形成第二隔离沟槽st2。例如，通过使用第二掩模图案m2作为蚀刻掩模，可以对第四覆盖图案455、第四栅电极430、第四栅极绝缘膜420、第一有源图案f1、第三覆盖图案355、第三栅电极330、第三栅极绝缘膜320、第二有源图案f2和第一场绝缘膜112进行蚀刻。以这种方式，可以形成包括位于第一有源图案f1中的第一沟槽t1和位于第一场绝缘膜112中的第二沟槽t2的第一隔离沟槽st1。此外，可以形成包括位于第二有源图案f2中的第六沟槽t6和位于第一场绝缘膜112中的第五沟槽t5的第二隔离沟槽st2。

在一些实施例中，可以不蚀刻第三栅极结构gs3与第四栅极结构gs4之间的第一层间绝缘膜191和/或第一场绝缘膜112。然而，本发明构思的实施例不限于此。依据用于形成第一隔离沟槽st1和第二隔离沟槽st2的蚀刻工艺的特性，可以对第三栅极结构gs3与第四栅极结构gs4之间的第一层间绝缘膜191和/或第一场绝缘膜112进行蚀刻。

参照图33，形成填充第一隔离沟槽st1和第二隔离沟槽st2的元件隔离结构160。例如，可以形成包括用于填充第一隔离沟槽st1的第一隔离区162和用于填充第二隔离沟槽st2的第二隔离区164的元件隔离结构160。

接下来，参照图13至图16，在第一层间绝缘膜191、第一栅极结构gs1、第二栅极结构gs2、第三栅极结构gs3和元件隔离结构160上形成第二层间绝缘膜192。因此，可以形成从第一隔离沟槽st1和第二隔离沟槽st2的底表面延伸到第二层间绝缘膜192的底表面的元件隔离结构160。

总结详细描述，本领域技术人员将理解，在基本上不脱离本发明构思的原理的情况下，可以对优选实施例进行许多变化和修改。因此，所公开的本发明的优选实施例仅以一般性的和描述性的意义来使用，而不出于限制的目的。

尽管已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。因此，参考所附权利要求而不是前面的描述来指示本发明的范围，希望当前实施例在所有方面都被认为是说明性的而非限制性的。