芯片封装体的形成方法与流程

本发明实施例涉及芯片封装体的形成方法，特别涉及具有屏蔽结构的芯片封装体。

背景技术：

半导体装置被用于各式各样的电子应用中，例如个人电脑、手机、数码相机和其他电子设备。半导体装置的制造包含在半导体基底上依序沉积绝缘或介电层、导电层和半导体层，且使用微影(光刻，lithography)和蚀刻工艺将各种材料层图案化以在半导体基底上形成电路组件及元件。

通过持续地降低最小部件(feature)尺寸，半导体工业不断在改善各种电子组件(例如晶体管、二极管、电阻、电容等)的整合密度，使得在给定的区域中允许整合更多的组件。显著地增加输入/输出(input/output，i/o)连接。发展使用较少的区域或具有较低的高度的较小封装结构以对半导体装置进行封装。

目前已发展新的封装技术以进一步提升半导体装置的密度和功能。这些相对较新型的半导体装置的封装技术面临制造流程的挑战。

技术实现要素：

根据本发明的一些实施例，提供芯片封装体的形成方法。方法包含在承载基底上形成多个导电结构。方法也包含在承载基底上设置半导体晶粒使得导电结构环绕半导体晶粒。此外，方法包含在半导体晶粒和导电结构上设置屏蔽层。屏蔽层与导电结构电性连接。

根据本发明的一些实施例，提供芯片封装体的形成方法。方法包含在承载基底上形成屏蔽结构。方法也包含在承载基底上设置半导体晶粒使得屏蔽结构环绕半导体晶粒。屏蔽结构具有一或多个开口暴露出包含半导体晶粒的空间。方法还包含在承载基底上形成保护层使得一部分的保护层穿过前述的一或多个开口以环绕半导体晶粒。此外，方法包含在半导体晶粒和屏蔽结构上设置屏蔽层。屏蔽层与屏蔽结构电性连接。

根据本发明的一些实施例，提供芯片封装体。芯片封装体包含重布线结构和在重布线结构上的半导体晶粒。芯片封装体也包含在半导体晶粒上的屏蔽层，以及在重布线结构上的多个导电结构。前述的导电结构环绕半导体晶粒且与屏蔽层电性连接。

根据本发明的一些实施例，提供芯片封装体。芯片封装体包含重布线结构和在重布线结构上的第一半导体晶粒与第二半导体晶粒。芯片封装体也包含在第一半导体晶粒上的屏蔽层。芯片封装体还包含在重布线结构上的多个导电结构。前述的导电结构环绕第一半导体晶粒放置的区域，第二半导体晶粒放置在此区域外。

附图说明

通过以下的详述配合说明书附图，我们能更加理解本发明实施例的内容。需注意的是，根据产业上的标准做法，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，这些部件的尺寸可能被任意地增加或减少。

图1a-图1f是根据一些实施例，显示形成芯片封装体的工艺中各个阶段的剖面示意图。

图2a-图2e是根据一些实施例，显示形成芯片封装体的工艺中各个阶段的剖面示意图。

图3是根据一些实施例，显示形成芯片封装体的工艺中间阶段的上视图。

图4是根据一些实施例，显示形成芯片封装体的工艺中间阶段的上视图。

图5是根据一些实施例，显示形成芯片封装体的工艺中间阶段的上视图。

图6是根据一些实施例，显示形成芯片封装体的工艺中间阶段的上视图。

图7是根据一些实施例，显示形成芯片封装体的工艺中间阶段的上视图。

图8a-图8c是根据一些实施例，显示形成芯片封装体的工艺中各个阶段的剖面示意图。

图9是根据一些实施例，显示芯片封装体的剖面示意图。

图10是根据一些实施例，显示芯片封装体的剖面示意图。

图11是根据一些实施例，显示芯片封装体的剖面示意图。

图12是根据一些实施例，显示芯片封装体的剖面示意图。

图13是根据一些实施例，显示芯片封装体的剖面示意图。

图14是根据一些实施例，显示芯片封装体的屏蔽层的上视图。

图15是根据一些实施例，显示芯片封装体的屏蔽层的上视图。

附图标记说明：

20～保护基底；

100～承载基底；

102～互连结构；

104～绝缘层；

106、107、206～导电部件；

108、108s～导电结构；

108s'、108s”～导电墙；

110a、110b～半导体晶粒；

114～接合结构；

116～底部填充元件；

118、210、212～保护层；

120～导电凸块；

200～板材；

202a、202b～导电膜；

204～开口；

207～天线层；

208、208'、806～屏蔽层；

214、214s～导电元件；

802～粘着元件；

804～电路板；

902～被动组件；

g～开口；

g'～穿孔；

w1～距离；

w2、w3～宽度。

具体实施方式

以下公开提供了很多不同的实施例或范例，用于实施本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本公开的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，以下叙述中提及第一部件形成于第二部件之上或上方，可能包含第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。此外，本公开在各种范例中可能重复参考数字及/或字母，此重复是为了简化和清楚，并非在讨论的各种实施例及/或组态之间指定其关系。

再者，空间上相关的用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”和其他类似的用语可用于此，使得描述图中所示的一元件或部件与其他元件或部件之间的关系更加地容易。此空间上相关的用语可涵盖除附图描绘的方向外，使用或操作中的装置的不同方向。设备可以其他方向定位(旋转90度或其他方向)，且在此使用的空间相关描述可同样依此解读。

本发明的一些实施例是与三维(threedimensional，3d)封装或三维-集成电路(threedimensionalintegratedcircuit，3d-ic)装置有关。本发明的一些实施例也可包含其他部件和工艺。举例而言，可包含测试结构(testingstructure)以帮助对于三维封装或三维集成电路装置进行的验证测试。测试结构可例如包含形成于重布线层内或形成于基底上的测试接垫(testpad)，以便能够对三维封装或三维集成电路进行测试、对探针及/或探针卡(probecard)进行使用等。可对中间结构和最终结构进行验证测试。另外，可将本文所公开的结构和方法与包含对已知良好晶粒进行中间验证的测试方法结合使用，以提高良率并降低成本。

以下描述了本发明的一些实施例。可在下述实施例的步骤的前、中、后提供额外的操作。以下描述的一些步骤可在不同的实施例中被取代或删除。可在半导体装置结构中加入额外的部件。以下描述的一些部件可在不同的实施例中被取代或删除。虽然在此讨论的一些实施例及操作是以特定的顺序予以实施，然而，这些操作可以其他的逻辑顺序予以实施。

图1a-图1f是根据一些实施例，显示形成芯片封装体的工艺中各个阶段的剖面示意图。根据一些实施例，如图1a所示，在承载基底100上形成互连结构102。互连结构102可作为布线(routing)所用的重布线结构。如图1a所示，互连结构102包含多个绝缘层104和多个导电部件106。导电部件106可包含导线(conductiveline)、导孔(conductivevia)及/或导电垫。互连结构102也包含用于承载或接收其他元件(例如导电柱或半导体晶粒(die))的导电部件107。

一些实施例中，一些导电部件107暴露于绝缘层104的最顶面，或自绝缘层104的最顶面突出。暴露出或突出的导电部件107可作为后续将形成的导电凸块(例如含锡的焊料凸块)及/或导电柱(例如铜柱)的接合垫。

绝缘层104可由一或多个高分子材料制成，或者包含一或多个高分子材料。高分子材料可包含聚苯并恶唑(polybenzoxazole，pbo)、聚亚酰胺(polyimide，pi)、一或多个其他合适的高分子材料，或前述的组合。一些实施例中，高分子材料是感光性的。一些实施例中，一些或全部的绝缘层104是由非高分子材料的介电材料制成，或者包含非高分子材料的介电材料。介电材料可包含氧化硅、碳化硅、氮化硅、氮氧化硅、一或多个其他合适的材料，或前述的组合。

导电部件106可包含提供水平方向上的电性连接的导线，以及提供垂直方向上的电性连接的导孔。导电部件106可由铜、铝、金、钴、钛、石墨烯(graphene)、一或多个其他合适的材料，或前述的组合制成，或者包含上述材料。

互连结构102的形成可包含多道沉积或涂布工艺、多道图案化工艺及/或多道平坦化工艺。

沉积或涂布工艺可用于形成绝缘层及/或导电层。沉积或涂布工艺可包含旋转涂布(spincoating)工艺、电镀(electroplating)工艺、无电(electroless)电镀工艺、化学气相沉积(chemicalvapordeposition，cvd)工艺、物理气相沉积(physicalvapordeposition，pvd)工艺、原子层沉积(atomiclayerdeposition，ald)工艺、一或多个其他合适的工艺，或前述的组合。

图案化工艺可用于将已形成的绝缘层及/或已形成的导电层图案化。图案化工艺可包含微影工艺、能量束钻孔(energybeamdrilling)工艺(例如激光(laser)束钻孔工艺、离子束钻孔工艺或电子束钻孔工艺)、蚀刻工艺、机械钻孔工艺、一或多个其他合适的工艺，或前述的组合。

平坦化工艺可用于对已形成的绝缘层及/或已形成的导电层提供平坦的顶面，以促进后续的工艺。平坦化工艺可包含机械研磨工艺、化学机械抛光(chemicalmechanicalpolishing，cmp)工艺、一或多个其他合适的工艺，或前述的组合。

然而，本公开的实施例可具有多种变化及/或调整。一些其他的实施例中并未形成互连结构102。

随后，根据一些实施例，如图1a所示，在一些导电部件107上形成导电结构108和108s(又称为接地结构或导电接地结构)。一些实施例中，导电结构108用于信号传输。一些实施例中，导电结构108s作为屏蔽(shielding)结构，能避免后续将设置的半导体晶粒所产生的电磁干扰(electromagneticinterference，emi)。

一些实施例中，导电结构108和108s为导电柱。一些实施例中，导电结构108和108s具有大抵上直的侧壁。导电结构108和108s的侧壁可大抵上垂直于承载基底100的顶表面。导电结构108和108s可由铜、铝、钛、钴、金、含锡合金、一或多个其他合适的材料，或前述的组合制成，或者包含上述材料。

导电结构108和108s的形成可使用电镀工艺、无电电镀工艺、物理气相沉积(pvd)工艺、化学气相沉积(cvd)工艺、一或多个其他合适的工艺，或前述的组合。一些其他的实施例中，将导电结构108和108s取放(pickandplace)于暴露的导电部件107上。含锡的焊料元件可用于固定导电结构108和108s。一些实施例中，同时形成导电结构108和108s。一些其他的实施例中，分别形成导电结构108和108s。举例而言，导电结构108是在导电结构108s之前形成的。或者，导电结构108s是在导电结构108之前形成的。

根据一些实施例，如图1b所示，在承载基底100上设置半导体装置，例如半导体晶粒110a和110b。如图1b所示，半导体晶粒110b设置于由导电结构108s所环绕的区域之外。

一些实施例中，半导体晶粒110a和110b(又称为元件)设置于一些暴露的导电部件107上。半导体晶粒110a和110b可为系统单芯片(system-on-chip，soc)的芯片。一些其他的实施例中，元件110a和110b为具有整合功能、包含两个或更多芯片的系统集成电路(systemonintegratedcircuit，soic)装置。在这些例子中，参考符号“110a或110b”用以指称半导体装置。半导体装置可包含一个晶粒、多个晶粒，或系统集成电路芯片装置。举例而言，一个或两个元件110a和110b包含多个半导体晶粒的堆叠。

一些实施例中，半导体晶粒110a包含射频集成电路(radio-frequencyintegratedcircuit，rf-ic)，例如射频前端(radio-frequencyfrontend，rffe)模块。半导体晶粒110a的操作频率在射频范围内。半导体晶粒110a在操作期间可产生波长相应于操作频率的电磁波。

举例而言，半导体晶粒110a的操作频率可约为28千兆赫(ghz)。在这些例子中，半导体晶粒110a在操作期间可产生波长约为10.7毫米(mm)的电磁波。举例而言，电磁波可通过保护基底20的天线层207进行讯号发送或接收。一些例子中，产生的电磁波可能对附近的装置元件的运行产生负面的影响(例如半导体晶粒100b或在附近的其他芯片封装体内的其他装置元件)。一些实施例中，后续将形成屏蔽结构及/或屏蔽层以避免产生的电磁波传送至附近的装置元件并影响附近的装置元件的运行。

一些实施例中，半导体晶粒110b包含低噪声放大器(low-noiseamplifier，lna)模块、低损耗滤波器(low-lossfilter)模块、功率放大器(poweramplifier，pa)模块、基频(baseband)模块、电源管理集成电路(powermanagementintegratedcircuit，pmic)、存储器模块、微机电系统(micro-electromechanicalsystem，mems)模块、纳米机电系统(nano-electromechanicalsystem，nems)模块、一或多个其他合适的电路，或前述的组合。一些实施例中，半导体晶粒110b并未包含任何射频集成电路。

一些实施例中，在承载基底100上的互连结构102上设置半导体晶粒110a和110b。一些实施例中，半导体晶粒110a和110b通过接合结构114与互连结构102的一些导电部件107接合。接合结构114可与半导体晶粒110a和110b的一些导电部件107和导电部件112进行物理上和电性上的连接。半导体晶粒110a和110b的导电部件112可包含导电垫、导电柱、导电线路或前述的相似导电结构。

一些实施例中，接合结构114为焊料凸块，例如含锡的焊料凸块，或者包含上述材料。含锡的焊料凸块可还包含铜、银、金、铝、铅、一或多个其他合适的材料，或前述的组合。一些实施例中，含锡的焊料凸块不含铅。接合结构114的形成方法可包含一或多道回流(reflow)工艺及/或一或多道电镀工艺。

根据一些实施例，如图1b所示，形成底部填充(underfill)元件116以保护接合结构114。底部填充元件116由一或多个高分子材料制成，或者包含一或多个高分子材料。底部填充元件116可包含以环氧树脂为基底的树脂(epoxy-basedresin)。一些实施例中，底部填充元件116还包含填充物(filler)分散于以环氧树脂为基底的树脂之中。一些实施例中，底部填充元件116的形成包含射出成型(injecting)工艺、点胶(dispensing)工艺、薄膜贴合(filmlamination)工艺、应用工艺、一或多个其他合适的工艺，或前述的组合。一些实施例中，接着使用热固化(thermalcuring)工艺以完成底部填充元件116的形成。

根据一些实施例，如图1c所示，提供或接收保护基底20，且保护基底20是准备好可接合于导电结构108和108s上的。一些实施例中，保护基底20包含板材200和屏蔽层208。一些实施例中，保护基底20也包含导电元件214和214s。一些实施例中，保护基底20包含天线层、主贴片(mainpatch)元件、寄生贴片(parasiticpatch)元件、接地层、一或多个其他合适的元件，或前述的组合。

图2a-图2e是根据一些实施例，显示形成芯片封装体的工艺中各个阶段的剖面示意图。一些实施例中，图1c中的保护基底20是使用如图2a-图2e所示的工艺以形成。

根据一些实施例，如图2a所示，在板材200相对两侧的表面上形成导电膜202a和202b。导电膜202a和202b可在后续的电镀工艺中给予帮助。板材200可由高分子材料、陶瓷材料、金属材料、半导体材料、一或多个其他合适的材料，或前述的组合制成，或者包含上述材料。举例而言，板材200包含树脂、预浸材(prepreg)、玻璃及/或陶瓷。

导电膜202a和202b可由铝、铜、钴、金、钛、一或多个其他合适的材料，或前述的组合制成，或者包含上述材料。导电膜202a和202b的形成可使用热压(thermalcompression)工艺、物理气相沉积(pvd)工艺、化学气相沉积(cvd)工艺、贴合(lamination)工艺、印刷工艺、一或多个其他合适的工艺，或前述的组合。

然而，本公开的实施例不限于此。一些其他的实施例中并未形成导电膜202a和202b。

根据一些实施例，如图2b所示，将导电膜202a和202b以及板材200部分地移除以形成开口204。一些实施例中，开口204完全穿过板材200以及导电膜202a和202b。开口204的形成可使用能量束钻孔工艺、机械钻孔工艺、微影及蚀刻工艺、一或多个其他合适的工艺，或前述的组合。能量束钻孔工艺可包含激光钻孔工艺、离子束钻孔工艺、电子束钻孔工艺、等离子体束钻孔工艺、一或多个其他合适的工艺，或前述的组合。

随后，根据一些实施例，在图2b所示的结构上沉积晶种层。晶种层延伸至导电膜202a和202b上。晶种层更延伸至开口204的侧壁上。随后，在晶种层上形成图案化的光刻胶层。图案化的光刻胶层具有部分暴露出晶种层的开口，这些开口定义出后续将要形成在板材200上的导电部件的图案。然后，在未被图案化的光刻胶层覆盖的部分的晶种层上电镀形成一或多个导电材料。随后，移除图案化的光刻胶层。使用一或多道蚀刻工艺以移除原本由图案化的光刻胶层所覆盖的部分的晶种层。在进行一或多道蚀刻工艺的期间也移除原本由图案化的光刻胶层所覆盖的部分的导电膜202a和202b。

结果，根据一些实施例，如图2c所示，部分地暴露出板材200。电镀形成的导电材料的剩余部分、晶种层的剩余部分以及导电膜202a和202b的剩余部分共同形成具有预期图案的导电部件206。一些导电部件206穿透板材200以提供放置在板材200相对两侧的表面上的元件之间的电性连接。

一些实施例中，如图2c所示，一些导电部件206共同形成一个(或多个)天线层207(又称为天线结构或天线元件)。可对天线层207的图案进行微调以提供预期的功能。一些实施例中，天线层207为在法线方向(normaldirection)上用于接收及/或传送电磁信号的天线(例如贴片天线(patchantenna))。一些其他的实施例中，天线层207为在侧向(sidedirection)上用于接收及/或传送电磁信号的端射(end-fire)天线。一些实施例中，在板材200上形成具有不同功能的多个天线层。

根据一些实施例，如图1c所示，在板材200的底表面上形成屏蔽层208(又称为屏蔽元件)。一些实施例中，一或多个导电部件206形成屏蔽层208。在这些例子中，将相同的导电材料层图案化以形成天线层207和屏蔽层208。天线层207和屏蔽层208是由相同的材料制成。一些其他的实施例中，使用不同的工艺以形成天线层207和屏蔽层208。一些实施例中，屏蔽层208和天线层207是由不同的材料制成。

根据一些实施例，如图2d所示，在板材200相对两侧的表面上形成保护层210和212。保护层210和212可由以环氧树脂为基底的树脂、聚亚酰胺(pi)、双-苯环丁烯(bcb)、聚苯并恶唑(pbo)、一或多个其他合适的材料，或前述的组合制成，或者包含上述的材料。保护层210和212具有部分暴露出导电部件206的多个开口。举例而言，如图2d所示，部分地暴露出天线层207和屏蔽层208。保护层210和212的形成方法包含涂布工艺和微影工艺。涂布工艺可包含旋转涂布工艺、喷涂(spraycoating)工艺、贴合工艺、一或多个其他合适的工艺，或前述的组合。

根据一些实施例，如图2e所示，在一些导电部件206上形成导电元件214(又称为导电凸块)。一些实施例中，如图2d所示，在屏蔽层208暴露出的部分上形成导电元件214s(又称为导电凸块)。一些实施例中，导电凸块214和214s是由相同的材料制成。一些实施例中，导电凸块214和214s为含锡的焊料元件。含锡的焊料元件可还包含铜、银、金、铝、铅、一或多个其他合适的材料，或前述的组合。一些实施例中，含锡的焊料元件不含铅。导电凸块214和214s的形成可包含一或多道镀覆工艺(例如电镀工艺)及/或一或多道回流工艺。随后，可执行分割(singulation)工艺以对结构进行裁切。结果形成多个保护基底20。在图2e中显示一个保护基底20。

根据一些实施例，再往回参见图1c，放置保护基底20使得导电元件214大抵上对齐于导电结构108。保护基底20的放置也使得导电元件214s大抵上对齐于导电结构108s。如上所述，一些实施例中，导电元件214和214s为含锡的焊料元件，可促进后续的接合工艺。

根据一些实施例，如图1d所示，将保护基底20与导电结构108和108s接合。一些实施例中，保护基底20通过导电凸块214和214s与导电结构108和108s接合。如上所述，一些实施例中，导电凸块214和214s为含锡的焊料凸块。可使用回流工艺以将导电凸块214和214s分别与导电结构108和108s接合。一些实施例中，在将保护基底20与导电结构214和214s接合之后，也将屏蔽层208设置在半导体晶粒110a上。屏蔽层208通过导电凸块214s与导电结构108s电性连接。

屏蔽层208和共同作为屏蔽结构的多个导电结构108s可以避免半导体晶粒110a产生的电磁波影响附近的装置元件(例如半导体晶粒110b或其他附近的封装体)的运行。一些其他未形成导电结构108s或屏蔽层208的例子中，半导体晶粒110a产生的电磁波可对半导体晶粒110b的运行或其他附近的装置元件的运行产生负面影响。

图3是根据一些实施例，显示形成芯片封装体的工艺中间阶段的上视图。一些实施例中，图3显示图1b所示的结构的上视图。为了简化及清楚说明，仅显示屏蔽结构、最上层的绝缘层104以及半导体晶粒110a和110b。

根据一些实施例，如图3所示，导电结构108s环绕或包围半导体晶粒110a所放置的空间。半导体晶粒110b放置于导电结构108s所环绕的区域之外。一些实施例中，每一个导电结构108s在上视图中皆具有圆形的轮廓。这些导电结构108s共同形成屏蔽结构。屏蔽结构具有暴露出包含半导体晶粒110a的空间的多个开口g。因此，在后续形成保护层的工艺中，一部分的保护层可穿过开口g以环绕和保护半导体晶粒110a。

一些实施例中，如图3所示，两个相邻的导电结构108s彼此分隔一段距离w1。距离w1可在约10微米(μm)至半导体晶粒110a所产生的电磁波波长的一半的范围内。如图3所示，每一个导电结构108s具有宽度w2。一些实施例中，宽度w2在约5μm至约距离w1的十倍的范围内，以确保具有足够的屏蔽效果。

一些例子中，若距离w1小于约10μm，随后形成的保护层将无法穿过开口g以保护半导体晶粒110a。或者，随后形成的保护层将无法完全地环绕和保护半导体晶粒110a，对芯片封装体的可靠度和品质将产生负面影响。

一些其他的例子中，若距离w1大于半导体晶粒110a所产生的电磁波波长的一半，屏蔽效果可能不足。结果可能导致半导体晶粒110a在操作中产生的电磁波无法受到良好地屏蔽，且可能传送至附近的装置元件(例如半导体晶粒110b或其他附近的封装体)进而对运行产生负面影响。

举例而言，半导体晶粒110a的操作频率可约为28ghz。在这些例子中，半导体晶粒110a在操作期间可产生波长约为10.7mm的电磁波。在这些例子中，半导体晶粒110a产生的电磁波波长的一半约为5.35mm。一些实施例中，距离w1设定在约10μm至约5.35mm的范围内以确保具有足够的屏蔽效果，并确保半导体晶粒110a能受到足够的保护。一些实施例中，宽度w2设定在约5μm至约53.5mm的范围内。

然而，本公开的实施例不限于此。本公开的实施例可具有多种变化及/或调整。不同的导电结构的上视图可具有不同的形状。

图4是根据一些实施例，显示形成芯片封装体的工艺中间阶段的上视图。一些实施例中，图4显示图1b所示的结构的上视图。为了简化及清楚说明，仅显示屏蔽结构、最上层的绝缘层104以及半导体晶粒110a和110b。

根据一些实施例，如图4所示，半导体晶粒110a不只由导电结构108s所环绕，也由导电墙108s'所环绕。一些实施例中，导电墙108s'的侧向延伸方向大抵上平行于半导体晶粒110a侧边的侧向延伸方向。导电结构108s和导电墙108s'共同作为屏蔽结构。

屏蔽结构具有暴露出包含半导体晶粒110a的空间的多个开口g。因此，在后续形成保护层的工艺中，一部分的保护层可穿过开口g以环绕和保护半导体晶粒110a。一些实施例中，任何相邻的导电结构108s及/或导电墙108s'之间的距离在约10μm至半导体晶粒110a所产生的电磁波波长的一半的范围内。

本公开的实施例可具有多种变化及/或调整。图5是根据一些实施例，显示形成芯片封装体的工艺中间阶段的上视图。一些实施例中，图5显示图1b所示的结构的上视图。为了简化及清楚说明，仅显示屏蔽结构、最上层的绝缘层104以及半导体晶粒110a和110b。

一些实施例中，如图5所示，每一个导电结构108s在上视图中皆具有椭圆形的轮廓。这些导电结构108s共同形成屏蔽结构。屏蔽结构具有暴露出包含半导体晶粒110a的空间的多个开口g。因此，在后续形成保护层的工艺中，一部分的保护层可穿过开口g以环绕和保护半导体晶粒110a。一些实施例中，任何相邻的导电结构108s及/或导电墙108s'之间的距离在约10μm至半导体晶粒110a所产生的电磁波波长的一半的范围内。

本公开的实施例可具有多种变化及/或调整。图6是根据一些实施例，显示形成芯片封装体的工艺中间阶段的上视图。一些实施例中，图6显示图1b所示的结构的上视图。为了简化及清楚说明，仅显示屏蔽结构、最上层的绝缘层104以及半导体晶粒110a和110b。

一些实施例中，半导体晶粒110a由作为屏蔽结构的单一个导电墙108s”所环绕。屏蔽结构具有暴露出包含半导体晶粒110a的空间的开口g。因此，在后续形成保护层的工艺中，一部分的保护层可穿过开口g以环绕和保护半导体晶粒110a。一些实施例中，开口g的宽度在约10μm至半导体晶粒110a所产生的电磁波波长的一半的范围内。

本公开的实施例可具有多种变化及/或调整。图7是根据一些实施例，显示形成芯片封装体的工艺中间阶段的上视图。一些实施例中，图7显示图1b所示的结构的上视图。为了简化及清楚说明，仅显示屏蔽结构、最上层的绝缘层104以及半导体晶粒110a和110b。

一些实施例中，如图7所示，每一个导电结构108s在上视图中皆具有椭圆形的轮廓。一些实施例中，如图7所示，一个或每一个导电结构108s的长轴是沿着大抵上平行于半导体晶粒110a相应的侧边的延伸方向上延伸。

这些导电结构108s共同形成屏蔽结构。屏蔽结构具有暴露出包含半导体晶粒110a的空间的多个开口g。因此，在后续形成保护层的工艺中，一部分的保护层可穿过开口g以环绕和保护半导体晶粒110a。一些实施例中，任何相邻的导电结构108s及/或导电墙108s'之间的距离在约10μm至半导体晶粒110a所产生的电磁波波长的一半的范围内。

一些实施例中，如上所述，屏蔽结构及屏蔽层208彼此电性连接。因此，屏蔽结构(包含导电结构108s及/或导电墙108s')和屏蔽层208可一起降低或避免半导体晶粒110a所产生的电磁干扰(emi)现象。根据一些实施例，屏蔽层208可具有多种变化及/或调整。举例而言，屏蔽层208在上视图中可具有许多变化。

图14是根据一些实施例，显示芯片封装体的屏蔽层的上视图。一些实施例中，图14显示出图1d所示的屏蔽层208的上视图。一些实施例中，屏蔽层208为导电板。一些实施例中，导电板不具有开口或穿孔。一些实施例中，屏蔽层208覆盖屏蔽结构(包含导电结构108s及/或导电墙108s')和半导体晶粒110a。

本公开的实施例可具有多种变化及/或调整。图15是根据一些实施例，显示芯片封装体的屏蔽层的上视图。一些实施例中，屏蔽层208为具有许多穿孔g'的导电网状物(mesh)。一些实施例中，每一个穿孔g'设定为具有宽度w3，且宽度w3在约10μm至半导体晶粒110a所产生的电磁波波长的一半的范围内。因此可确保屏蔽层208的屏蔽效率。

一些其他的实施例中，屏蔽层208包含导电板和导电网状物的组合。举例而言，屏蔽层208的一部分为不具有穿孔g'的导电板，而屏蔽层208的另一部分为具有穿孔g'的导电网状物。

根据一些实施例，如图1e所示，形成环绕半导体晶粒110a和110b以及导电结构108s和108的保护层118。一些实施例中，保护层118穿过在导电结构108s之间的开口g(如图3、图4、图5、图6或图7所示)以环绕半导体晶粒110a。一些实施例中，保护层118直接接触导电结构108和108s。一些实施例中，保护层118直接接触半导体晶粒110a和110b。一些实施例中，保护层118的一部分在半导体晶粒110a与屏蔽层208之间。

一些实施例中，保护层118的材料与板材200的材料不同。一些实施例中，保护层118的介电常数大于板材200的介电常数。一些实施例中，保护层118的损耗因数(dissipationfactor)大于板材200的损耗因数。

一些实施例中，保护层118由模塑化合物材料制成，或包含模塑化合物材料。模塑化合物材料可包含高分子材料，例如具有填充物分散于其中的以环氧树脂为基底的树脂。一些实施例中，在保护基底20与承载基底100之间导入或注入液态的模塑化合物材料。液态的模塑化合物材料可流入开口g内以密封半导体晶粒110a。然后使用热处理工艺以将液态的模塑化合物材料固化，并将其转变为保护层118。

根据一些实施例，如图1f所示，移除承载基底100，并形成导电凸块120。一些实施例中，导电凸块120为焊料凸块，例如含锡的焊料凸块，或者包含上述材料。含锡的焊料凸块可还包含铜、银、金、铝、铅、一或多个其他合适的材料，或前述的组合。一些实施例中，含锡的焊料凸块不含铅。一些实施例中，在移除承载基底100之后，在暴露的导电部件106上设置焊球(或焊料元件)。然后执行回流工艺以将焊球熔化为导电凸块120。一些其他的实施例中，在设置焊球之前，在暴露的导电部件106上形成凸块下金属化(underbumpmetallization，ubm)元件。一些其他的实施例中，在暴露的导电部件106上电镀形成焊料元件。随后，使用回流工艺以将焊料元件熔化为导电凸块120。一些实施例中，接着执行分割工艺以对形成的结构进行裁切。结果形成多个分离的芯片封装体。在图1f中显示一个芯片封装体。

本公开的实施例可具有多种变化及/或调整。图8a-图8c是根据一些实施例，显示形成芯片封装体的工艺中各个阶段的剖面示意图。根据一些实施例，如图8a所示，提供或形成相似于图1c所示的结构。

一些实施例中，如图8a所示，在保护基底20与导电结构108和108s接合之前，在半导体晶粒110a和110b上形成粘着元件802。粘着元件802可包含粘着胶带、粘着胶或其他合适的元件。

根据一些实施例，如图8b所示，将保护基底20与导电结构108和108s接合。一些实施例中，保护基底20通过导电凸块214和214s与导电结构108和108s接合。粘着元件802可帮助接合工艺以避免未对准(misalignment)及/或不预期的位移发生。

随后，根据一些实施例，如图8c所示，使用相似或相同于图1e和图1f的工艺以形成芯片封装体。

本公开的实施例可具有多种变化及/或调整。图9是根据一些实施例，显示芯片封装体的剖面示意图。一些实施例中，芯片封装体包含由导电结构108s和屏蔽层208所环绕的单一半导体晶粒(半导体晶粒110a)。

本公开的实施例可具有多种变化及/或调整。图10是根据一些实施例，显示芯片封装体的剖面示意图。一些实施例中，芯片封装体包含由导电结构108s和屏蔽层208所环绕的单一半导体晶粒(半导体晶粒110a)。如图10所示，粘着元件802形成于半导体晶粒110a与屏蔽层208之间。

本公开的实施例可具有多种变化及/或调整。图11是根据一些实施例，显示芯片封装体的剖面示意图。一些实施例中，提供或形成相同或相似于图8c所示的结构。随后，将此结构与电路板804接合。一些实施例中，电路板804为印刷电路板。一些实施例中，电路板804包含屏蔽层806。

相似于屏蔽层208，屏蔽层806可为导电板、导电网状物，或前述的组合。屏蔽层806可用以进一步地增加屏蔽效果。屏蔽层208和共同作为屏蔽结构的多个导电结构108s可一起用于避免半导体晶粒110a产生的电磁波影响附近的装置元件(例如半导体晶粒110b或其他附近的封装体)的运行。

一些实施例中，在板材200与半导体晶粒110a之间形成屏蔽层208。然而，本公开的实施例不限于此。本公开的实施例可具有多种变化及/或调整。一些其他的实施例中，在其他位置形成屏蔽层。

图12是根据一些实施例，显示芯片封装体的剖面示意图。一些实施例中，形成屏蔽层208'。屏蔽层208'具有位于板材200上的第一部分，以及穿过板材200的第二部分。因此，在这些例子中，板材200位于屏蔽层208'的第一部分与半导体晶粒110a之间。屏蔽层208'的第一部分通过导电元件214s和屏蔽层208'的第二部分与导电结构108s电性连接。屏蔽层208'的材料和形成方法可相同或相似于屏蔽层208及/或导电部件206的材料和形成方法。相似于屏蔽层208，屏蔽层806可为导电板、导电网状物，或前述的组合。

本公开的实施例可具有多种变化及/或调整。图13是根据一些实施例，显示芯片封装体的剖面示意图。图13显示相似于图11的芯片封装体的剖面示意图。一些实施例中，芯片封装体还包含一个(或多个)被动组件902。被动组件902可包含电阻、电容、电感、一或多个其他合适的元件，或前述的组合。

本公开的实施例可具有多种变化及/或调整。举例而言，可调整天线层的位置及/或数量。一些实施例中，一些导电部件106共同作为一个天线层。一些实施例中，一些导电结构108作为一个天线层。一些实施例中，形成多个天线层。

本公开的实施例形成具有屏蔽结构的芯片封装体。形成一个或多个导电结构以环绕半导体晶粒预定要放置的区域。半导体晶粒可包含射频电路，且可在操作期间产生电磁波。导电结构环绕半导体晶粒且作为屏蔽结构。因此，可避免产生的电磁波对附近的装置元件产生负面影响，可显著地改善芯片封装体的品质和效能。

根据本发明的一些实施例，提供芯片封装体的形成方法。方法包含在承载基底上形成多个导电结构。方法也包含在承载基底上设置半导体晶粒使得导电结构环绕半导体晶粒。此外，方法包含在半导体晶粒和导电结构上设置屏蔽层。屏蔽层与导电结构电性连接。

在一实施例中，芯片封装体的形成方法还包含形成保护层以环绕导电结构和半导体晶粒，以及在形成保护层之前，将保护基底与导电结构接合。

在一实施例中，芯片封装体的形成方法还包含在将保护基底与导电结构皆和之前，在保护基底上形成屏蔽层。

在一实施例中，芯片封装体的形成方法还包含在保护基底上形成天线层。

在一实施例中，其中在将保护基底与导电结构接合之前，在保护基底上形成天线层。

在一实施例中，其中保护基底通过含锡的焊料元件与导电结构接合。

在一实施例中，芯片封装体的形成方法还包含在保护基底与承载基底之间导入高分子材料，以及将高分子材料固化以形成保护层。

在一实施例中，芯片封装体的形成方法还包含在形成导电结构之前，在承载基底上形成重布线结构。

在一实施例中，芯片封装体的形成方法还包含移除承载基底，以及在重布线结构上形成导电凸块，其中重布线结构在保护层与导电凸块之间。

在一实施例中，芯片封装体的形成方法还包含在形成保护层之前，在承载基底上设置第二半导体晶粒，其中第二半导体晶粒在导电结构环绕的区域外。

根据本发明的一些实施例，提供芯片封装体。芯片封装体包含重布线结构和在重布线结构上的第一半导体晶粒与第二半导体晶粒。芯片封装体也包含在第一半导体晶粒上的屏蔽层。芯片封装体还包含在重布线结构上的多个导电结构。前述的导电结构环绕第一半导体晶粒放置的区域，第二半导体晶粒放置在此区域外。

在一实施例中，其中导电结构中的两者彼此相隔一段距离，此距离小于第一半导体晶粒产生的电磁波波长的一半。

在一实施例中，其中屏蔽层包含具有多个穿孔的导电网状物，且每一个穿孔具有宽度，此宽度小于第一半导体晶粒产生的电磁波波长的一半。

在一实施例中，其中导电结构通过含锡的焊料元件与屏蔽层电性连接。

在一实施例中，封装结构还包含环绕第一半导体晶粒和第二半导体晶粒的保护层，其中保护层直接接触导电结构。

根据本发明的一些实施例，提供芯片封装体。芯片封装体包含重布线结构和在重布线结构上的半导体晶粒。芯片封装体也包含在半导体晶粒上的屏蔽层，以及在重布线结构上的多个导电结构。前述的导电结构环绕半导体晶粒且与屏蔽层电性连接。

在一实施例中，屏蔽层包含导电板、导电网状物，或前述的组合。

在一实施例中，其中导电结构中的两者彼此相隔一段距离，此距离在约10μm至半导体晶粒产生的电磁波波长的一半的范围内。

在一实施例中，其中导电结构中的一者具有宽度，此宽度在约5μm至约前述的距离的十倍的范围内。

在一实施例中，芯片封装体还包含在重布线结构下的板材，以及形成在板材内的第二屏蔽层，其中第二屏蔽层通过导电结构与屏蔽层电性连接。

以上概述数个实施例或范例的特征，以便在本发明所属技术领域中技术人员可以更理解本发明实施例的观点。在本发明所属技术领域中技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例或范例相同的目的及/或优势。在本发明所属技术领域中技术人员也应该理解到，此类等效的结构并无悖离本发明实施例的构思与范围，且他们能在不违背本发明实施例的构思和范围之下，做各式各样的改变、取代和替换。