一种沟槽肖特基整流器的制作方法

本发明涉及半导体器件领域，具体是一种沟槽肖特基整流器。

背景技术：

肖特基势垒二极管(sbd)是中低压领域的常用功率整流器，但由于镜像电荷导致的势垒降低效应，sbd的漏电水平随着反向电压接近击穿电压而显著增大。沟槽肖特基势垒二极管，也称为沟槽mos势垒肖特基(tmbs)整流器，由于引入沟槽mos结构的电场夹断效应使反向漏电水平得到显著降低，同时外延漂移层电场得到增强，从而使正向导通压降也得到显著降低。但是现有tmbs结构中，由于沟槽mos结构的存在，使势垒电容显著增大，从而现有tmbs的反向恢复时间较长，开关损耗较大。

技术实现要素：

本发明的目的是解决现有技术中存在的问题。

为实现本发明目的而采用的技术方案是这样的，一种沟槽肖特基整流器，包括下电极层、重掺杂第一导电类型衬底层、第一导电类型漂移层、沟槽栅介质区、沟槽栅填充区、肖特基势垒接触区和上电极区。

所述重掺杂第一导电类型衬底层覆盖于下电极层之上。

所述第一导电类型漂移层覆盖于重掺杂第一导电类型衬底层之上。

所述重掺杂第一导电类型衬底层和第一导电类型漂移层采用半导体材料，主要包括硅和碳化硅。

所述沟槽栅介质区为u型槽。

所述沟槽栅介质区覆盖在第一导电类型漂移层之上的部分表面。

所述沟槽栅介质区的材料为二氧化硅材料、氮氧化硅或氧化铪。

所述沟槽栅填充区填充在沟槽栅介质区内。

所述沟槽栅填充区的材料为多晶硅。所述多晶硅材料通过原味掺杂方式或者杂质注入后退火的方式完成掺杂。

所述肖特基势垒接触区覆盖在第一导电类型漂移层之上的部分表面。

所述肖特基势垒接触区和沟槽栅介质区间隔分布。

所述肖特基势垒接触区的材料为肖特基势垒金属或高级硅化物。所述高级硅化物包括钛硅合金、铂硅合金和镍铂硅合金。

所述上电极区覆盖肖特基势垒接触区之上。

进一步，所述上电极区和沟槽栅填充区不接触。

所述上电极区由多个不连续区域构成。所述不连续区域之间由介质区隔离，即介质区和上电极区间隔排布。

优选的，所述介质区完全覆盖在沟槽栅填充区和沟槽栅介质区之上。

优选的，所述上电极区还覆盖沟槽栅介质区的部分表面。

所述介质区完全覆盖在沟槽栅填充区之上。所述介质区部分覆盖在沟槽栅介质区之上。

本发明的技术效果是毋庸置疑的。针对器件反向恢复时间较长，开关损耗较大等问题，本发明通过器件新型结构设计和制造工艺的优化，达到在不增加制造工艺步骤和制造成本的基础上获得反向恢复时间短，开关损耗小的性能。与现有沟槽肖特基二极管(也称tmbs)整流器相比，本发明通过器件新型结构设计，达到在不增加制造工艺步骤和制造成本的基础上获得反向恢复时间短，开关损耗小的性能。

附图说明

图1为本发明提供的沟槽肖特基整流器的实施例4结构示意图；

图2为本发明提供的沟槽肖特基整流器的实施例5结构示意图；

图3为本发明提供的沟槽肖特基整流器的实施例6结构示意图；

图4为本发明提供的沟槽肖特基整流器的实施例7结构示意图；

图中：下电极层1、重掺杂第一导电类型衬底层2、第一导电类型漂移层3、沟槽栅介质区4、沟槽栅填充区5、肖特基势垒接触区6、上电极区7和介质区8。

具体实施方式

下面结合实施例对本发明作进一步说明，但不应该理解为本发明上述主题范围仅限于下述实施例。在不脱离本发明上述技术思想的情况下，根据本领域普通技术知识和惯用手段，做出各种替换和变更，均应包括在本发明的保护范围内。

实施例1：

一种沟槽肖特基整流器，包括下电极层、重掺杂第一导电类型衬底层、第一导电类型漂移层、沟槽栅介质区、沟槽栅填充区、肖特基势垒接触区和上电极区。

所述重掺杂第一导电类型衬底层覆盖于下电极层之上。

所述第一导电类型漂移层覆盖于重掺杂第一导电类型衬底层之上。

所述沟槽栅介质区为u型槽。

所述沟槽栅介质区覆盖在第一导电类型漂移层之上的部分表面。

所述沟槽栅填充区填充在沟槽栅介质区内。

所述肖特基势垒接触区覆盖在第一导电类型漂移层之上的部分表面。

所述肖特基势垒接触区和沟槽栅介质区间隔分布。

所述上电极区覆盖肖特基势垒接触区之上。

实施例2：

一种沟槽肖特基整流器，包括下电极层1、重掺杂第一导电类型衬底层2、第一导电类型漂移层3、沟槽栅介质区4、沟槽栅填充区5、肖特基势垒接触区6和上电极区7。

所述重掺杂第一导电类型衬底层2覆盖于下电极层1之上。

所述第一导电类型漂移层3覆盖于重掺杂第一导电类型衬底层2之上。

所述重掺杂第一导电类型衬底层2和第一导电类型漂移层3采用半导体材料，主要包括硅和碳化硅。

所述沟槽栅介质区4为u型槽。

所述沟槽栅介质区4覆盖在第一导电类型漂移层3之上的部分表面。

所述沟槽栅介质区4的材料为二氧化硅材料、氮氧化硅或氧化铪。

所述沟槽栅填充区5填充在沟槽栅介质区4内。

所述沟槽栅填充区5的材料为多晶硅。所述多晶硅材料通过原味掺杂方式或者杂质注入后退火的方式完成掺杂。

所述肖特基势垒接触区6覆盖在第一导电类型漂移层3之上的部分表面。

所述肖特基势垒接触区6和沟槽栅介质区4间隔分布。

所述肖特基势垒接触区6的材料为肖特基势垒金属或高级硅化物。所述高级硅化物包括钛硅合金、铂硅合金和镍铂硅合金。

所述上电极区7覆盖肖特基势垒接触区6之上。

进一步，所述上电极区7和沟槽栅填充区5不接触。

所述上电极区7由多个不连续区域构成。所述不连续区域之间由介质区8隔离，即介质区8和上电极区7间隔排布。

所述介质区8完全覆盖在沟槽栅填充区5和沟槽栅介质区4之上。

实施例3：

一种沟槽肖特基整流器，包括下电极层1、重掺杂第一导电类型衬底层2、第一导电类型漂移层3、沟槽栅介质区4、沟槽栅填充区5、肖特基势垒接触区6和上电极区7。

所述重掺杂第一导电类型衬底层2覆盖于下电极层1之上。

所述第一导电类型漂移层3覆盖于重掺杂第一导电类型衬底层2之上。

所述重掺杂第一导电类型衬底层2和第一导电类型漂移层3采用半导体材料，主要包括硅和碳化硅。

所述沟槽栅介质区4为u型槽。

所述沟槽栅介质区4覆盖在第一导电类型漂移层3之上的部分表面。

所述沟槽栅介质区4的材料为二氧化硅材料、氮氧化硅或氧化铪。

所述沟槽栅填充区5填充在沟槽栅介质区4内。

所述沟槽栅填充区5的材料为多晶硅。所述多晶硅材料通过原味掺杂方式或者杂质注入后退火的方式完成掺杂。

所述肖特基势垒接触区6覆盖在第一导电类型漂移层3之上的部分表面。

所述肖特基势垒接触区6和沟槽栅介质区4间隔分布。

所述肖特基势垒接触区6的材料为肖特基势垒金属或高级硅化物。所述高级硅化物包括钛硅合金、铂硅合金和镍铂硅合金。

所述上电极区7覆盖肖特基势垒接触区6之上。

进一步，所述上电极区7和沟槽栅填充区5不接触。

所述上电极区7由多个不连续区域构成。所述不连续区域之间由介质区8隔离，即介质区8和上电极区7间隔排布。

所述上电极区7还覆盖沟槽栅介质区4的部分表面。

所述介质区8完全覆盖在沟槽栅填充区5之上。所述介质区8部分覆盖在沟槽栅介质区4之上。

实施例4：

选择第一导电类型为n型的一种高效整流器，如图1所示，包括下电极层1、重掺杂n型衬底层2、n型漂移层3、沟槽栅介质区4、沟槽栅填充区5、肖特基势垒接触区6和上电极层7；

所述重掺杂n型衬底层2位于下电极层1之上，重掺杂n型衬底材料选择单晶硅，杂质选择砷，掺杂浓度选择19次方以上，厚度选择400-600微米；

所述n型漂移层3位于重掺杂n型衬底层2之上，n型漂移层选择单晶硅，杂质选择磷，掺杂浓度选择约15次方，厚度选择4-8微米；

所述沟槽栅介质区4呈u型槽结构，位于n型漂移层3的部分区域之上，由多个不相联的区域构成，栅介质区材料选择二氧化硅，u型槽结构中二氧化硅材料的厚度选择0.2-0.6微米；

所述沟槽栅填充区5位于沟槽栅介质区4的u型槽内部，沟槽栅填充区材料选择多晶硅，多晶硅材料通过杂质注入后退火的方式完成掺杂杂质注入条件选择磷杂质和注入剂量约15次方；

所述肖特基势垒接触区6位于第一导电类型漂移层3的部分区域之上，由多个不相联的区域构成；肖特基势垒接触区6与沟槽栅介质区4间隔排布；

所述上电极区7位于肖特基势垒接触区6之上；上电极层7与沟槽栅填充区5不接触。

所述下电极层1在形成前还需对重掺杂n型衬底层2进行减薄工艺处理。

本实施例给出的一种沟槽肖特基整流器，能够获得反向恢复时间短，开关损耗小的性能。

实施例5：

选择第一导电类型为n型的一种高效整流器，如图2所示，包括下电极层1、重掺杂n型衬底层2、n型漂移层3、沟槽栅介质区4、沟槽栅填充区5、肖特基势垒接触区6和上电极层7；

所述重掺杂n型衬底层2位于下电极层1之上，重掺杂n型衬底材料选择单晶硅，杂质选择砷，掺杂浓度选择19次方以上，厚度选择400-600微米；

所述n型漂移层3位于重掺杂n型衬底层2之上，n型漂移层选择单晶硅，杂质选择磷，掺杂浓度选择约15次方，厚度选择6微米；

所述沟槽栅介质区4呈u型槽结构，位于n型漂移层3的部分区域之上，由多个不相联的区域构成，厚度选择为3微米，栅介质区材料选择二氧化硅，u型槽结构中二氧化硅材料的厚度选择0.45微米；

所述沟槽栅填充区5位于沟槽栅介质区4的u型槽内部，沟槽栅填充区材料选择多晶硅，多晶硅材料通过杂质注入后退火的方式完成掺杂杂质注入条件选择磷杂质和注入剂量约15次方；

所述肖特基势垒接触区6位于第一导电类型漂移层3的部分区域之上，由多个不相联的区域构成；肖特基势垒接触区6与沟槽栅介质区4间隔排布；

所述上电极区7位于肖特基势垒接触区6和部分沟槽栅介质区4之上；上电极层7与沟槽栅填充区5不接触。

所述下电极层1在形成前还需对重掺杂n型衬底层2进行减薄工艺处理。

本实施例给出的一种沟槽肖特基整流器，能够获得反向恢复时间短，开关损耗小的性能。

实施例6：

选择第一导电类型为n型的一种高效整流器，如图3所示，包括下电极层1、重掺杂n型衬底层2、n型漂移层3、沟槽栅介质区4、沟槽栅填充区5、肖特基势垒接触区6和上电极层7；

所述重掺杂n型衬底层2位于下电极层1之上，重掺杂n型衬底材料选择单晶硅，杂质选择砷，掺杂浓度选择19次方以上，厚度选择400-600微米；

所述n型漂移层3位于重掺杂n型衬底层2之上，n型漂移层选择单晶硅，杂质选择磷，掺杂浓度选择约15次方，厚度选择6微米；

所述沟槽栅介质区4呈u型槽结构，位于n型漂移层3的部分区域之上，由多个不相联的区域构成，厚度选择为3微米，栅介质区材料选择二氧化硅，u型槽结构中二氧化硅材料的厚度选择0.45微米；

所述沟槽栅填充区5位于沟槽栅介质区4的u型槽内部，沟槽栅填充区材料选择多晶硅，多晶硅材料通过杂质注入后退火的方式完成掺杂杂质注入条件选择磷杂质和注入剂量约15次方；

所述肖特基势垒接触区6位于第一导电类型漂移层3的部分区域之上，由多个不相联的区域构成；肖特基势垒接触区6与沟槽栅介质区4间隔排布；

所述上电极区7位于肖特基势垒接触区6之上，由多个不连续区域构成；上电极层7与沟槽栅填充区5不接触；上电极区7不连续区域之间由介质区8进行隔离，介质区8位于沟槽栅填充区5和沟槽栅介质区4之上；介质区8与上电极区7间隔排布；

所述下电极层1在形成前还需对重掺杂n型衬底层2进行减薄工艺处理。

本实施例给出的一种沟槽肖特基整流器，能够获得反向恢复时间短，开关损耗小的性能。

实施例7：

选择第一导电类型为n型的一种高效整流器，如图4所示，包括下电极层1、重掺杂n型衬底层2、n型漂移层3、沟槽栅介质区4、沟槽栅填充区5、肖特基势垒接触区6和上电极层7；

所述重掺杂n型衬底层2位于下电极层1之上，重掺杂n型衬底材料选择单晶硅，杂质选择砷，掺杂浓度选择19次方以上，厚度选择400-600微米；

所述n型漂移层3位于重掺杂n型衬底层2之上，n型漂移层选择单晶硅，杂质选择磷，掺杂浓度选择约15次方，厚度选择6微米；

所述沟槽栅介质区4呈u型槽结构，位于n型漂移层3的部分区域之上，由多个不相联的区域构成，厚度选择为3微米，栅介质区材料选择二氧化硅，u型槽结构中二氧化硅材料的厚度选择0.45微米；

所述沟槽栅填充区5位于沟槽栅介质区4的u型槽内部，沟槽栅填充区材料选择多晶硅，多晶硅材料通过杂质注入后退火的方式完成掺杂杂质注入条件选择磷杂质和注入剂量约15次方；

所述肖特基势垒接触区6位于第一导电类型漂移层3的部分区域之上，由多个不相联的区域构成；肖特基势垒接触区6与沟槽栅介质区4间隔排布；

所述上电极区7位于肖特基势垒接触区6和部分沟槽栅介质区4之上，由多个不连续区域构成；上电极层7与沟槽栅填充区5不接触；上电极区7不连续区域之间由介质区8进行隔离，介质区8位于沟槽栅填充区5和部分沟槽栅介质区4之上；介质区8与上电极区7间隔排布；

所述下电极层1在形成前还需对重掺杂n型衬底层2进行减薄工艺处理。

本实施例给出的一种沟槽肖特基整流器，能够获得反向恢复时间短，开关损耗小的性能。