半导体结构及其制作方法与流程

[0001]
本发明涉及半导体技术领域，特别涉及一种半导体结构及其制作方法。


背景技术：

[0002]
随着半导体制造技术的进步，以及人们对电子器件便捷性需求的不断提高，半导体结构被广泛使用在数字电路和模拟电路之中，并且，电路高集成化和微型化成为了当前的发展趋势。随着半导体器件尺寸的微缩，器件中的隔离结构越来越重要。。
[0003]
目前，采用浅沟槽隔离技术代替传统的本征氧化隔离技术，通过形成一个浅沟槽，然后在沟槽中填入绝缘物质，达到隔离的目的。绝缘物质主要是二氧化硅和氮化硅的组合。浅沟槽隔离技术相对于传统的本征氧化隔离技术而言，绝缘层可以更深，可以减少电极间的漏电流，承受更大的击穿电压。然而，现有浅沟槽隔离结构依然存在漏电流的问题。


技术实现要素：

[0004]
本发明实施例提供一种半导体结构及其制作方法，减少半导体结构的漏电流，提高半导体结构的电性能和良率。
[0005]
为解决上述技术问题，本发明实施例提供一种半导体结构的制作方法，包括：提供衬底，所述衬底内具有沟槽；采用热处理原子层沉积，在所述沟槽侧壁及底部形成第一隔离层；在所述第一隔离层表面形成第二隔离层，所述第二隔离层填充满所述沟槽，且形成所述第二隔离层的工艺步骤包括至少一步等离子体增强原子层沉积工艺。
[0006]
另外，所述形成第二隔离层的工艺步骤具体包括：在所述等离子体增强原子层沉积工艺后，进行所述热处理原子层沉积工艺。
[0007]
另外，所述等离子体增强原子层沉积工艺结束后，所述沟槽开口的宽度范围为5nm～10nm。
[0008]
另外，所述形成第二隔离层的工艺步骤具体包括：交替进行等离子体增强原子层沉积工艺和热处理原子层沉积工艺，且最后一步工艺为热处理原子层沉积工艺。
[0009]
另外，所述热处理原子层沉积工艺的工艺温度范围为600℃～630℃；所述等离子体增强原子层沉积工艺的工艺温度范围为500℃～600℃。
[0010]
另外，所述热处理原子层沉积工艺与所述等离子体增强原子层沉积工艺的反应气体成分类型相同。
[0011]
另外，在所述采用热处理原子层沉积工艺在所述沟槽侧壁及底部形成第一隔离层之前，还包括：采用原位水汽氧化反应工艺在所述沟槽侧壁及底部形成中间氧化层。
[0012]
另外，所述原位水汽氧化反应工艺的工艺温度范围为900℃～1100℃。
[0013]
另外，所述采用原位水汽氧化反应工艺在所述沟槽侧壁及底部形成中间氧化层的工艺步骤包括：采用低压化学气相沉积工艺在所述沟槽侧壁及底部形成待氧化层；对所述待氧化层进行原位水汽氧化处理，形成所述中间氧化层。
[0014]
另外，所述待氧化层厚度范围为10nm～30nm。
[0015]
本发明实施例还提供一种半导体结构，所述半导体结构依据上述半导体结构的制作方法制成，包括：衬底，所述衬底内具有沟槽；第一隔离层，所述第一隔离层覆盖所述沟槽侧壁和底部；第二隔离层，所述第二隔离层填充满所述沟槽。
[0016]
另外，所述第一隔离层的厚度范围为1nm～5nm。
[0017]
另外，所述第二隔离层与所述第一隔离层的材料相同。
[0018]
另外，第一隔离层的材料包括二氧化硅或氮化硅。
[0019]
另外，所述半导体结构还包括：中间氧化层；所述中间氧化层位于所述衬底与所述第一隔离层之间，所述中间氧化层覆盖所述沟槽侧壁及底部。
[0020]
另外，所述沟槽深度与开口宽度的比例范围为15～30。
[0021]
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
[0022]
本发明实施例提供一种半导体结构的制作方法，在使用等离子体增强原子层沉积工艺沉积绝缘物质形成第二隔离层之前，采用热处理原子层沉积工艺在所述沟槽侧壁及底部形成第一隔离层，热处理原子层沉积工艺所沉积的第一隔离层具有良好的致密性和三维贴合性，同时，已形成的第一隔离层有利于避免高活性的等离子体轰击沟槽侧壁和底部，使得衬底与第一隔离层之间的界面接触紧密，进而减少半导体结构的界面漏电流，提高半导体结构的电性能和良率。
[0023]
另外，在等离子体增强原子层沉积工艺后，进行热处理原子层沉积工艺，使得沟槽中部填充的隔离物质具有良好的致密性，提高半导体结构的隔离效果。
[0024]
另外，热处理原子层沉积工艺与等离子体增强原子层沉积工艺的反应气体成分类型相同，使得只需调整射频开关即可完成两种工艺的切换，有利于提高半导体结构的生产效率。
附图说明
[0025]
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
[0026]
图1至图5为本发明实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图。
[0027]
图6为等离子体增强原子层沉积工艺的流程图。
具体实施方式
[0028]
半导体结构的制造过程包括：在衬底内刻蚀出预设深宽的沟槽后，向沟槽内填充绝缘物质。理想情况下，绝缘物质与沟槽侧壁和底部贴合性良好，且附着在沟槽侧壁与底部的绝缘物质有着较好的致密性，保证衬底内存在的离子不会经由隔离结构扩散至相邻单元，影响半导体结构的电性能和产品良率。
[0029]
目前主要使用的半导体结构制造方法为：在衬底内刻蚀出具有预设深度和开口宽度的沟槽后，采用等离子体增强原子层沉积工艺(plasma enhanced atomic layer deposition，peald)向沟槽内填充绝缘物质，直至沟槽开口封闭。
[0030]
然而，等离子体增强原子层沉积工艺中具有高能量、高活性的等离子体，高能量的
等离子体较易轰击沟槽侧壁与表面的材料，造成表面缺陷。因此，这种方案难以有效保证绝缘物质与沟槽侧壁与底部的贴合性以及附着在沟槽侧壁与底部的绝缘物质的致密性，因而难以保证绝缘物质能够隔离衬底内的离子，避免衬底内存在的离子经由隔离结构扩散至相邻单元。
[0031]
为此，本发明实施例提供一种半导体结构的制作方法，在使用等离子体增强原子层沉积工艺沉积绝缘物质形成第二隔离层之前，采用热处理原子层沉积工艺在所述沟槽侧壁及底部形成第一隔离层，热处理原子层沉积工艺(thermal atomic layer deposition，tald)所沉积的第一隔离层具有良好的致密性和三维贴合性，同时，已形成的第一隔离层有利于避免高能量的等离子体轰击沟槽侧壁和底部，有效保证了衬底与第一隔离层之间的界面接触紧密，进而减少半导体结构的界面漏电流，提高半导体结构的电性能和良率。
[0032]
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
[0033]
图1至图5为本发明实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图。
[0034]
为了便于表达简要，以下将等离子体增强原子层沉积工艺(plasma enhanced atomic layer deposition，peald)称为peald，将热处理原子层沉积工艺(thermal atomic layer deposition，tald)称为tald。
[0035]
参考图1，提供衬底11，所述衬底11内具有沟槽13。
[0036]
具体地，在衬底11内沟槽13的形成工艺步骤包括：提供衬底11，在所述衬底11上形成依次覆盖的二氧化硅层12、多晶硅层、碳薄膜、含硅硬掩膜薄膜和光刻胶层(photoresist)(未图示)；光刻胶层定义出待形成沟槽的形状和位置；以光刻胶层为掩膜依次刻蚀含硅硬掩膜薄膜、碳薄膜、多晶硅层、二氧化硅层12以及衬底11，形成沟槽13。
[0037]
在刻蚀形成沟槽13后去除含硅硬掩膜薄膜、碳薄膜、多晶硅层，保留位于衬底11上的二氧化硅层12。其中，二氧化硅层的厚度范围为50nm～100nm，例如50nm、60nm、80nm、100nm。二氧化硅层12用于保护衬底11表面，避免后续工艺对衬底11表面造成损伤。
[0038]
在本实施例中，上述沟槽深度与开口宽度14的比例范围为15～30，例如15、18、20、23、25、28、30。在该范围内，填充绝缘物质后能够起到良好的离子隔离作用，并且能够保证绝缘物质填充满沟槽。
[0039]
参考图2～图4，采用tald在沟槽13侧壁及底部形成第一隔离层23。
[0040]
具体地，参考图4，采用tald在衬底21侧壁和底部形成第一隔离层，tald的反应温度范围为600℃～630℃，例如600℃、615℃、630℃。第一隔离层23在后续的peald中为衬底21提供保护，并且起到隔离的作用。具体地，采用tald在衬底21侧壁和底部形成第一隔离层的工艺步骤包括：
①
通入前驱体a，前驱体a在衬底21侧壁和底部化学吸附；
②
通入惰性气体进行清洗，排除副产物和多余的前驱体a；
③
通入前驱体b，前驱体b与已吸附的前驱体a发生反应生成薄膜；
④
再次通入惰性气体进行清洗。
[0041]
在本实施例中，第一隔离层的材料为氮化硅，反应气体主要成分类型为二氯硅烷(dichlorosilane，dcs)和氨气。其中，二氯硅烷作为前驱体a，氨气作为前驱体b，二氯硅烷
的通气速率为1～2slm(standard litre per minute)，氨气的通气速率为4～5slm。此外，在本实施例中，惰性气体为氮气。
[0042]
需要说明的是，在其他实施例中，第一隔离层的材料还可以是二氧化硅或氮氧化硅。反应气体主要成分类型根据第一隔离层的材料以及实际生产情况进行选择，反应气体的通入顺序可以根据实际情况进行调整。
[0043]
在本实施例中，在本实施例中，以垂直于图示沟槽22中心轴的方向与x方向一致为例，且在沿x方向上，第一隔离层24的厚度范围为1nm～5nm，例如1nm、2nm、3nm、4nm、5nm。由于后续peald相较于tald具有更快的反应速率，因此将第一隔离层24控制在该范围内，使得第一隔离层24既能够阻隔peald中等离子体的轰击，又能保证半导体结构的生产效率。
[0044]
还需要说明的是，在本实施例中，tald与后续peald的反应气体成分类型相同，tald与peald的差异在于，peald工艺中通入前驱体b时，打开射频开关，并通过控制射频功率为反应气体提供不同大小的能量。
[0045]
采用tald进行第一隔离层沉积的作用包括：一，便于切换至peald，节省工艺切换时间，提高生产效率；二，tald形成的第一隔离层具有良好的致密性，能够有效隔离衬底内的离子，并且能够有效保护中间氧化层，避免中间氧化层被peald中高能量、高活性的等离子体轰击。
[0046]
在本实施例中，还包括：在采用tald在沟槽22侧壁及底部形成第一隔离层24之前，先在沟槽22侧壁和表面形成中间氧化层23。
[0047]
具体地，参考图2，采用低压化学气相沉积工艺(low pressure chemical vapor deposition，lpcvd)在沟槽22侧壁及底部形成待氧化层231，待氧化层231还覆盖二氧化硅层(未标示)表面，且待氧化层231的材料为多晶硅。在沿x方向上，待氧化层231的厚度范围为10nm～30nm，例如为10nm、15nm、20nm、25nm、30nm。
[0048]
参考图3，在沉积待氧化层之后，采用原位水汽氧化反应工艺(in-situ stream generation，issg)对待氧化层进行原位水汽氧化处理，形成中间氧化层23。其中，原位水汽氧化反应工艺的工艺温度范围为900℃～1100℃，例如900℃、1000℃、1100℃。
[0049]
需要说明的是，中间氧化层23的厚度相较于待氧化层的厚度会有一定增加，增加的厚度量由初始待氧化层的厚度、原位水汽氧化反应工艺的工艺参数决定。
[0050]
采用低压化学气相沉积工艺在沟槽22侧壁及底部沉积待氧化层的作用包括：一方面，由于低压化学气相沉积工艺为高温工艺，采用低压化学气相沉积工艺进行待氧化层的沉积，有利于弥补沟槽表面因刻蚀工艺形成的粗糙界面，使其与后续结构接触紧密；另一方面，能够避免后续采用原位水汽氧化反应工艺形成氧化硅层时过度消耗衬底21内的硅，进而避免半导体结构缺陷。
[0051]
采用原位水汽氧化反应工艺对待氧化层进行处理的作用包括：一方面，原位水汽氧化反应工艺在对沉积二氧化硅薄膜热退火的同时进行补偿氧化生长，降低二氧化硅薄膜的界面粗糙度；另一方面，原位水汽氧化反应工艺具有较快的反应速率，能够提升半导体结构的生产效率。
[0052]
参考图5，在第一隔离层34表面形成第二隔离层35，第二隔离层35填充满沟槽32，且形成第二隔离层35的工艺步骤包括至少一步peald。
[0053]
peald具有良好的阶梯覆盖率、较快的反应速率以及较低的反应温度，能够实现对
沟槽32侧壁和底部的完整覆盖以及提高半导体结构的生产效率，并且不会对半导体结构造成损伤。
[0054]
在本实施例中，第二隔离层35包括第二主隔离层351和第二副隔离层352，形成第二隔离层35的工艺步骤具体包括：在采用peald形成第二主隔离层351之后，采用tald形成第二副隔离层352。
[0055]
具体来说，在本实施例中，在形成第一隔离层34之后，采用peald在第一隔离层34表面形成第二主隔离层351，peald结束后，在沿x方向上，沟槽32的开口宽度为5nm～10nm，例如5nm、7nm、10nm；再采用tald在第二主隔离层351表面形成第二副隔离层352。
[0056]
peald所沉积的绝缘物质具有较好的均一性，并且peald相较于tald有着更快的沉积速率，有利于提高半导体结构的生产效率。
[0057]
在peald之后采用tald进行绝缘物质的沉积，最终填充满沟槽32。由于tald具有良好的三维贴合性，并且沉积速率相对于peald较慢，因此最后采用tald工艺进行绝缘物质沉积能够使得绝缘物质填充满沟槽32，避免沟槽32内部未填满时沟槽32开口已封闭的情况，从而保证沟槽32中部绝缘物质的致密性，进而保证隔离结构阻拦衬底内离子的能力，保证半导体结构的电性能和良率。
[0058]
在本实施例中，第二隔离层35中第二主隔离层351与第二副隔离层352的材料都为氮化硅。在其他实施例中，第二隔离层的材料还可以是二氧化硅或氮氧化硅，或者，第二主隔离层与第二副隔离层的材料类型不同。
[0059]
在本实施例中，第二隔离层35与第一隔离层34的材料类型相同。需要说明的是，在其他实施例中，第一隔离层的材料与第二隔离层的材料也可以不同。
[0060]
参考图6，在本实施例中，采用peald在第一隔离层34表面形成第二主隔离层351的工艺步骤包括：
①
通入二氯硅烷，二氯硅烷在第一隔离层34表面化学吸附；
②
通入氮气进行清洗，排除副产物和多余的二氯硅烷；
③
通入氨气并打开射频开关，氨气与已吸附的二氯硅烷发生反应生成薄膜；
④
再次通入氮气进行清洗。以上四个步骤构成一个循环单元，即沉积一层氮化硅薄膜，通过执行多个循环单元，沉积所需厚度的氮化硅薄膜。
[0061]
对比上述peald与tald的工艺步骤可知，peald与tald的不同在于，在步骤
③
中打开了射频开关，通过控制射频频率为氨气提供足够的能量，使得普通的氨气分子成为等离子体氨，等离子体氨具有高活性和高能量。
[0062]
此外，在由tald切换到peald时，反应温度需要由600℃～630℃转换到550℃～600℃，例如为550℃、570℃、590℃、600℃。具体地，在tald的第二次惰性气体清洗过程中，温度值会不断下降，温度值降到所需的温度范围后，使温度值在所需的温度范围内稳定一分钟，稳定状态下进行pald有利于提高沉积的薄膜质量。
[0063]
此外，二氯硅烷的通气速率由1～2slm提高至2～3slm，氨气的通气速率由4～5slm提高至5～6slm。
[0064]
相应的，在由peald切换至tald时，反应温度、二氯硅烷和氨气的通气速率都需要进行适应性变化，并且，在反应温度变化后，需要稳定一分钟，稳定状态下进行tald有利于提高沉积的薄膜质量。
[0065]
需要说明的是，在其他实施例中，形成第二隔离层的工艺步骤具体包括：交替进行等离子体增强原子层沉积工艺和热处理原子层沉积工艺，且最后一步工艺为热处理原子层
沉积工艺。在保证第二隔离层形成速率的基础上，使得第二隔离层具有均匀分布的多层致密的氮化硅薄膜，且第二隔离层中部具有致密的绝缘物质，进而能够提高第二隔离层的阻隔能力。
[0066]
在本实施例中，在采用tald沉积绝缘物质填充满沟槽后对衬底上表面进行平坦化处理，去除位于衬底上表面的二氧化硅层、由原位水汽氧化处理生成的二氧化硅薄膜及由tald和peald生成的隔离层。上述平坦化处理的非限制性实例包括机械平坦化方法或化学机械抛光平坦化方法。
[0067]
需要说明的是，在其他实施例中，在采用tald沉积绝缘物质填充满沟槽后对二氧化硅层上表面进行平坦化处理，去除位于二氧化硅层上表面的由原位水汽氧化处理生成的二氧化硅薄膜及由tald和peald生成的隔离层。
[0068]
本实施例提供的半导体结构的制作方法中，预先采用tald沉积的第一隔离层34能够有效贴合于中间氧化层33表面，并且能够在阻拦后续peald中的等离子体轰击中间氧化层33，使得中间氧化层33与第一隔离层34之间的界面接触结构更加紧密，减少半导体结构的电性能和良率。
[0069]
同时，本实施例提供的半导体结构的制作方法中，最后采用tald进行绝缘物质的沉积，有效保证了沟槽32中部绝缘物质的致密性，进而提高了半导体结构阻隔衬底内离子流向相邻单元的能力，减少半导体结构的电性能和良率。
[0070]
相应的，本发明实施例还提供一种采用上述制作方法制造的半导体结构。
[0071]
图5为本发明实施例提供的半导体结构的剖面结构示意图。
[0072]
参考图5，本实施例提供的半导体结构包括：衬底31，衬底31内具有沟槽32；第一隔离层34，第一隔离层34覆盖沟槽32侧壁和底部；第二隔离层35，第二隔离层35填充满沟槽32。
[0073]
以下将结合附图对本实施例提供的半导体结构进行详细说明。
[0074]
在本实施例中，第一隔离层34的厚度范围为1nm～5nm，例如1nm、2nm、3nm、4nm、5nm。在该范围内，既能保证第一隔离层能够阻隔peald中等离子体的轰击，又能降低tald对半导体结构生产效率的影响。
[0075]
在本实施例中，第二隔离层35包括第二主隔离层351和第二副隔离层352，第二主隔离层351与第二副隔离层352的材料相同，第二隔离层35的材料为氮化硅。需要说明的是，在其他实施例中，第二隔离层的材料还包括二氧化硅，或者，第二主隔离层与第二副隔离层的材料不同。
[0076]
由于第二主隔离层与第二副隔离层的所需材料类型相同，在由peald转换至tald时无需更换反应气体，节省了反应气体更换的时间，有利于提高半导体结构的生产效率。
[0077]
在本实施例中，第二隔离层35与第一隔离层34的材料都为氮化硅。在其他实施例中，第一隔离层的材料还包括二氧化硅。
[0078]
由于第二隔离层与第一隔离层的所需材料类型相同，在由tald转换至peald时无需更换反应气体，节省了反应气体更换的时间，有利于提高半导体结构的生产效率。
[0079]
在本实施例中，半导体结构还包括中间氧化层33，中间氧化层33位于衬底31与第一隔离层34之间，中间氧化层33覆盖沟槽32侧壁和底部，第一隔离层34覆盖中间氧化层33表面。中间氧化层33能够弥补沟槽32表面因刻蚀工艺形成的粗糙界面，使第一隔离层34与
沟槽32的接触更加紧密。
[0080]
在本实施例中，沟槽32深度与开口宽度的比例范围为15～30，例如15、18、20、23、25、28、30。在该范围内，填充绝缘物质后能够起到良好的离子隔离作用，并且能够保证绝缘物质填充满沟槽。
[0081]
本实施例提供一种半导体结构，第一隔离层34与中间氧化层33之间界面接触紧密，有利于减少因界面粗糙而产生的漏电流，进而保证半导体结构的电性能和良率。
[0082]
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。