半导体器件及其制造方法与流程

本申请涉及半导体技术领域，具体涉及一种半导体器件及其制造方法。

背景技术：

在半导体集成电路中，以双扩散场效应晶体管为基础的电路称为双重扩散金属氧化物半导体(double-diffusedmetaloxidesemiconductor，dmos)，利用两种杂质原子的侧向扩散速度差，形成自对准的亚微米沟道，可以达到较高的工作频率和速度。

相关技术中，dmos器件通常设置有n型漂移区域(ndrift)以增加半导体器件的工作电压(vdd)，然而随着vdd的增加，造成了dmos器件的漏电问题，同时也导致dmos器件的阈值电压(vt)较高。

技术实现要素：

本申请实施例提供了一种半导体器件及其制造方法，可以解决相关技术中提供的半导体器件阈值电压较高且有漏电现象的问题。

一方面，本申请实施例提供了一种半导体器件，包括：

沿所述半导体器件的厚度方向，依次包括底层、隔离层以及图形层；

所述图形层包括顶层结构、第一n型区域、第一栅极、第二栅极、p型阱、n型漂移区域以及第二n型区域；

沿所述半导体器件的宽度方向，所述第一栅极和所述第二栅极相对设置，所述第一n型区域、所述p型阱、所述n型漂移区域以及所述第二n型区域位于所述第一栅极和所述第二栅极之间；

所述第一n型区域、所述p型阱、所述n型漂移区域以及所述第二n型区域沿所述半导体器件的长度方向依次设置。

在一个可选的实施例中，所述隔离层包括氧化硅层。

在一个可选的实施例中，所述顶层结构包括硅顶层结构，所述底层包括硅底层。

一方面，本申请实施例提供了一种半导体器件的制造方法，所述方法包括：

提供一衬底，沿所述衬底的厚度方向，所述衬底依次包括底层、隔离层和顶层；

沿所述衬底的长度方向，依次进行第一离子注入和第二离子注入，在所述顶层依次分别形成p型阱和n型漂移区域；

对所述顶层通过刻蚀工艺形成第一沟道和第二沟道，所述第一沟道和所述第二沟道沿所述衬底的宽度方向依次位于所述p型阱和所述n型漂移区域的两侧；

在所述第一沟道填充多晶硅，形成第一栅极，在所述第二沟道填充多晶硅，形成第二栅极；

沿所述衬底的长度方向，在靠近所述第一栅极和所述第二栅极的区域对所述顶层进行第三离子注入，形成第一n型区域；

沿所述衬底的长度方向，在靠近所述n型漂移区域的区域对所述顶层进行第四离子注入，形成第二n型区域，所述顶层除所述第一n型区域、所述第一栅极、所述第二栅极、所述p型阱、所述n型漂移区域的其它区域形成顶层结构。

在一个可选的实施例中，所述在所述第一沟道填充多晶硅，形成第一栅极，在所述第二沟道填充多晶硅，形成第二栅极之前，还包括：

在所述第一沟道、所述第二沟道、所述p型阱、所述n型漂移区域以及所述顶层的表面形成栅极氧化层。

在一个可选的实施例中，所述在所述第一沟道填充多晶硅，形成第一栅极，在所述第二沟道填充多晶硅，形成第二栅极，包括：

通过炉管在所述第一沟道填充所述多晶硅，通过所述炉管在所述第二沟道填充所述多晶硅；

对所述多晶硅通过化学机械抛光cmp工艺进行平坦化处理，得到所述第一栅极和所述第二栅极。

在一个可选的实施例中，所述第三离子注入为轻掺杂漏极ldd离子注入。

在一个可选的实施例中，所述第四离子注入为源极漏极sdn型离子注入。

本申请技术方案，至少包括如下优点：

通过并列设置第一栅极和第二栅极，解决了设置n型区域所造成的阈值电压较高的问题，增加了半导体器件的栅极对沟道的开启能力，降低了半导体器件的阈值电压；同时，通过设置隔离层增加了半导体器件的防漏电能力。

附图说明

为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一个示例性实施例提供的半导体器件的平面图；

图2为本申请一个示例性实施例提供的半导体器件沿第一方向的截面图；

图3为本申请一个示例性实施例提供的半导体器件沿第二方向的截面图；

图4为本申请一个示例性实施例提供的半导体器件的制造方法的流程图；

图5至图10为本申请一个示例性实施例提供的半导体器件的制造方法的流程示意图。

具体实施方式

下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

图1，示出了本申请一个示例性实施例提供的半导体器件的俯视图；图2，示出了本申请一个示例性实施例提供的半导体器件的左视截面图；图3，示出了本申请一个示例性实施例提供的半导体器件的前视截面图。

参考图1，定义本申请实施例提供的半导体器件100的厚度所在的d1方向为第一方向，半导体器件100的宽度所在的d2方向为第二方向，半导体器件100的长度所在的d3方向为第三方向。

参考图2，半导体器件100沿d1方向，依次包括底层110、隔离层120以及图形层130；d1方向中，定义底层110至图形层130的方向为“上”，定义图形层130至底层110的方向为“下”。其中，隔离层120可以是氧化物(例如氧化硅)、氮化物(例如氮化硅)或者氮氧化物(例如氮氧化硅)；底层110可以是半导体，例如硅、锗等。

参考图1至图3，图形层130包括第一n型区域131、第一栅极132、第二栅极133、p型阱134、n型漂移区域135、第二n型区域136以及顶层结构137；如图1所示，顶层结构137环绕在第一n型区域131、第一栅极132、第二栅极133、p型阱134、n型漂移区域135以及第二n型区域136之外。其中，顶层结构137可以是半导体材料，例如硅、锗等。可选的，顶层结构137和底层110的材料相同。

参考图1和图2，d2方向中，定义第一栅极133至第一栅极132的方向为“前”，定义第一栅极132至第二栅极133的方向为“后”；参考图1和图3，d3方向中，定义第一n型区域131至第二n型区域136的方向为“右”，定义第二n型区域136至第一n型区域131的方向为“左”。

参考图1和图2，沿d2方向，第一栅极132和所述第二栅极133相对设置，第一n型区域131、p型阱134、n型漂移区域135以及第二n型区域136位于图形层130中第一栅极132和第二栅极133之间的区域。

参考图1和图3，沿d3方向，从左往右依次设置有第一n型区域131、p型阱134、n型漂移区域135以及第二n型区域136。

综上所述，本申请实施例的半导体器件通过并列设置第一栅极和第二栅极，解决了设置n型区域所造成的阈值电压较高的问题，增加了半导体器件的栅极对沟道的开启能力，降低了半导体器件的阈值电压；同时，通过设置隔离层增加了半导体器件的防漏电能力。

图4，示出了本申请一个示例性实施例提供的半导体器件的制造方法的流程图。本实施例中的半导体制造方法可用于制造图1至图3实施例中的半导体器件，本申请实施例中涉及的方向与图1至图3实施例相同。该方法包括：

步骤401，提供一衬底。

示例性的，如图5所示，沿衬底500的厚度所在的d1方向，衬底500依次包括底(substrate)层510、隔离(box)层520和顶(top)层530。其中，隔离层520可以是氧化物(例如氧化硅)、氮化物(例如氮化硅)或者氮氧化物(例如氮氧化硅)；底层510和顶层530可以是相同的材料，可以是半导体，例如硅、锗等。该衬底500通常称为绝缘衬底上的硅(silicon-on-insulator，soi)结构。

步骤402，沿衬底的长度方向，依次进行第一离子注入和第二离子注入，在顶层依次分别形成p型阱和n型漂移区域。

示例性的，如图6所示，沿d3方向向右依次执行第一离子注入和第二离子注入，分别形成p型阱531和n型漂移区域532。其中，第一离子注入为p阱离子注入，第二离子注入为n型漂移离子注入。

步骤403，在顶层通过刻蚀工艺形成第一沟道和第二沟道。

示例性的，如图7所示，沿d2方向向前，通过光刻和干法刻蚀工艺在顶层530分别形成第一沟道5331和第二沟道5341，第一沟道5331和第二沟道5341沿d2方向依次位于p型阱531和n型漂移区域532的两侧.

步骤404，在第一沟道填充多晶硅，形成第一栅极，在第二沟道填充多晶硅，形成第二栅极。

示例性的，如图8所示，在第一沟道5331、第二沟道5341、p型阱531、n型漂移区域534以及顶层530的表面形成栅极氧化层5301；如图9所示，通过炉管在第一沟道5331填充多晶硅，通过炉管在第二沟道5341填充多晶硅；对多晶硅通过化学机械抛光(chemicalmechanicalpolishing，cmp)工艺进行平坦化处理，得到第一栅极533和第二栅极534。

步骤405，沿衬底的长度方向，在靠近第一栅极和第二栅极的区域对顶层分别进行第三离子注入和第四离子注入，形成第一n型区域。

示例性的，如图10所示，沿d3方向，在靠近第一栅极533和第二栅极534的区域对顶层530进行轻掺杂漏极(lightlydopeddrain，ldd)离子注入和源极漏极(sourcedrain，sd)n型离子注入，形成第一n型区域535。

步骤406，沿衬底的长度方向，在靠近n型漂移区域的区域对顶层分别进行第三离子注入和第四离子注入，形成第二n型区域536，顶层除第一n型区域、第一栅极、第二栅极、p型阱、n型漂移区域的其它区域形成顶层结构。

示例性的，如图10所示，沿d3方向，在靠近n型漂移区域532的区域对顶层530进行ldd离子注入和sdn型离子注入，形成第二n型区域536，顶层除第一n型区域535、第一栅极533、第二栅极534、p型阱531、n型漂移区域532的其它区域形成顶层结构537。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。