集成电路结构及其形成方法与流程

本公开实施例涉及一种集成电路结构，特别涉及一种具有自对准导电部件的内连线结构。

背景技术：

集成电路已进展至较小部件尺寸的先进科技。在这些先进科技中，装置(如晶体管)缩小而因此产生各式各样的问题，例如接触件至栅极桥接(bridging)的疑虑。再者，具有鳍式主动区的三维晶体管时常因具有增强的装置性能而符合需求。这些形成于鳍式主动区的三维场效晶体管也称作为鳍状场效晶体管(finfet)。鳍状场效晶体管具有窄的鳍片宽，得以控制短通道效应而符合需求，相较于平面场效晶体管，这导致了较小的源极(source)/漏极(drain)区。这将更减少了接触件至源极/漏极的着陆宽裕度(landingmargin)。除了装置尺寸的微缩化，为了达到高密度栅极节距的需求，接触件尺寸也持续缩小。在不影响接触件阻抗的条件下，接触件尺寸的缩小存在许多挑战，包括材料整合以及工艺与设计上的限制。因此，内连线的失准(misalignment)，例如金属线至导孔或导孔至接触件，可能会导致一些额外的问题，例如桥接问题。这些问题在鳍状晶体管上更加的棘手因为鳍式主动区相当的窄。因此，为了解决这些疑虑，需要内连线结构与其形成方法以加强电路性能与可靠度。

技术实现要素：

本公开实施例提供一种集成电路结构的形成方法。集成电路结构的形成方法包括于半导体基板上沉积第一金属层；于第一金属层上形成硬遮罩；利用硬遮罩作为蚀刻遮罩图案化第一金属层，以形成第一金属部件；于第一金属部件上与第一金属部件中之间隙中沉积第一介电材料的介电层；移除硬遮罩，因而使部分介电层突出于第一金属部件之上；形成第二介电材料的层间介电层，第二介电材料与第一介电材料不同；以及图案化层间介电层，以形成露出第一金属部件的开口，其受制于介电层的突出部分而与第一金属部件自对准。

本公开实施例提供一种集成电路结构的形成方法。集成电路结构的形成方法包括：于半导体基板上沉积第一金属层；于第一金属层上形成硬遮罩；利用硬遮罩作为蚀刻遮罩，图案化第一金属层，以形成第一金属部件；于第一金属部件上与第一金属部件中之间隙中沉积第一介电材料的介电层；平均地凹蚀介电层与硬遮罩两者；移除硬遮罩，因而使部分介电层突出于第一金属部件之上；形成第二介电材料的层间介电层，第二介电材料与第一介电材料不同；图案化层间介电层，以形成露出第一金属部件的开口；以及于层间介电层的开口中形成第二金属部件，其中第二金属部件受制于介电层的突出部分而与第一金属部件自对准，并落于第一金属部件上。

本公开实施例提供一种半导体结构。半导体结构包括第一金属部件，设置于半导体基板上；第一介电层，设置于第一金属部件之间隙中，并突出于第一金属部件的顶表面之上，第一介电层包括第一介电材料；第二介电层，设置于第一介电层上，第二介电层包括第二介电材料，第二介电材料与第一介电材料不同；以及第二金属部件，分别形成于第二介电层中，并落于第一金属部件上，其中第二金属部件的底表面在第一介电层的顶表面之上。

附图说明

以下将配合说明书附图详述本公开实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本公开实施例的特征。

图1是根据本公开的一些实施例，示出半导体结构的形成方法的流程图。

图2a、图2b、图2c、图2d、图2e、图2f、图2g、图2h、图2i、图2j、图2k、图2l、图2m、图2n、图2o、图2p与图2q是根据本公开的一些实施例，示出半导体结构在各个制造阶段的截面图。

图3是根据本公开的一些实施例，示出半导体结构的形成方法的流程图。

图4a、图4b、图4c、图4d、图4e、图4f、图4g、图4h、图4i、图4j、图4k、图4l、图4m、图4n、图4o、图4p、图4q与图4r是根据本公开的一些实施例，示出半导体结构在各个制造阶段的截面图。

附图标记说明：

100、300～方法

102-132、302-308～步骤

200～半导体结构

202～半导体基板

204～金属层

206、402～硬遮罩

208～第一心轴材料层

210、406～光刻胶

212～间隔物

214～第二心轴材料层

216、404～开口

218～介电材料层

219～金属部件

220～凹口

221～闸控柱

222～层间介电层

224、228、410～图案化光刻胶

226、408、412～底层

230～导孔

232～沟槽

234～导电部件

414～通孔

具体实施方式

以下公开提供了许多的实施例或范例，用于实施本公开实施例中的不同部件。各元件和其配置的具体范例描述如下，以简化本公开实施例的说明。当然，这些仅仅是范例，并非用以限定本公开实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本公开实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。

再者，本公开叙述中若提及部件形成于……上、连接至以及/或耦接至另一部件，可包含部件直接接触的实施例，也可包含额外的部件形成在部件之间，使得它们不直接接触的实施例。此外，空间相对用词例如“较低的”、“较高的”、“水平的”、“垂直的”、“上方”、“在……之上”、“下方”、“在……的下”、“向上”、“向下”、“顶部”、“底部”等用词，以及其衍生用词(例如“水平地”、“向下地”、“向上地”)是为了便于描述图示中一个(些)部件或特征与另一个(些)部件或特征之间的关系，这些空间相对用词包括装置与部件的不同方位。再者，以“约(about)”、“大约(approximate)”等用词描述数字或数字的范围，是为了包含介于包括所述数字的合理范围以内的数字，例如介于所述数字的±10％以内或本公开所属技术领域中技术人员应能理解的其他数值。例如，用词“约5nm”包含在4.5nm至5.5nm的范围的尺寸。

本公开实施例根据各式各样的实施例，提供一种具有自对准(self-aligned)导电部件的内连线结构及其形成方法。

图1是根据一些实施例，示出制造具有内连线结构的半导体结构200的方法100的流程图。图2a至图2q是示出半导体结构200在各种工艺阶段的截面图。在一些实施例中，半导体结构200包括鳍式(fin)主动区、其上形成的鳍式晶体管以及耦接晶体管至功能电路的内连线部件。以下配合图1与图2a至图2q图1同描述半导体结构200及其形成方法100。

参照图2a，方法100从步骤102开始，提供半导体基板202。半导体基板包括硅。在一些其他的实施例中，半导体基板202包括锗、硅锗或其他适当的半导体材料。半导体基板202或可由一些其他合适的元素(elementary)半导体、化合物半导体或合适的合金半导体所形成，元素半导体如：钻石或锗；化合物半导体如：碳化硅、砷化铟或磷化铟；合金半导体如：碳化硅锗、磷砷化镓或磷化镓铟。

半导体基板202也包括各种掺杂区如n井与p井。在一实施例中，半导体基板202包括外延(epitaxyorepi)半导体层。在另一实施例中，半导体基板202包括作为隔离的埋入(buried)介电材料层，其利用适当技术所形成，适当技术如布植氧分离(separationbyimplantedoxygen,simox)。在一些实施例中，半导体基板202可为绝缘体上覆半导体如绝缘体上覆硅(silicononinsulator,soi)。

半导体结构200也包括各种掺杂区如n型掺杂井、p型掺杂井以及形成于半导体基板202中的各种隔离部件，半导体基板202围绕着n型井与p型井，并将两者彼此隔离。隔离部件可包括浅沟槽隔离(shallowtrenchisolation,sti)部件或其他合适的隔离部件。在一些实施例中，浅沟槽隔离部件由以下步骤所形成：蚀刻以形成沟槽；以介电材料填充沟槽；以及研磨以移除过多的介电材料并平坦化顶表面。于半导体基板202上通过软遮罩或硬遮罩的开口，进行一或多个蚀刻工艺，可利用光刻(lithography)图案化与蚀刻形成软遮罩或硬遮罩。半导体结构200包括主动区如从半导体基板202突出的鳍式主动区，又或者是于半导体基板202中定义的平面主动区，且浅沟槽隔离部件围绕着平面主动区。

半导体结构200还包括形成于主动区上的各种装置，如鳍状场效晶体管，各包括形成于主动区上的源极与漏极、形成于主动区上并插入于源极与漏极间的通道，以及设置于通道上的栅极。半导体结构200也可包括其他主动元件、无源元件、存储装置或前述的组合。半导体结构还可包括内连线结构的一部分，例如接触件、导孔与金属线。

再次参照图2a，方法100进行至步骤104，利用物理气相沉积(physicalvapordeposition,pvd)、化学气相沉积(chemicalvapordeposition,cvd)、原子层沉积(atomiclayerdeposition,ald)、其他合适的沉积技术或前述的组合形成金属层204。在本实施例中，金属层204包括铷(ru)、钼(mo)、钨(w)、其他合适的金属或前述的组合。金属层204对于导电部件具有适当的厚度，这些导电部件如耦接至下方栅极的导孔以及下方晶体管的源极与漏极。例如，金属层204包括在至的范围的厚度。在一些实施例中，图案化金属层204以形成接触件至源极、漏极以及/或栅极。然而，应能理解此仅用以说明一个范例。

再次参照图2a，方法100进行至步骤106，于金属层204上形成各种图案化材料。在步骤106中，于金属层204上形成硬遮罩206。在本实施例中，硬遮罩206是包含金属的硬遮罩，例如：氮化钛、钨掺杂碳(wdc，特别对于低介电常数材料提供好的蚀刻选择性)、其他合适的包含金属的材料或前述的组合。可利用物理气相沉积、化学气相沉积、原子层沉积、其他合适的沉积技术或前述的组合沉积硬遮罩206。在一些实施例中，硬遮罩206包括在至的范围的厚度。

步骤106也包括于硬遮罩206上形成第一心轴(mandrel)材料层208。第一心轴材料层208用于多重图案化，以达到具有缩小节距(pitch)的图案化，在接下来的步骤中将更进一步描述。在一些实施例中，第一心轴材料层208包括非晶硅(amorphoussilicon)、氮化硅、其他合适的材料或前述的组合。第一心轴材料层208的材料会选择与其他材料具有蚀刻选择性的材料，其他材料包括下方的硬遮罩206。

步骤106也包括于第一心轴材料层208上形成图案化光刻胶(photoresist或简称为resist)210。根据设计布局，图案化光刻胶210包括开口，设计布局如光遮罩上所定义的设计图案。光刻胶210包括光敏材料，其导致膜层曝光时，例如紫外光、深紫外光(deepuv)或极紫外光(extremeuv)，进行特性变化。这样的特性变化可用以利用显影工艺选择性移除光刻胶层曝光或未曝光部分。形成图案化光刻胶层的步骤也称作为光刻工艺。光刻工艺包括旋转涂布(spin-oncoating)光刻胶层、软烤(softbake)光刻胶层、对准遮罩、曝光、曝光后烘烤、显影光刻胶层、润洗以及干燥(例如硬烤(hardbaking))。或者，可利用其他方法如无遮罩光刻、电子束写入(electron-beamwriting)与离子束(ion-beam)写入进行、辅助或代替光刻工艺。

参照图2b，方法100进行至步骤108，通过光刻胶210由蚀刻工艺所产生的开口图案化第一心轴材料层208。图案化第一心轴材料层208的蚀刻工艺可包括湿式蚀刻、干式蚀刻或前述的组合。蚀刻工艺可包括多个蚀刻步骤。例如：可利用磷酸溶液蚀刻硬遮罩层中的氮化硅薄膜。蚀刻工艺之后，可利用湿式剥除(stripping)或等离子体灰化(plasmaashing)移除光刻胶210。

参照图2c与图2d，方法100进行至步骤110，于图案化的第一心轴材料层208的侧壁上形成间隔物212。间隔物212可包括任何合适的材料如金属氧化物。在各种范例中，间隔物212包括氧化钛、氧化铝、其他合适的金属氧化物或前述的组合。步骤110包括沉积与非等向性(anisotropic)蚀刻。如图2c中所示出，利用合适的沉积技术，例如：原子层沉积、化学气相沉积、其他合适的沉积技术或前述的组合，于图案化的第一心轴材料层208与硬遮罩206上先沉积第一间隔物材料。接着对第一间隔物材料进行非等向性蚀刻工艺，例如等离子体蚀刻。如图2d中所示出，非等向性蚀刻工艺实质上定向于半导体基板202，以移除第一心轴材料层208的顶表面上与硬遮罩206的顶表面上的部分第一间隔物材料。在一些实施例中，使用氯基气体作为蚀刻剂。根据欲形成于金属层204中的金属部件的最终尺寸而决定间隔物212的厚度，接下来将做更清楚的描述。在一些实施例中，间隔物212包括在至的范围的厚度。

参照图2e与图2f，方法100进行至步骤112，于第一心轴材料层208与间隔物212所定义之间隙中，形成第二心轴材料层214。第二心轴材料层214可包括金属氧化物(例如：氧化钛、氧化锆或氧化铝)、用于高沉积选择性以及/或高蚀刻选择性的氧掺杂碳化物(oxygen-dopedcarbide)、其他合适材料或前述的组合。利用合适的沉积技术，例如：原子层沉积、化学气相沉积、物理气相沉积、其他合适的沉积技术或前述的组合，形成第二心轴材料层214。在一些实施例中，利用具有工艺控制(例如沉积时间)的选择性沉积工艺沉积第二心轴材料层214，以于间隙中适当地填充第二心轴材料层214，并与第一心轴材料层208与间隔物212的顶表面具有实质上共平面的顶表面。或者，利用包括：如图2e中所示出，填充间隙的沉积工艺；以及如图2f中所示出，化学机械研磨工艺，以移除顶部部分与平坦化顶表面的步骤形成第二心轴材料层214。利用足以完全填充间隙的厚度沉积第二心轴材料层214。例如，厚度可在至的范围。然而，间隙中第二心轴材料层214的实际厚度可近似于第一心轴材料层208的厚度，例如在至的范围。

参照图2g，方法100进行至步骤114，利用蚀刻工艺移除间隔物212，并保留第一与第二心轴材料层208与214所定义的开口216，蚀刻工艺如使用合适蚀刻剂的湿式蚀刻，合适的蚀刻剂包括氯基气体或氟基气体(取决于硬遮罩的组成)。第一与第二心轴材料层208与214一同定义了欲形成于金属层204中的金属部件的图案。

参照图2h与图2i，方法100进行至步骤116，以第一与第二心轴材料层208与214一同作为蚀刻遮罩，利用蚀刻工艺通过开口216图案化硬遮罩206，因而形成了如图2h中所示出的图案化硬遮罩206，蚀刻工艺使用了蚀刻剂如氟碳化合物(例如四氟化碳、二氟甲烷、二氟二氯甲烷)。如图2i所示出，之后可利用另一蚀刻工艺，例如一或两种湿式蚀刻步骤移除第一与第二心轴材料层208与214，湿式蚀刻步骤使用包括b3、去离子(deionized)水与异丙醇(ipa)的蚀刻剂。

参照图2j，方法100进行至步骤118，利用蚀刻工艺图案化金属层204，蚀刻工艺如使用包括甲烷、甲炔、氩气、氦气或前述的组合的蚀刻剂的干式蚀刻，或通过图案化的硬遮罩206开口的额外的湿式蚀刻，因而于金属层204中形成金属部件219(例如导孔、接触件或金属线)。

再次参照图2j，方法100进行至步骤120，沉积介电材料层218至图案化金属层204之间隙。介电材料层218完全填充于图案化金属层204之间隙中，并也设置于图案化金属层204上。相对于后续用于自对准所沉积的介电材料，选择具有蚀刻选择性的介电材料层218，以下将以其他步骤做更进一步的描述。在一些范例中，介电材料层218包括低介电常数材料、氧化硅、氮化硅、氮氧化硅、金属氧化物、金属氮化物、金属氮氧化物、其他合适的材料或前述的组合。选择具有较低介电常数的介电材料层218，以减少阻抗并提供足够的硬度而防止蚀刻损伤。在一些范例中，利用足以完全填充图案化金属层204之间隙的厚度，沉积介电材料层218。例如，厚度可在至的范围。然而，间隙中介电材料层218的实际厚度实质上等于或大于金属层204以及硬遮罩206的厚度。

参照图2k，方法100进行至步骤122，对介电材料层218与硬遮罩206进行化学机械研磨工艺，以凹蚀并平坦化两者。详细而论，利用化学机械研磨工艺完全移除介电材料层218的顶部部分以露出硬遮罩206，且化学机械研磨工艺持续进一步地移除硬遮罩206的顶部部分，使得介电材料层218在金属层204之上具有足够的厚度的部分以实现自对准。在本范例中，完成化学机械研磨工艺后，硬遮罩206剩余的厚度在至的范围。或者，利用凹蚀工艺以实质上均等地凹蚀介电材料层218与硬遮罩206两者的方式实现步骤122，例如可调谐蚀刻剂进行蚀刻工艺，而实质上均等地凹蚀介电材料层218与硬遮罩206两者。

参照图2l，方法100进行至步骤124，利用蚀刻工艺移除硬遮罩206，蚀刻工艺相对于介电材料层218与金属层204，选择性蚀刻硬遮罩206的材料，并保留金属层204上的凹口(recess)220，而介电材料层218的突出部分围绕着凹口220。在一些实施例中，使用合适浓度的氢氟酸。介电材料层218的这些突出部分(也称为闸控柱(gatingpost))221作为限制后续蚀刻工艺的闸控，以与金属部件219自对准。为此目的，闸控柱221须具有适当的尺寸，例如高h与宽w，以及高对宽比例(h/w)。在本实施例中，高宽比大于3或在2至6的范围。在另一实施例中，闸控柱221的高度大于

介电材料层218包括各插入于两邻近金属部件219间的柱状部分，其延伸于金属部件219之上。各柱状部分从金属部件219的底表面垂直延伸至金属部件219的顶表面。详细而论，各柱状部分从底部到顶部具有相同的宽度，并具有垂直侧壁。

参照图2m，方法100进行至步骤126，其中于金属层204与介电材料层218上形成层间介电材料层222。层间介电层222可包括任何合适的介电材料，例如：半导体氧化物、半导体氮化物、半导体氮氧化物、低介电常数材料、其他合适的介电材料或前述的组合。在一些实施例中，形成层间介电层222的步骤包括沉积与化学机械研磨，以提供平坦化的顶表面。在一些实施例中，层间介电层222还可包括在底部上的蚀刻停止层(未示出于图2m中)，相较于层间介电层222的材料，蚀刻停止层具有较高蚀刻耐性的介电材料。例如，蚀刻停止层可包括氮化硅。在一些范例中，层间介电层222包括在至的范围的厚度。

之后，于层间介电层222中形成导电部件，其与金属层204中的金属部件对准并落于金属部件上。在本实施例中，金属层204中的导电部件为落于装置上的接触件(例如晶体管的源极、漏极与栅极)，而欲形成于层间介电层222中的上方导电部件包括导孔与金属线。当然，这些仅是范例而并非作为限制。在更一实施例中，利用双镶嵌工艺(dualdamasceneprocess)形成导孔与金属线，这些将于稍后更加详述。

参照图2n与图2o，方法100进行至步骤128，于层间介电层222中形成用于金属线的沟槽。如图2n中所示出，步骤128包括光刻工艺，形成具有开口的图案化光刻胶224以定义金属线的区域。如图2o所示出，步骤128还包括蚀刻工艺，通过图案化光刻胶224的开口蚀刻层间介电层222，因而于层间介电层222中形成沟槽。详细而论，蚀刻工艺包括能选择性蚀刻层间介电层222而不蚀刻介电材料层218的蚀刻剂。在一些实施例中，蚀刻工艺包括干式蚀刻，其使用包括氟碳自由基(如四氟化碳)与氧气的蚀刻剂。

参照图2o与图2p，方法100进行至步骤130，于层间介电层222中形成用于导孔部件的导通孔。步骤130包括光刻工艺以及蚀刻工艺，前者形成具有开口的图案化光刻胶228以定义导孔部件的区域，后者蚀刻层间介电层222以形成导通孔。如图2o中所示出，步骤130也包括在形成图案化光刻胶228前，形成底层226。底层226可包括合适的材料，例如：富含碳的介电材料(例如富含碳的氧化硅或富含碳的氮化硅)、底抗反射涂层(bottomanti-reflectivecoatinglayer,barclayer)、不具光敏化学物质的光刻胶材料或其他合适的有机材料。在一实施例中，利用旋转涂布工艺形成底层226并更进一步烘烤底层226。底层226完全填充于层间介电层222中的沟槽中，并具有平坦化的顶表面，以在曝光工艺时提供较好的分辨率与光刻胶品质。

如以上所述，步骤130还包括蚀刻工艺，通过图案化光刻胶228的开口蚀刻层间介电层222(以及底层226)，因而于层间介电层222中形成导通孔230。在蚀刻工艺后可移除图案化光刻胶228与底层226。因此，如图2p中所示出，利用双镶嵌工艺于层间介电层中形成导通孔230与沟槽232。步骤130中的蚀刻工艺使用具有蚀刻选择性的蚀刻剂，其近似于步骤128中蚀刻工艺所使用的蚀刻剂。例如，蚀刻工艺使用干式蚀刻工艺，其使用包括氟碳自由基与氧气的蚀刻剂。

形成导通孔230的蚀刻工艺期间，蚀刻工艺被设计得以蚀刻层间介电层222，以形成与金属部件219对准的导通孔。然而，步骤130中的光刻工艺可能会误置而使导通孔向侧位偏移。这可导致导通孔偏移至邻近的金属部件219，因此造成桥接或其他品质与可靠度的问题。如以上所提及，介电材料层218的突出部分(闸控柱221)作为闸控以限制蚀刻工艺与金属部件219自对准。例如，当导通孔偏移至下方金属部件219以外的区域时，对介电材料层218进行蚀刻工艺，介电材料层218具有高蚀刻耐性，阻止蚀刻进一步延伸至邻近金属部件，并使得导通孔与下方金属部件对准而排除桥接问题。

参照图2q，方法100进行至步骤132，于沟槽232与导通孔230中形成导电部件234。在本实施例中，导电部件234包括导通孔230中的导孔部件以及沟槽232中的金属线。如图2q中所示出，步骤132包括沉积导电材料以填充导通孔230与沟槽232，以及化学机械研磨工艺以移除层间介电层222上过多的导电材料，并平坦化顶表面。导电部件234包括金属、金属合金、其他合适的导电材料或前述的组合。在一些范例中，导电部件234包括铜、钨、铷、镍或前述的组合。在一些范例中，导电部件234还包括阻障层(barrierlayer)，其形成于沟槽232与导通孔230的侧壁上。阻障层可包括钛与氮化钛、钽(ta)与氮化钽或其他合适的材料。方法100还可包括形成内连线结构的其他部分。例如，当导电部件234包括第一金属层中的金属线与耦接金属线至接触件的导孔，重复方法100以于第二金属层、第三金属层等之中形成金属线与导孔。

在方法100中，双镶嵌工艺包括先形成沟槽再形成导通孔的步骤。然而，双镶嵌工艺也可先形成导通孔再形成沟槽，如以下所述的其中一个范例。

图3是根据一些实施例，示出制造具有内连线结构的半导体结构400的方法300的流程图。图4a至图4r是示出半导体结构400在各种工艺阶段的截面图。在一些实施例中，半导体结构400包括鳍式主动区、其上形成的鳍式晶体管以及耦接晶体管至功能电路的内连线部件。以下配合图3与图4a至图4r一同描述半导体结构400及其形成方法300。方法300近似于方法100，除了进行镶嵌工艺的最后几个步骤。近似于步骤102至124的描述不再重复。

参照图4m，方法300进行至步骤302，其中于金属层204与介电材料层218上形成层间介电层222。层间介电层222可包括任何合适的介电材料，例如氧化硅、氮化硅、氮氧化硅、低介电常数材料、其他合适的介电材料或前述的组合。在一些实施例中，形成层间介电层222的步骤包括沉积与化学机械研磨，以提供平坦化的顶表面。在一些实施例中，层间介电层222还可包括在底部上的蚀刻停止层(未示出于图4m中)，相较于层间介电层222的材料，蚀刻停止层具有较高蚀刻耐性的介电材料。在步骤302中，可额外于层间介电层222上形成硬遮罩402。应遮罩402具有与层间介电层222不同的组成。例如，应遮罩402包括氮化硅、包含金属的材料(例如氧化铝)、其他合适的材料或前述的组合。硬遮罩的厚度足够大，以在稍后蚀刻工艺保存足够的厚度，而在层间介电层222中形成沟槽。在一些范例中，硬遮罩402具有在至的范围的厚度。

参照图4n，方法300进行至步骤304，图案化硬遮罩402使其具有开口404，其定义了欲形成于层间介电层222中金属线的区域。步骤304包括光刻工艺以于硬遮罩402上形成图案化光刻胶层406。在本实施例中，步骤304也包括形成光刻胶层406下方的底层408。底层408的结构与组成近似于底层226。如图4n中所示出，步骤304还包括蚀刻步骤，通过图案化光刻胶406的开口蚀刻硬遮罩402。之后，利用适当步骤如湿式剥除或等离子体灰化，移除光刻胶406与底层408。

参照图4o与图4p，方法300进行至步骤306，于层间介电层222中形成通孔414，以定义导孔部件的区域。步骤306包括光刻工艺，形成具有开口的图案化光刻胶410以定义导孔部件的区域。如图4o所示出，步骤306也包括在形成图案化光刻胶410前，形成底层412。底层412近似于底层226或408。在一些实施例中，利用旋转涂布形成底层412并进一步烘烤底层412。底层412完全填充于硬遮罩402的开口中，并具有平坦化的顶表面，以在曝光工艺时提供较好的分辨率与光刻胶品质。

步骤306还包括蚀刻工艺，通过图案化光刻胶410的开口蚀刻层间介电层222(以及底层226)，因而于层间介电层222中形成通孔414。如图4p中所示出，通孔414并未完全延伸通过而仅部分通过(例如半通过)层间介电层222。这可利用蚀刻时间或其他合适的方法控制。之后，利用适当步骤如湿式剥除或等离子体灰化移除光刻胶410与底层412。

参照图4q，方法300进行至步骤308，通过硬遮罩402的开口对层间介电层222进行蚀刻工艺，因而于层间介电层222中形成导通孔230与沟槽232两者。蚀刻工艺平均地凹蚀层间介电层222以形成沟槽232，且使通孔414深入至导通孔230而其中露出金属部件219。

同样地，蚀刻工艺被设计得以蚀刻层间介电层222以形成与金属部件219对准的导通孔230。然而，步骤304中光刻工艺的误置可造成导通孔向侧位偏移并导致桥接问题。介电材料层218的突出部分作为闸控，以限制蚀刻工艺与金属部件219自对准，如以上所说明。

参照图4r，方法300进行至步骤132，于沟槽232与导通孔230中形成导电部件234。在本实施例中，导电部件234包括导通孔230中的导孔部件与沟槽232中的金属线。步骤132包括沉积导电材料以填充于导通孔230与沟槽232中，以及化学机械研磨工艺以移除层间介电层222上过多的导电材料，并平坦化顶表面。导电部件234包括金属、金属合金、其他合适的导电材料或前述的组合。在一些范例中，导电部件234包括铜、钨、铷、镍或前述的组合。在一些范例中，导电部件234还包括阻障层，形成于沟槽232与导通孔230的侧壁上。阻障层可包括钛与氮化钛、钽与氮化钽或其他合适的材料。

在方法的步骤之前、期间以及之后可进行其他制造步骤。可利用替代步骤进行一些步骤。例如，可通过其他双重图案化或多重图案化进行图案化工艺。在一些实施例中，金属部件219为接触件。于源极/漏极部件上可形成硅化物，以在沉积金属层204之前，进一步地减少接触件的阻抗。硅化物包括硅与金属，例如硅化钛、硅化钽、硅化镍或硅化钴。可利用工艺形成硅化物，且其称作为自对准硅化物。工艺包括金属沉积、回火使金属与硅反应以及蚀刻以移除未反应金属。在一些实施例中，内连线结构的各种元件(例如金属部件219以及/或导电部件234)可包括任何合适的导电材料，例如钼、钨、铷、铝、铝合金、铜、钴、镍、硅化物、其他合适的金属/金属合金或前述的组合。

可在本公开实施例的范围内实现其他的结构。在一些实施例中，半导体结构200(或400)可包括单镶嵌工艺以分别形成金属线与导孔。在其他的实施例中，可利用包括镶嵌工艺与金属图案化两者的步骤形成导孔与上方的金属线。例如，利用介电材料层218填充间隙并突出于金属部件219之上而形成金属部件219后，使用单镶嵌工艺以于层间介电层222中形成导通孔，其中由于介电材料层218突出部分的闸控效应，导通孔与金属部件219自对准。接着，于层间介电层222上沉积导电材料(金属或金属合金)并填充于导通孔中，且进行图案化工艺(包括光刻工艺与蚀刻)以图案化导电材料而形成金属线。根据所述范例，在半导体结构200或400中，金属部件219是接触件，而导电部件234包括导孔与金属线。然而，这并非用以限制。在各种实施例中，金属部件219是导孔(或金属线)而导电部件234是金属线(或导孔，或上方的导孔与金属线两者)。

根据各种实施例，本公开实施例提供内连线结构及其形成方法。内连线结构的形成方法包括：图案化金属层以于基板上形成金属部件；于金属部件中之间隙形成介电材料层，使得介电材料层延伸于金属部件之上，并作为闸控柱以限制后续蚀刻使上方的导电部件与金属部件自对准。在一些实施例中，可存在着各式各样的优点。例如，本公开实施例的结构与方法可与现存的集成电路结构与方法相容。利用本公开实施例的方法与结构，上方的导电部件可与下方的金属部件自对准，而排除桥接与其他可靠度问题。此外，由于有闸控柱的保护，可最小化对层间介电层的损伤。可利用本公开实施例的结构与方法形成逻辑电路(例如反或(nor)、反及(nand)或反流器(invertor))、存储单元(memorycell，如静态随机存取存储器(sram))或其他电路。

在一范例面向中，本公开实施例提供一种集成电路结构的形成方法。集成电路结构的形成方法包括于半导体基板上沉积第一金属层；于第一金属层上形成硬遮罩；利用硬遮罩作为蚀刻遮罩图案化第一金属层，以形成第一金属部件；于第一金属部件上与第一金属部件中之间隙中沉积第一介电材料的介电层；移除硬遮罩，因而使部分介电层突出于第一金属部件之上；形成第二介电材料的层间介电层，第二介电材料与第一介电材料不同；以及图案化层间介电层，以形成露出第一金属部件的开口，其受制于介电层的突出部分而与第一金属部件自对准。在一实施例中，于层间介电层的开口中形成第二金属部件，其中第二金属部件落于第一金属部件之上。在一实施例中，层间介电层包括下列至少其一：低介电常数介电材料，而介电材料至少包括氧化硅、氮化硅、氮氧化硅、金属氧化物、金属氮化物、金属氮氧化物与前述的组合。在一实施例中，进行化学机械研磨工艺的步骤包括凹蚀介电层与硬遮罩两者，使得硬遮罩保留底部部分。在一实施例中，于第一金属层上形成硬遮罩的步骤包括：沉积包含金属的硬遮罩；以及利用光刻工艺与蚀刻，图案化包含金属的硬遮罩。在一实施例中，包含金属的硬遮罩包括氮化钛与钨掺杂碳其中之一。在一实施例中，于半导体基板上沉积第一金属层的步骤包括：沉积钼、钨与铷其中之一。在一实施例中，图案化层间介电层的步骤包括利用包含氟碳自由基与氧气的蚀刻剂进行蚀刻工艺，以相对于介电层选择性蚀刻层间介电层。在一实施例中，图案化第一金属层以形成第一金属部件的步骤包括使用间隔物图案化工艺。在一实施例中，图案化层间介电层以形成开口的步骤包括利用双镶嵌工艺，图案化层间介电层，以形成沟槽与导孔。在一实施例中，第一金属部件为落于晶体管上的接触件，而第二金属部件包括金属线。在一实施例中，第一金属部件为导孔而第二金属部件包括金属线。

本公开实施例的另一面向涉及一种集成电路结构的形成方法。集成电路结构的形成方法包括：于半导体基板上沉积第一金属层；于第一金属层上形成硬遮罩；利用硬遮罩作为蚀刻遮罩，图案化第一金属层，以形成第一金属部件；于第一金属部件上与第一金属部件中之间隙中沉积第一介电材料的介电层；平均地凹蚀介电层与硬遮罩两者；移除硬遮罩，因而使部分介电层突出于第一金属部件之上；形成第二介电材料的层间介电层，第二介电材料与第一介电材料不同；图案化层间介电层，以形成露出第一金属部件的开口；以及于层间介电层的开口中形成第二金属部件，其中第二金属部件受制于介电层的突出部分而与第一金属部件自对准，并落于第一金属部件上。在一实施例中，层间介电层包括至少下列其一：低介电常数介电材料，而介电材料至少包括氧化硅、氮化硅、氮氧化硅、金属氧化物、金属氮化物、金属氮氧化物与前述的组合。在一实施例中，平均地凹蚀介电层与硬遮罩两者的步骤包括凹蚀介电层与硬遮罩两者，使得硬遮罩剩余底部部分，而剩余的硬遮罩的厚度大于在一实施例中，硬遮罩包括氮化钛与钨掺杂碳(wdc)其中之一。在一实施例中，图案化层间介电层的步骤包括利用包含氟碳自由基与氧气的蚀刻剂进行蚀刻工艺，以选择性蚀刻第二介电材料且实质上并未蚀刻第一介电材料。

本公开实施例的另一面向涉及一种半导体结构。半导体结构包括第一金属部件，设置于半导体基板上；第一介电层，设置于第一金属部件之间隙中，并突出于第一金属部件的顶表面之上，第一介电层包括第一介电材料；第二介电层，设置于第一介电层上，第二介电层包括第二介电材料，第二介电材料与第一介电材料不同；以及第二金属部件，分别形成于第二介电层中，并落于第一金属部件上，其中第二金属部件的底表面在第一介电层的顶表面之上。在一实施例中，第一介电层包括设置于第一金属部件的两邻近第一金属部件间的部分，并从第一金属部件的底表面垂直延伸至第一金属部件的顶表面之上。在一实施例中，部分第一介电层具有相同的宽度与垂直侧壁。