一种多层存储结构透射电子显微镜原位电学测试单元制备方法与流程

本发明属于半导体加工领域，涉及一种多层存储结构透射电子显微镜原位电学测试单元制备方法。

背景技术：

功能材料具有优良的物理、化学和生物学性能，在电、热、声、光等外场诱导下可以完成信息的传导、储存或记录、能量的转换或变换。从微观尺度直观记录功能材料在外场作用下发生的物理或者化学变化，澄清微观尺度的变化过程与机理，将有助于进一步改进优化相应功能材料的性能。随着透射电子显微镜（transmissionelectronmicroscope,tem）技术的发展，新兴的原位透射电子显微技术（in-situtem）在研究材料的微观结构演化的过程中展现出巨大的技术优势，具有空间分辨率高（纳米尺度），实时记录、可引入外场信号（电/热/力/气）的独有优势，逐渐成为研究功能材料工作机制的重要手段。大部分器件是在外加电场信号的作用下实现相应功能的，尤其是各种存储器件，因此需要在tem中设计出一种合理的电学测试单元来研究存储器件中关键功能材料（存储材料和选通管材料）的微观结构转变。目前国内外电镜厂商推出了商业化的原位通电样品杆，与通电样品杆配套的是通过mems加工的商业化或者经过标准半导体工艺实验室自制的通电芯片，这种通电能够在tem中建立一个原位通电样品室，从而研究电场下材料的结构转变过程。通电芯片中原位通电样品室区域非常脆弱，无法再经受若干道半导体工艺流程，集成测试单元的制备工序到芯片原位通电样品室区域。此外由于采用紫外曝光时光学特征尺寸的限制，不管是商业化还是经过标准半导体工艺实验室自制的通电芯片，其正负电极的间距一般都在3um以上，远远大于所需要研究材料和器件尺寸，不能直接将器件中的关键器件单元直接集成在原位通电样品室区域。因此如何在通电芯片中设计出一种合理的存储器件测试单元的制备方法，将可以有效的利用现有的原位tem通电系统，研究关键的器件单元在外加电场作用下发生的微观结构转变过程，从而在微观尺度为存储器的性能和结构优化提供指导。

技术实现要素：

本发明的目的是提供一种多层存储结构tem原位电学测试单元制备方法，该方法制作出纳米尺寸精确可控的单层/多层材料测试单元，模拟纳米尺度下功能材料在通电时的微观结构变化行为，从而在微观角度为功能器件的性能优化提供指导方案。

实现本发明目的的具体技术方案是：

一种多层存储结构tem原位电学测试单元的制备方法，该方法包括以下具体步骤：

步骤1：选用平面衬底，将平面衬底表面清洗干净；其中，平面衬底为硅、氧化硅、或金属；

步骤2：采用电子束蒸发、化学气相沉积、脉冲激光沉积、原子层沉积或溅射工艺，在清洗干净的衬底上依次沉积金属电极a层、存储材料层、金属电极b层、选通管材料层和金属电极c层；或者，

在清洗干净的衬底上依次沉积金属电极a层、存储材料层、金属电极b层和金属电极c层；或者，

在清洗干净的衬底上依次沉积金属电极a层、金属电极b层、选通管材料层和金属电极c层；

步骤3：采用聚焦离子束提取技术，将步骤2所得多层膜衬底的截面以薄片的形式提出，转移到通电芯片上，将金属电极a层和金属电极c层用聚焦离子束焊接pt或w的方式与通电芯片上的两个金属电极相连接；其中，薄片长1-10um，厚0.1-2um，高1-10um；

步骤4：利用聚焦离子束刻蚀工艺，将步骤3得到的薄片进一步刻蚀到薄片厚度为10-100nm；得到所述电学测试单元；其中：

所述金属电极为cu、w、al、pt或au；金属电极a层、金属电极b层及金属电极c层相同或不同；厚度为1-1000nm；

所述存储材料层为zro2、hfo2、tio2、sio2、ta2o5、ge2sb2te5、gete、sb2te3及sb2te中的一种或至少两种混合或叠加，厚度为1-1000nm；

所述选通管材料层为ge2se3、sigete、astegesin、site及znte中的一种或至少两种混合或叠加，厚度为1-1000nm。

本发明存储材料层（r）和选通管材料层（s）可选择其中一种或两种并存，即1s、1r或1s1r结构。

本发明所述一种多层存储结构tem原位电学测试单元制备方法，制作出纳米尺寸精确可控的单层/多层材料测试单元，模拟纳米尺度下功能材料在通电时的微观结构变化行为，从而在微观角度为功能器件的性能优化提供指导方案，具有高度的产业利用价值。

附图说明

图1为本发明实施例1多层膜结构示意图；

图2为本发明实施例1多层膜截面薄片结构示意图；

图3为本发明实施例1多层膜截面薄片与通电芯片电极连接示意图；

图4为本发明实施例1制得的原位电学测试单元示意图；

图5为本发明实施例2制得的原位电学测试单元示意图；

图6为本发明实施例3制得的原位电学测试单元tem照片图。

具体实施方式

下面通过具体实施例，进一步阐述本发明的实质特点及进步，所用实施例只限于解释本发明，但本发明并非仅限于所述的实施例。

实施例1

本实施例提供一种多层存储结构tem原位电学测试单元制备方法，具体步骤如下：

步骤1）选用一块2英寸的厚度为500um的al金属衬底，将所述al金属衬底做抛光、清洗处理，以便在后续的步骤中制备出平整度高的多层结构，在本实施例中，将所述al金属衬底做抛光、清洗处理的过程包括：

1-1)选用2000#的水磨砂纸粘贴至于金相抛光机的转盘上，在转盘的侧面将砂纸固定，对一块2英寸的厚度为500um的al片衬底进行打磨，至平面度误差小于10um；

1-2）将步骤1-1）打磨过的al片衬底表面用带有海绵盘的抛光机在1500~2500r/min的速度下进行打磨抛光处理至呈现异常光亮效果，粗糙度ra小于10nm，抛光膏的粒度为w0.5~w5.0的研磨膏，上述打磨抛光处理过程中保持清水流过以冷却及浸润所处理的表面；

1-3）采用中性清洗剂清洗al片表面，随后用离子水冲洗3min，之后用氮气吹干，去除al片表面油污；

步骤2）利用磁控溅射工艺，在步骤1）抛光后的al金属衬底上依次沉积金属电极al层50nm、存储材料ge2sb2te5层100nm、金属电极al层50nm、选通管材料ge2se3层100nm和金属电极al层500nm，沉积后多层膜结构如图1所示；

步骤3）用聚焦离子束提取技术将多层膜截面以薄片的形式提出，薄片长2um，厚1um，高4um，如图2所示。将提出的薄片转移到通电芯片上电极间距为3um的两个电极之间，并用pt将薄片上的金属电极与通电芯片上的电极相连接，如图3所示；

步骤4）用聚焦离子束刻蚀工艺，将薄片中间区域刻蚀到厚度50nm，如图4所示；制得1s1r测试单元。

实施例2

实施例2与实施例1的不同之处在于存储材料层为多层膜结构，其中gete层10nm和sb2te3层10nm用溅射方法交替生长，共计5个周期，存储材料层总厚度为100nm；其他步骤相同，在此不再赘述，制得所述原位1s1r测试单元，如图5所示。

实施例3

实施例3与实施例1和实施例2的不同之处在于步骤2）利用溅射工艺在al金属衬底上依次沉积金属电极al层50nm、金属电极cu层50nm、存储材料ge2sb2te5层300nm和金属电极al层100nm，随后用聚焦离子束沉积w的方式将顶层金属电极加厚至1um，形成1r结构测试单元；其他步骤相同，在此不再赘述，制备完成的测试单元tem照片如图6所示。

上述实施例仅用以说明而非限制本发明的技术方案。这里所披露的实施例的变形及改变均是可能的，对于本领域的普通技术人员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本发明精神或本质特征的情况下，本发明可以以其他形式、结构、布置、比例，以及用于其他衬底、材料和部件来实现。任何不脱离本发明精神和范围的技术方案均应涵盖在本发明的申请范围当中。