一种沟槽栅IGBT制作方法与流程
本发明涉及功率半导体器件技术领域，尤其涉及一种沟槽栅igbt制作方法。
背景技术：
igbt(insulatedgatebipolartransistor)，又称绝缘栅双极型晶体管，作为弱电控制强电的核心半导体器件广泛应用于工业、4c(通信、计算机、消费电子、汽车电子)、家电等产业领域。ipm(智能功率模块)是将igbt、frd、bsd与驱动电路集成到一起，内置相关保护电路的开关器件，其可靠性高、性能强、使用方便。
在igbt的生产制造中，需要进行多次光刻，一般需要8张光刻版，光刻版费用很高，造成igbt生产制造成本的提高。
传统工艺会将终端区p+耐压环上方的多晶硅刻蚀干净，做n型离子注入前需要做一张掩膜光刻版，将p+耐压环部分挡住，以阻止n型离子进入p+耐压环区域。
本发明在传统结构的基础上，优化了制程工艺，减少了一张光刻版，降低了制造成本。
图1示出了现有的沟槽栅igbt制备多晶硅后结构示意图；
图2示出了现有的沟槽栅igbt在n型离子注入前结构示意图。
具体：晶圆基片1、主结p+区2、p+耐压环3、初始氧化层4、栅氧化层5、多晶硅6、光刻胶7。
技术实现要素：
本发明所要解决的技术问题是优化沟槽栅igbt制作方法，减少光刻版，降低制造成本。
本发明提供了一种沟槽栅igbt制作方法，包括以下步骤：
在晶圆基片上形成初始氧化层，用刻蚀后保留相应位置的初始氧化层为掩膜在晶圆基片的上表面注入p型离子，在晶圆基片的有源区形成主结p+区以及在晶圆基片的终端区形成多个p+耐压环，并对主结p+区以及多个p+耐压环进行推结到指定深度；
在有源区制备多个源区沟槽，多个源区沟槽包括位于主结p+区外的沟槽以及至少一个位于主结p+区内的沟槽；
在多个源区沟槽的侧壁及底部上、在有源区和终端区的初始氧化层上、以及在主结p+区和p+耐压环的表面上制备栅极氧化层；
在多个源区沟槽内部的栅极氧化层上，以及有源区和终端区的栅极氧化层上制备多晶硅；
在多个源区沟槽之间以及在主结p+区与环绕主结p+区的沟槽之间制备p阱区和n+区，其中，终端区采用多晶硅作为掩膜制备n+区，多晶硅用于阻挡n型离子注入到晶圆基片的位于终端区的部分表面。
在本发明的实施例中，
采用注入氧气的干氧氧化工艺形成栅氧化层；
采用化学气相沉淀法沉积形成多晶硅。
在本发明的实施例中，
氧气的注入流速为8000ml/min，栅氧化层厚度为
在本发明的实施例中，
在多个源区沟槽之间以及在主结p+区与周围沟槽之间制备p阱区和n+区，包括以下步骤：
对位于主结p+区上方、有源区区域和边缘n+截止环上方的多晶硅采用干法刻蚀工艺进行完全刻蚀，
对位于主结p+区上方、有源区区域和边缘n+截止环上方的初始氧化层采用干法刻蚀工艺进行刻蚀，直到主结p+区的初始氧化层厚度达到指定厚度；
在多个源区沟槽之间以及再主结p+区与环绕主结p+区的沟槽之间注入p型离子制备p阱区，并对p阱区进行推结达到指定深度和指定厚度；
在终端区采用多晶硅作为掩膜，在p阱区上方和芯片边缘被减薄的初始氧化层上方直接注入n型离子制备n+区和n+截止环，并对n+区和n+截止环进行推结；
将终端区区域表面的多晶硅完全刻蚀。
在本发明的实施例中，
制备p阱区具体为注入指定剂量的p型离子，并把p型离子引导在多个源区沟槽之间和主结p+区与环绕主结p+区的沟槽之间的晶圆基片表面；
通过向芯片边缘区被减薄的初始氧化层上方注入指定剂量的n型离子形成n+截止环。
在本发明的实施例中，
主结p+区的初始氧化层指定厚度为
对p阱区进行推结的指定深度为小于等于源区沟槽深度的2/3，p阱区的指定厚度为小于等于源区沟槽深度的1/3；
p型离子注入指定剂量为2×1015/cm2。
n型离子注入指定剂量为1×1015/cm2。
在本发明的实施例中，
在晶圆基片的有源区制备多个源区沟槽，包括以下步骤：
在初始氧化层、主结p+区和p+耐压环上方形成第二光剂刻蚀剂层，并保留源区沟槽位置；
采用湿法刻蚀源区的初始氧化层；
刻蚀源区沟槽上方的初始氧化层后，去除第二光剂刻蚀剂层；
在初始氧化层上方、在主结p+区上方和在p+耐压环上方形成第三光剂刻蚀剂层，并保留源区沟槽位置；
在晶圆表面上用干法刻蚀制备多个源区沟槽达到指定深度，源区沟槽制备完毕后，去除第三光剂刻蚀剂层。
在本发明的实施例中，
多个源区沟槽刻蚀的指定深度为小于等于5μm。
在本发明的实施例中，
还包括以下步骤：
在源区沟槽上、在源区的n+区上、在源区的主结p+上、在剩余的初始氧化层上以及在终端区的p+耐压环和n+截止环上淀积形成介质层并达到指定厚度；
在源区的n+区、p阱区、在主结p+区、在指定的p+耐压环以及在n+截止环区域进行接触孔刻蚀，并填充接触孔；
在源区的介质层上、在主结p+区的接触孔介质层上、在p+耐压环的介质层上以及在n+截止环的介质层上制备金属层；
除在有源区左边一半的上方金属层外，在其余有源区和终端区的金属层和介质层上方制备钝化层。
在本发明的实施例中，
介质层指定厚度为1.1～1.5μm，介质层材料为硼磷硅玻璃；
指定的p+耐压环为离主结p+区最远的p+耐压环，接触孔内填充物为钨；
金属层指定厚度为4.0～5.0μm，金属层金属为铝铜合金；
钝化层为聚酰亚胺。
与现有技术相比，本发明的一个或多个实施例可以具有如下优点：
本发明通过在制备多晶硅时设置厚度为
本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
图1示出了现有的沟槽栅igbt制备多晶硅后结构示意图；
图2示出了现有的沟槽栅igbt在n型离子注入前结构示意图；
图3是本发明一示例沟槽栅igbt制作方法的流程示意图；
图4是本发明一示例沟槽栅igbt划分有源区和终端区的结构剖面示意图；
图5是本发明一示例步骤s10对应的结构剖面示意图；
图6是本发明一示例步骤s20对应的结构剖面示意图；
图7是本发明一示例步骤s30对应的结构剖面示意图；
图8是本发明一示例步骤s40对应的结构剖面示意图；
图9是本发明一示例步骤s50对应的结构剖面示意图；
图10是本发明一示例沟槽栅igbt刻蚀完终端区多晶硅的剖面结构示意图；
图11是本发明一示例沟槽栅igbt的剖面结构示意图；
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下结合附图对本发明作进一步地详细说明，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
第一实施例
图3为本发明沟槽栅igbt制作方法的流程示意图。
图4为本发明沟槽栅igbt的剖面结构示意图；
如图4所示，本实施例的沟槽栅igbt包括：晶圆基片11、主结p+区12、p+耐压环13、初始氧化层14、栅极氧化层31、多晶硅40、p阱区51、n+区52、n+截止环53、介质层61、接触孔62、金属层63、钝化层64，其中有源区a为图4所示沟槽栅igbt结构虚线的左侧区域，终端区b为图4所示沟槽栅igbt结构虚线的右侧区域。
其中，晶圆基片11可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗，也可以包括混合的半导体结构，例如碳化硅、合金半导体或其组合，在此不做限定。在本实施例中的所述晶圆基片11可以为已经掺杂的衬底晶圆基片11，或者已在衬底上生长了外延层的晶圆基片11，本实施例中的晶圆基片11优选采用硅衬底，可采用n型或p型硅衬底，在本实施例中以掺杂了的n型衬底为例进行说明。
如图3所示，本发明提供了一种沟槽栅igbt制作方法，包括以下步骤：
步骤s10：在晶圆基片上形成初始氧化层14，用刻蚀后保留相应位置的初始氧化层14为掩膜在晶圆基片11的上表面注入p型离子，形成主结p+区12、多个p+耐压环13，并对主结p+区12，多个p+耐压环13进行推结，主结p+区12在有源区a，多个p+耐压环13在终端区b，结果如图5所示。
具体地，步骤s10包含以下步骤：
在晶圆基片11的上表面采用干氧氧化工艺制作初始氧化层14；
在初始氧化层14上形成第一光刻胶层，保留预设的主结p+区12和p+耐压环13区域；
采用干法或湿法工艺刻蚀初始氧化层14，第一光刻胶层具有与初始氧化层14所需刻蚀的相同图案，初始氧化层14刻蚀完成后，去除第一光刻胶层；
采用离子注入工艺，在主结p+区12、p+耐压环13预留区域进行p型粒子注入，并进行推结，推结深度≤8um
对主结p+区12、多个p+耐压环13进行推结时主结p+区12、多个p+耐压环13的推结深度小于等于8μm，p+耐压环13可以提升igbt的耐压上限。
步骤s20：在晶圆基片11的有源区制备多个源区沟槽20，多个源区沟槽包括位于主结p+区12之外的沟槽201以及至少1个位于主结p+区12的沟槽202。
具体地，在晶圆基片11的有源区制备多个源区沟槽，包括以下步骤：
在初始氧化层14、主结p+区12和p+耐压环13上方形成第二光剂刻蚀剂层，并保留源区沟槽位置；
采用湿法刻蚀源区的初始氧化层14，第二光刻胶层具有与初始氧化层14所需刻蚀的相同图案。
刻蚀源区沟槽上方的初始氧化层14后，去除第二光剂刻蚀剂层；
在初始氧化层14和主结p+区12、p+耐压环13上方形成第三光剂刻蚀剂层21，并保留源区沟槽位置；
在晶圆表面上用干法刻蚀制备多个源区沟槽，如图6所示，源区沟槽制备完毕后，去除第三光剂刻蚀剂层。
在本实施例中，多个源区沟槽刻蚀的深度小于等于5μm。
步骤s30：在多个源区沟槽的侧壁及底部、有源区的初始氧化层14、终端区的初始氧化层14、主结p+区12和p+耐压环13表面上制备栅极氧化层31，如图7所示。
在本实施例中，制备栅氧化层为通过注入流速为8000ml/min的氧气，用干氧氧化工艺形成厚度为
步骤s40：在多个源区沟槽内部的栅极氧化层31上，以及有源区、终端区的栅极氧化层31表面上制备多晶硅40，如图8所示。
在本发明实施例中，制备多晶硅40为采用化学气相沉淀法沉积厚度为
传统的沟槽栅igbt制备的多晶硅40厚度一般为
步骤s50：在多个源区沟槽之间以及主结p+区12与环绕主结p+区12的沟槽之间制备p阱区51和n+区52，其中，终端区采用多晶硅40作为掩膜制备n+区52，多晶硅40阻挡n型离子注入到终端区晶圆基片11表面。并制备n+截止环53，如图9所示。
在本发明实施例中，多个源区沟槽之间以及主结p+区12与周围沟槽之间制备p阱区51和n+区52，包括以下步骤：
对位于主结p+区12上方、有源区区域和边缘n+截止环上方的多晶硅40采用干法刻蚀工艺进行完全刻蚀。
对位于主结p+区12上方、有源区区域和边缘n+截止环上方的初始氧化层14采用干法刻蚀工艺进行刻蚀，直到主结p+区12的初始氧化层14厚度为指定厚度，指定厚度为
在多个源区沟槽之间以及主结p+区12与环绕主结p+区12的沟槽之间注入p型离子制备p阱区51，并对p阱区51进行推结。
具体地，制备p阱区51具体为注入剂量为2×1015/cm2的p型离子，并把p型离子引导在多个源区沟槽之间和主结p+区12与环绕主结p+区12的沟槽之间的晶圆基片11表面，对p阱区51进行推结具体为推结深度小于等于源区沟槽深度的2/3，p阱区51的厚度为小于等于源区沟槽深度的1/3。
在终端区采用多晶硅40作为掩膜，在p阱区51上方和芯片边缘被减薄的初始氧化层14上方直接注入n型离子制备n+区52和n+截止环53，并对n+区52和n+截止环53进行推结。
在本发明实施例中，制备n+截止环53具体为在芯片边缘区被减薄的初始氧化层14上方注入剂量为1×1015/cm2的n型离子，其中n+截止环53和划片道形成漏电沟道，可以减少器件的漏电现象。
传统的沟槽栅igbt制作工艺由于多晶硅40厚度为
而本发明由于之前采用了厚度为
然后将终端区区域表面的多晶硅40完全刻蚀,如图10所示。
然后，
在源区沟槽上、在源区的n+区52上、在源区的主结p+区12上、在剩余的初始氧化层14上以及在终端区的p+耐压环13和n+截止环53上淀积形成介质层61并达到指定厚度；
在源区的n+区52、p阱区51、在主结p+区12、在指定的p+耐压环13以及在n+截止环53区域进行接触孔62刻蚀，并填充接触孔；
在源区的介质层61上、在主结p+区12的接触孔介质层上、在p+耐压环13的介质层上以及在n+截止环53的介质层上制备金属层63；
除在有源区左边一半的上方金属层外，在其余有源区和终端区的金属层和介质层上方制备钝化层64。
具体地，进行介质层61淀积，介质层为硼磷硅玻璃，介质层厚度为1.1～1.5μm，优选为1.3μm；
进行接触孔62刻蚀，并填充接触孔，接触孔内填充物为钨；
制备金属层63，金属层厚度为4.0～5.0μm，优选为4.5μm，金属层金属为铝铜合金，即alcu；
制备钝化层64，钝化层为聚酰亚胺。
整个沟槽栅igbt结构剖面如图11所示。
综上所述，本发明实施例通过在制备多晶硅时设置厚度为
虽然本发明公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所述技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，本发明的保护范围并不局限于文中公开的特定实施例，而是包括落入权利要求范围内的所有技术方案。
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