PMOS半导体器件及其制造方法与流程

本发明涉及半导体集成电路制造领域，特别是涉及一种pmos半导体器件。本发明还涉及一种pmos半导体器件的制造方法。

背景技术：

随着集成电路的发展，场效应尺寸越来越小，半导体制造中引入了应力技术来改变沟道中的晶格结构，从而提高沟道中的载流子的迁移率；从现有的研究来看在沟道上施加拉应力能提高电子的迁移率，而施加压应力则能提高空穴的迁移率。嵌入式锗硅(sige)外延层技术被广泛应用以提高pmos的的性能，嵌入式sige技术通过在pmos在源区和漏区嵌入sige材料，能够向沟道区施加压应力，使得pmos的性能得到显著的提升。目前在sige外延生长工艺中需要掺入硼元素，然而硼元素在后续的热处理工艺中，由于扩散效应增强，使得硼元素会朝底部扩散，影响器件的整体性能。

技术实现要素：

本发明所要解决的技术问题是提供一种pmos半导体器件，能减少嵌入式锗硅外延层的硼扩散，提高器件的电学性能。为此，本发明还提供一种pmos半导体器件的制造方法。

为解决上述技术问题，本发明提供的pmos半导体器件包括：

半导体基底，形成于所述半导体基底表面的第一外延层和形成于所述第一外延层表面的第二外延层。

所述第一外延层的掺杂结构设置为硼扩散阻挡层。

所述第二外延层为非掺杂结构。

栅极结构形成在所述第二外延层表面。

在所述栅极结构两侧的所述第二外延层中形成有凹槽，在所述凹槽中填充有锗硅外延层。

沟道区形成在所述锗硅外延层之间的所述第二外延层中。

在所述锗硅外延层中具有硼掺杂，所述第一外延层位于所述凹槽的底部并从所述锗硅外延层的底部阻挡所述锗硅外延层的硼向底部扩散。

p+掺杂的源区和漏区形成在所述栅极结构两侧的所述锗硅外延层中。

进一步的改进是，所述半导体基底为硅基底，所述第一外延层为硅外延层，所述第二外延层为硅外延层。

进一步的改进是，所述第一外延层的掺杂杂质包括碳或磷。

进一步的改进是，所述凹槽为σ结构凹槽。

进一步的改进是，所述栅极结构包括依次叠加的栅介质层和栅导电材料层。

进一步的改进是，所述栅介质层的材料包括氧化层或高介电常数材料层；所述栅导电材料层为多晶硅栅或者为金属栅。

进一步的改进是，在所述栅极结构的侧面形成有侧墙。

进一步的改进是，所述锗硅外延层的底部和所述第一外延层接触。

为解决上述技术问题，本发明提供的pmos半导体器件的制造方法，其特征在于，包括如下步骤：

步骤一、提供一半导体基底，进行第一次掺杂外延生长在所述半导体基底表面形成第一外延层，所述第一次掺杂外延生长使所述第一外延层的掺杂结构设置为硼扩散阻挡层。

步骤二、进行第二次非掺杂外延生长在所述所述第一外延层表面形成第二外延层；所述第二外延层为非掺杂结构。

步骤三、在所述第二外延层表面形成栅极结构。

步骤四、在所述栅极结构两侧的所述第二外延层中形成凹槽。

步骤五、在所述凹槽中填充锗硅外延层；在所述锗硅外延层中具有硼掺杂，所述第一外延层位于所述凹槽的底部并从所述锗硅外延层的底部阻挡所述锗硅外延层的硼向底部扩散。

沟道区形成在所述锗硅外延层之间的所述第二外延层中。

步骤六、进行p+源漏注入在所述栅极结构两侧的所述锗硅外延层中形成源区和漏区。

进一步的改进是，所述半导体基底为硅基底，所述第一外延层为硅外延层，所述第二外延层为硅外延层。

进一步的改进是，所述第一外延层的掺杂杂质包括碳或磷。

进一步的改进是，所述凹槽为σ结构凹槽。

进一步的改进是，步骤三中形成的所述栅极结构包括依次叠加的栅介质层和多晶硅栅；在形成所述栅极结构之后还包括在所述栅极结构的侧面形成侧墙的步骤。

进一步的改进是，所述栅介质层的材料包括氧化层或高介电常数材料层。

进一步的改进是，步骤三中的所述栅极结构作为pmos半导体器件的最终栅极结构；

或者，步骤三中的所述栅极结构作为伪栅极结构，在步骤六之后，还包括形成第零层层间膜的步骤，在所述第零层层间膜完成之后还包括去除所述伪栅极结构中的多晶硅栅的步骤，之后在所述多晶硅栅的去除区域中形成金属栅。

本发明对半导体基底上的外延层做了特别的设置，其中用于形成凹槽的第二外延层的底部设置由第一外延层，第二外延层为非掺杂，第一外延层的掺杂结构设置为硼扩散阻挡层，这样由于第一外延层位于形成于凹槽中的锗硅外延层即嵌入式锗硅外延层的底部，故能阻止锗硅外延层中的硼向底部扩散，所以本发明能减少嵌入式锗硅外延层的硼扩散，提高器件的电学性能。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是本发明实施例pmos半导体器件的器件结构图；

图2a-图2d是本发明实施例方法各步骤中的器件结构图。

具体实施方式

如图1所示，是本发明实施例pmos半导体器件的器件结构图；本发明实施例pmos半导体器件包括：

半导体基底1，形成于所述半导体基底1表面的第一外延层2和形成于所述第一外延层2表面的第二外延层3。

本发明实施例中，所述半导体基底1为硅基底，所述第一外延层2为硅外延层，所述第二外延层3为硅外延层。所述第一外延层2的掺杂杂质包括碳或磷；较佳选择为，所述第一外延层2能为sic或为sicp，或者为sic和sicp交替叠加而成。

所述第一外延层2的掺杂结构设置为硼扩散阻挡层。

所述第二外延层3为非掺杂结构。

栅极结构形成在所述第二外延层3表面。

本发明实施例中，所述栅极结构包括依次叠加的栅介质层4和栅导电材料层。

所述栅介质层4的材料包括氧化层或高介电常数材料层。

本发明实施例中，所述栅导电材料层为多晶硅栅5。在其他实施例中，也能为：所述栅导电材料层为金属栅。

在所述栅极结构的侧面形成有侧墙6。通常，所述侧墙6的材料包括氧化层或氮化层。

在所述栅极结构两侧的所述第二外延层3中形成有凹槽7，在所述凹槽7中填充有锗硅外延层8。所述凹槽7为σ结构凹槽7。

本发明实施例中，所述凹槽7的底部表面直接将所述第一外延层2的表面露出，所述锗硅外延层8的底部和所述第一外延层2接触。

沟道区形成在所述锗硅外延层8之间的所述第二外延层3中。

在所述锗硅外延层8中具有硼掺杂，所述第一外延层2位于所述凹槽7的底部并从所述锗硅外延层8的底部阻挡所述锗硅外延层8的硼向底部扩散。

p+掺杂的源区和漏区形成在所述栅极结构两侧的所述锗硅外延层8中。

本发明实施例对半导体基底1上的外延层做了特别的设置，其中用于形成凹槽7的第二外延层3的底部设置由第一外延层2，第二外延层3为非掺杂，第一外延层2的掺杂结构设置为硼扩散阻挡层，这样由于第一外延层2位于形成于凹槽7中的锗硅外延层8即嵌入式锗硅外延层8的底部，故能阻止锗硅外延层8中的硼向底部扩散，所以本发明实施例能减少嵌入式锗硅外延层8的硼扩散，提高器件的电学性能。

如图2a至图2d所示，是本发明实施例方法各步骤中的器件结构图；本发明实施例pmos半导体器件的制造方法包括如下步骤：

步骤一、如图2a所示，提供一半导体基底1，进行第一次掺杂外延生长在所述半导体基底1表面形成第一外延层2，所述第一次掺杂外延生长使所述第一外延层2的掺杂结构设置为硼扩散阻挡层。

本发明实施例方法中，所述半导体基底1为硅基底，所述第一外延层2为硅外延层，后续的第二外延层3为硅外延层。

所述第一外延层2的掺杂杂质包括碳或磷；较佳选择为，所述第一外延层2能为sic或为sicp，或者为sic和sicp交替叠加而成。

步骤二、如图2b所示，进行第二次非掺杂外延生长在所述所述第一外延层2表面形成第二外延层3；所述第二外延层3为非掺杂结构。

步骤三、如图2c所示，在所述第二外延层3表面形成栅极结构。

所述栅极结构包括依次叠加的栅介质层4和多晶硅栅5；在形成所述栅极结构之后还包括在所述栅极结构的侧面形成侧墙6的步骤。

所述栅介质层4的材料包括氧化层或高介电常数材料层。

步骤四、如图2d所示，在所述栅极结构两侧的所述第二外延层3中形成凹槽7。

所述凹槽7为σ结构凹槽7。

本发明实施例方法中，所述凹槽7的底部表面直接将所述第一外延层2的表面露出。

步骤五、如图1所示，在所述凹槽7中填充锗硅外延层8；在所述锗硅外延层8中具有硼掺杂，所述第一外延层2位于所述凹槽7的底部并从所述锗硅外延层8的底部阻挡所述锗硅外延层8的硼向底部扩散。

所述锗硅外延层8的底部和所述第一外延层2接触。

沟道区形成在所述锗硅外延层8之间的所述第二外延层3中。

步骤六、进行p+源漏注入在所述栅极结构两侧的所述锗硅外延层8中形成源区和漏区。

本发明实施例方法中，所述栅极结构作为pmos半导体器件的最终栅极结构。在其他实施例方法中也能为：步骤三中的所述栅极结构作为伪栅极结构，在步骤六之后，还包括形成第零层层间膜的步骤，在所述第零层层间膜完成之后还包括去除所述伪栅极结构中的多晶硅栅5的步骤，之后在所述多晶硅栅5的去除区域中形成金属栅。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。