半导体结构及其制备方法与流程

本申请涉及半导体器件制造技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术：

在现有的工艺中，在焊垫(pad)上进行焊线键合(wirebonding)工艺时，为了增加焊线与焊垫的接着性，需要在焊线键合工艺之前将焊垫的表面进行粗糙化处理；然后，由于焊垫一般为硬度较软的铝，在焊线键合工艺时，在键合压力(bondingforce)的作用下，焊垫会很快被压平造成粗糙表面失效而无法实现增强焊线与焊垫的接着性的效果。同时，由于焊线将其下方的焊垫压扁，在工作时电流仅能从焊线两侧区域进行，这将造成工作时的电流量显著降低；且如果保护层中开口太小或者打线打歪造成焊线临近保护层时，挤压后向外排除的焊垫层下方会将保护层向上掀开或裂开，或者导致焊垫外溢，从而造成品质问题。

技术实现要素：

基于此，有必要针对现有技术中的上述问题提供一种半导体结构及其制备方法。

为了实现上述目的，一方面，本发明提供了一种半导体结构，包括：

支撑层，包括焊盘区域；所述焊盘区域内的所述支撑层具有若干个凹槽；

焊垫，位于所述支撑层上，且至少位于所述焊盘区域内，所述焊垫部分嵌入所述凹槽内。

上述半导体结构中通过在焊垫下方形成焊盘区域内具有若干个凹槽的支撑层，在焊线键合工艺时即使焊垫平坦且大部分焊垫在键合压力的作用下会被排挤开来，但由于焊垫下方为具有凹槽的支撑层，焊线底部会部分区域陷入凹槽内，使得焊线与焊垫的接触面为凸凹不平状，增大焊线与焊垫的接着性，降低焊线脱落的风险。

在其中一个实施例中，所述支撑层为单层结构，所述支撑层包括介质层或聚合物层，所述凹槽的深度小于等于所述支撑层的厚度。

在其中一个实施例中，所述支撑层为叠层结构，所述支撑层包括：

第一材料层，所述第一材料层内形成有初始凹槽，所述初始凹槽的深度小于等于所述第一材料层的厚度；

第二材料层，位于所述第一材料层的上表面、所述初始凹槽的侧壁及所述初始凹槽的底部；所述第二材料层的厚度小于所述初始凹槽的深度。

在其中一个实施例中，所述支撑层为叠层结构，所述支撑层包括：

第一材料层；

第二材料层，位于所述第一材料层的上表面，所述第二材料层内具有若干个所述凹槽，所述凹槽的深度小于等于所述第二材料层的厚度。

在其中一个实施例中，所述第一材料层为介质层且所述第二材料层为聚合物层，或所述第一材料层为聚合物层且所述第二材料层为介质层。

在其中一个实施例中，所述半导体结构还包括：

基底，所述基底内形成有集成电路；

钝化层，位于所述基底的上表面；所述支撑层位于所述钝化层的上表面；

重布线层，位于所述支撑层上，且与所述集成电路及所述焊垫相连接；

种子层，位于所述支撑层与所述焊垫之间、所述重布线层与所述支撑层之间及所述重布线层与所述集成电路之间；

保护层，位于所述支撑层的上表面，且覆盖所述重布线层及所述焊垫；所述保护层内形成有开口，所述开口暴露出所述焊垫；

焊线，一端位于所述开口内，且与所述焊垫相连接。

在其中一个示例中，所述焊线的底部与所述凹槽的底部具有间距。焊线的底部与凹槽的底部具有间距，可以使得焊线与凹槽底部之间保留有焊垫，工作时，电流除了经由焊线两侧的焊垫流通之外，还可以经由凹槽内的焊垫流通，从而增加工作时的电流量。

在其中一个示例中，所述开口下部的所述保护层内具有缺口，以使得所述开口下部的宽度大于所述开口上部的宽度。通过在开口下部的保护层内形成缺口，可以在开口下部形成缓冲空间，缺口可以容纳焊线挤压外排的焊垫，避免保护层向上掀开或裂开，防止焊垫外溢，从而确保产品的品质。

本发明还提供一种半导体结构的制备方法，包括如下步骤：

形成支撑层，所述支撑层包括焊盘区域；所述支撑层的焊盘区域内形成有若干个凹槽；

至少于所述支撑层的焊盘区域内形成焊垫，所述焊垫部分嵌入所述凹槽内。

上述半导体结构的制备方法中，通过在焊垫下方形成焊盘区域内具有若干个凹槽的支撑层，在焊线键合工艺时即使焊垫平坦且大部分焊垫在键合压力的作用下会被排挤开来，但由于焊垫下方为具有凹槽的支撑层，焊线底部会部分区域陷入凹槽内，使得焊线与焊垫的接触面为凸凹不平状，增大焊线与焊垫的接着性，降低焊线脱落的风险。

在其中一个实施例中，形成所述支撑层包括如下步骤：

形成介质层；

对所述介质层进行刻蚀，以于所述介质层内形成所述凹槽，所述凹槽的深度小于等于所述介质层的厚度。

在其中一个实施例中，形成所述支撑层包括如下步骤：

形成聚合物层；

对所述聚合物层进行曝光显影，以于所述聚合物层内形成所述凹槽，所述凹槽的深度小于等于所述聚合物层的厚度。

在其中一个实施例中，形成所述支撑层包括如下步骤：

形成第一材料层；

于所述第一材料层的上表面形成第二材料层；

于所述第二材料层内形成所述凹槽，所述凹槽的深度小于等于所述第二材料层的厚度。

在其中一个实施例中，形成所述支撑层包括如下步骤：

形成第一材料层；

于所述第一材料层内形成初始凹槽，所述初始凹槽的深度小于等于所述第一材料层的厚度；

于所述第一材料层的上表面、所述初始凹槽的侧壁及底部形成第二材料层。

在其中一个实施例中，所述第一材料层为介质层且所述第二材料层为聚合物层，或所述第一材料层为聚合物层且所述第二材料层为介质层。

在其中一个实施例中，形成所述支撑层之前还包括如下步骤：

提供基底，所述基底内形成有集成电路；

于所述基底的上表面形成钝化层；所述支撑层形成于所述钝化层的上表面；

于所述凹槽内形成所述焊垫之前还包括于所述支撑层及所述钝化层内形成互连孔，所述互连孔暴露出所述集成电路区域；

于所述支撑层的焊盘区域内形成所述焊垫的同时，还于所述支撑层上形成重布线层，所述重布线层与所述焊垫及所述集成电路相连接；

形成所述焊垫及所述重布线层之前，还包括于所述支撑层的上表面及所述互连孔内形成种子层的步骤；所述焊垫及所述重布线层形成于所述种子层的上表面；

于所述支撑层的焊盘区域形成所述焊垫之后还包括如下步骤：

于所述支撑层的上表面形成保护层，所述保护层覆盖所述重布线层及所述焊垫；

于所述保护层内形成开口，所述开口暴露出所述焊垫；

提供焊线，将焊线一端与所述焊垫相连接。

附图说明

图1为本发明一个实施例中半导体结构的制备方法的流程图；

图2至图25为本发明一个实施例中半导体结构的制备方法中各步骤所得结构的截面结构示意图；其中，图20至图25亦为本发明另一个实施例中提供的不同的半导体结构的截面结构示意图。

附图标记说明：

10支撑层

101第一材料层

102第二材料层

103凹槽

104初始凹槽

11基底

12钝化层

13种子层

14焊垫

15重布线层

16保护层

161开口

162缺口

163底层保护层

164顶层保护层

17焊线

18合金层

19图形化掩膜层

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

需要说明的是，当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件并与之结合为一体，或者可能同时存在居中元件。本文所使用的术语“安装”、“一端”、“另一端”以及类似的表述只是为了说明的目的。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

在一个实施例中，如图1所示，本发明一种半导体结构的制备方法，包括以下步骤：

s11：形成支撑层，支撑层包括焊盘区域；支撑层的焊盘区域内具有若干个凹槽；

s12：至少于支撑层的焊盘区域内形成焊垫，焊垫部分嵌入凹槽内。

上述半导体结构的制备方法中，通过在焊垫14下方形成焊盘区域内具有若干个凹槽103的支撑层10，即先形成焊盘区域内具有凹槽103的支撑层10，再于支撑层10的焊盘区域内形成焊垫14，在焊线键合工艺时即使焊垫14平坦且大部分焊垫14在键合压力的作用下会被排挤开来，但由于焊垫14下方为具有凹槽103的支撑层10，焊线底部会部分区域陷入凹槽103内，使得焊线与焊垫14的接触面为凸凹不平状，增大焊线与焊垫14的接着性，降低焊线脱落的风险。

在一个示例中，如图2所示，步骤s11之前还包括如下步骤：

提供基底11，基底11内形成有集成电路结构(未标示出)；

于所述基底11的上表面形成钝化层12；步骤s11中的支撑层10形成于钝化层12的上表面。

在一个示例中，基底11可以包括但不仅限于硅衬底。

在一个示例中，钝化层12覆盖基底11的上表面。钝化层12可以包括单层结构，也可以为包括多层材料层的叠层结构。钝化层12可以包括但不仅限于氧化硅层、氮化硅层及氮氧化硅层中的至少一者。

在一个可选的示例中，支撑层10为单层结构，步骤s11可以包括如下步骤：

s111：形成介质层，此时的介质层即为支撑层10，如图2所示，介质层形成于钝化层12的上表面；具体的，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成介质层；介质层可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等；

s112：对介质层进行刻蚀，以于介质层内形成凹槽103，凹槽103的深度可以小于等于介质层的厚度；具体的，首先，于介质层的上表面形成图形化掩膜层19，如图2所示，图形化掩膜层19可以包括但不仅限于图形化光刻胶层；然后，基于所述图形化掩膜层19对所述介质层进行干法刻蚀或湿法刻蚀，以于介质层内形成凹槽103；最后，去除所述图形化掩膜层19，如图3及图4所示。

当凹槽103的深度可以小于介质层的厚度时，如图3所示，凹槽103的深度可以根据实际需要进行设定，譬如，凹槽103的深度可以为介质层厚度的1/3、2/3或3/4等等；当然，在其他示例中，凹槽103的深度也可以等于介质层的厚度，如图4所示，即凹槽103沿厚度方向贯穿介质层。

在另一个可选的示例中，支撑层10为单层结构，步骤s11可以包括如下步骤：

s111：形成聚合物层，聚合物层即为支撑层10，具体的，可以采用但不仅限于旋涂工艺于钝化层12的上表面形成聚合物层，聚合物层可以包括但不仅限于聚酰亚胺(polyimide，pi)层或聚苯并恶唑(polybenzox，pbo)层；

s112：对聚合物层进行曝光显影，以于聚合物层内形成凹槽103，凹槽103的深度可以小于等于聚合物层的厚度；具体的，可以基于双重曝光工艺或遮/透光交替光罩对聚合物层直接进行曝光显影，以于聚合物层内形成凹槽103；形成的结构可以如图3及图4所示。

当凹槽103的深度可以小于聚合物层的厚度时，如图3所示，凹槽103的深度可以根据实际需要进行设定，譬如，凹槽103的深度可以为聚合物层厚度的1/3、2/3或3/4等等；当然，在其他示例中，凹槽103的深度也可以等于聚合物层的厚度，如图4所示，即凹槽103沿厚度方向贯穿聚合物层。

在又一个示例中，支撑层10为叠层结构，步骤s11包括如下步骤：

s111：形成第一材料层101；

s112：于第一材料层101的上表面形成第二材料层102，第二材料层102与第一材料层101共同构成支撑层10；

s113：于第二材料层102内形成凹槽103，凹槽103的深度小于等于第二材料层102的厚度。

在一个示例中，第一材料层101可以为聚合物层，且第二材料层102可以为介质层；此时，步骤s111中，可以采用但不仅限于旋涂工艺于钝化层12的上表面形成第一材料层101，第一材料层101可以包括但不仅限于聚酰亚胺层或聚苯并恶唑层；步骤s112中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成第二材料层102；第二材料层102可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等；步骤s113中可以首先于第二材料层102的上表面形成图形化掩膜层19，如图5所示，图形化掩膜层19可以包括但不仅限于图形化光刻胶层；然后基于图形化掩膜层19对第二材料层102进行刻蚀；最后去除图形化掩膜层19，如图6所示。

在另一示例中，第一材料层101可以为介质，且第二材料层102可以为聚合物层；此时，步骤s111中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成第一材料层101；第一材料层101可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等；步骤s112中，可以采用但不仅限于旋涂工艺形成第二材料层102，第二材料层102可以包括但不仅限于聚酰亚胺层或聚苯并恶唑层；步骤s113中可以可以基于双重曝光工艺或遮/透光交替光罩对第二材料层102直接进行曝光显影，以于第二材料层102内形成凹槽103。

需要说明的是，上述示例中，形成凹槽103的同时还于支撑层10及钝化层12内形成互连孔(未示出)，互连孔暴露出集成电路区域。

在又一示例中，步骤s11可以包括如下步骤：

s111：形成第一材料层101；

s112：对第一材料层101进行曝光显影，以于第一材料层101内形成初始凹槽104，初始凹槽104的深度小于等于第一材料层101的厚度；

s113：于第一材料层101的上表面、初始凹槽104的侧壁及底部形成第二材料层102，第二材料层102的厚度小于初始凹槽104的深度，如图9及图10所示；第一材料层101与第二材料层102共同构成支撑层10。

在一个示例中，第一材料层101可以为聚合物层，且第二材料层102可以为介质层；步骤s111中，可以采用但不仅限于旋涂工艺于钝化层12的上表面形成第一材料层101，第一材料层101可以包括但不仅限于聚酰亚胺层或聚苯并恶唑层；步骤s112中，可以基于双重曝光工艺或遮/透光交替光罩对第一材料层101直接进行曝光显影，以于第一材料层101内形成初始凹槽104；初始凹槽104的深度可以小于第一材料层101的厚度(如图7所示)，也可以等于第一材料层101的厚度(如图8所示)；步骤s113中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成第二材料层102；第二材料层102可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等。

在另一个示例中，第一材料层101可以为介质层，且第二材料层102可以为聚合物层；步骤s111中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成第一材料层101；第一材料层101可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等；步骤s112中，可以首先于第一材料层101的上表面形成图形化掩膜层(未示出)，图形化掩膜层可以包括但不仅限于图形化光刻胶层；然后基于图形化掩膜层对第一材料层101进行刻蚀；最后去除图形化掩膜层；步骤s113中，可以采用但不仅限于旋涂工艺形成第二材料层102，第二材料层102可以包括但不仅限于聚酰亚胺层或聚苯并恶唑层。

需要说明的是，上述示例中，形成初始凹槽104的同时还于支撑层10及钝化层12内形成互连孔(未示出)，互连孔暴露出集成电路区域。形成第二材料层102之后，支撑层10内及形成凹槽103。

在一个示例中，上述各示例中的凹槽103的形状可以包括但不仅限于矩形条状、十字形或星形(六角星或五角星等等)等等。

在一个示例中，步骤s12中，如图11至图13所示，可以采用但不仅限于电镀等工艺形成焊垫14；焊垫14可以包括但不仅限于铝焊垫。

在一个可选的示例中，于支撑层10的焊盘区域内形成焊垫14的同时，还于支撑层10上形成重布线层15，重布线层15与焊垫14及集成电路相连接。具体的，可以采用但不仅限于电镀工艺形成重布线层15，重布线层15可以包括但不仅限于铝重布线层。

在一个示例中，请继续参阅图11至图13，形成所焊垫14及重布线层15之前，还包括于支撑层10的上表面及互连孔内形成种子层13的步骤；焊垫14及重布线层15形成于种子层13的上表面。具体的，可以采用但不仅限于溅射或电镀工艺形成种子层13，种子层13可以包括但不仅限于钛层或氮化钛层等等。

步骤s12之后还包括如下步骤：

s13：于支撑层10的上表面形成保护层16，保护层16覆盖重布线层15及14焊垫；

s14：于保护层16内形成开口161，开口161暴露出焊垫14，如图14至图19所示；

s15：提供焊线17，将焊线17一端与焊垫14相连接，如图20至图25所示。在一示例中，保护层16可以为单层结构，如图14至图16所示；在其他示例中，保护层16可以为包括底层保护层163及顶层保护层164的叠层结构，如图17至图19所示。具体的，保护层16可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等。需要说明的是，在相同的刻蚀条件下，底层保护层163相较于顶层保护层164具有较高的刻蚀选择比。

在一个可选的实施例中，步骤s14中形成的开口161的下部的保护层16内具有缺口162，缺口162自开口161的下部向保护层16内延伸，如图14至图19所示；通过在开口161下部的保护层16内形成缺口162，可以在开口161下部形成缓冲空间，缺口162可以容纳焊线15挤压外排的焊垫14，避免保护层16向上掀开或裂开，防止焊垫14外溢，从而确保产品的品质。

当保护层16为单层结构时，可以采用干法刻蚀工艺刻蚀直接刻蚀保护层16，以形成底部具有缺口162的开口161；当保护层16为包括底层保护层163及顶层保护层164的叠层结构时，可以先采用干法刻蚀工艺于顶层保护层161内形成初始开口，然后再采用湿法刻蚀工艺对底层保护层163进行刻蚀，以形成底部具有缺口162的开口161。

在一个示例中，焊线17可以包括但不仅限于铜线、铝线或金线等等。

在一个可选的示例中，将焊线17打线与焊垫14时，焊线17与焊垫14会发生反应，会在二者的结合截面处形成合金层18，如图20至图25所示。

在一个示例中，焊线17的底部与103凹槽的底部具有间距。焊线17的底部与凹槽103的底部具有间距，可以使得焊线17与凹槽103底部之间保留有焊垫14，工作时，电流除了经由焊线17两侧的焊垫14流通之外，还可以经由凹槽103内的焊垫14流通，从而增加工作时的电流量。

在另一个实施例中，请结合图2至图19继续参阅图20至图25，本发明还提供一种半导体结构，包括：支撑层10，支撑层10包括焊盘区域(未示出)；支撑层10的焊盘区域内具有若干个凹槽103；焊垫14，焊垫14位于支撑层10上，且至少位于焊盘区域内，焊垫14部分嵌入凹槽103内。

上述半导体结构中，通过在焊垫14下方形成焊盘区域内具有若干个凹槽103的支撑层10，即先形成焊盘区域内具有凹槽103的支撑层10，再于支撑层10的焊盘区域内形成焊垫14，在焊线键合工艺时即使焊垫14平坦且大部分焊垫14在键合压力的作用下会被排挤开来，但由于焊垫14下方为具有凹槽103的支撑层10，焊线底部会部分区域陷入凹槽103内，使得焊线与焊垫14的接触面为凸凹不平状，增大焊线与焊垫14的接着性，降低焊线脱落的风险。

在一个可选的示例中，支撑层10可以为单层结构，如图23所示，凹槽103的深度可以小于等于支撑层10的厚度；支撑层10可以包括介质层或聚合物层。

在另一个示例中，支撑层10可以为叠层结构，支撑层10可以包括：第一材料层101；第二材料层102，第二材料层102位于第一材料层101的上表面，第二材料层102内形成有若干个凹槽103，如图24所示，凹槽103的深度可以小于等于第二材料层102的厚度。

在又一示例中，支撑层10为叠层结构，支撑层10包括：第一材料层101，第一材料层101内形成有初始凹槽，初始凹槽的深度可以小于等于第一材料层101的厚度；第二材料层102，第二材料层102位于第一材料层101的上表面、初始凹槽的侧壁及初始凹槽的底部；第二材料层102的厚度小于初始凹槽的深度，以于支撑层10内形成凹槽103，如图25所示。

在一个示例中，第一材料层101可以为介质层，且第二材料层102可以为聚合物层；在另一个示例中，第一材料层101可以为聚合物层，且第二材料层102可以为介质层。

在上述各示例中，介质层可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等，聚合物层可以包括但不仅限于聚酰亚胺层或聚苯并恶唑层。

在一个示例中，凹槽103的深度可以小于支撑层10的厚度时，凹槽103的深度可以根据实际需要进行设定，譬如，凹槽103的深度可以为支撑层10厚度的1/3、2/3或3/4等等；当然，在其他示例中，凹槽103的深度也可以等于支撑层10的厚度，即凹槽103沿厚度方向贯穿支撑层10。

在一个示例中，上述各示例中的凹槽103的形状可以包括但不仅限于矩形条状、十字形或星形(六角星或五角星等等)等等。

在一个示例中，焊垫14可以包括但不仅限于铝焊垫。

在一个可选地实施例中，半导体结构还包括：基底11，基底11内形成有集成电路(未标示出)；钝化层12，钝化层12位于基底11的上表面；支撑层10位于钝化层12的上表面；重布线层15，重布线层15位于支撑层10上，且与集成电路及焊垫14相连接；种子层13，种子层13位于支撑层10与焊垫14之间、重布线层15与支撑层10之间及重布线层15与集成电路之间；保护层16，保护层16位于支撑层10的上表面，且覆盖重布线层15及焊垫14；保护层16内形成有开口161，开口161暴露出焊垫14；焊线17，焊线17一端位于开口161内，且与焊垫14相连接。

在一个示例中，基底11可以包括但不仅限于硅衬底。

在一个示例中，钝化层12覆盖基底11的上表面。钝化层12可以包括单层结构，也可以为包括多层材料层的叠层结构。钝化层12可以包括但不仅限于氧化硅层、氮化硅层及氮氧化硅层中的至少一者。

在一个示例中，重布线层15可以包括但不仅限于铝重布线层。

在一个示例中，种子层13可以包括但不仅限于钛层或氮化钛层等等。

在一个示例中，焊线17可以包括但不仅限于铜线、铝线或金线等等。

在一个可选的示例中，将焊线17打线与焊垫14时，焊线17与焊垫14的结合截面处形成合金层18，如图20至图25所示。

在一个示例中，焊线17的底部与103凹槽的底部具有间距。焊线17的底部与凹槽103的底部具有间距，可以使得焊线17与凹槽103底部之间保留有焊垫14，工作时，电流除了经由焊线17两侧的焊垫14流通之外，还可以经由凹槽103内的焊垫14流通，从而增加工作时的电流量。

在一示例中，保护层16可以为单层结构，如图20至图22所示，在其他示例中，保护层16可以为包括底层保护层163及顶层保护层164的叠层结构，如图23至图25所示。具体的，保护层16可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等。需要说明的是，在相同的刻蚀条件下，底层保护层163相较于顶层保护层164具有较高的刻蚀选择比。需要进一步说明的是，当保护层16为包括底层保护层163及顶层保护层164的叠层结构时，缺口162形成于底层保护层163内。

在另一个示例中，开口161的下部的保护层16内具有缺口162，缺口162自开口161的下部向保护层16内延伸，如图14至图19所示；通过在开口161下部的保护层16内形成缺口162，可以在开口161下部形成缓冲空间，缺口162可以容纳焊线15挤压外排的焊垫14，避免保护层16向上掀开或裂开，防止焊垫14外溢，从而确保产品的品质。

上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。