通过反馈控制鳍薄化的制作方法

[0001]
本公开总体涉及通过反馈控制鳍薄化。


背景技术：

[0002]
随着集成电路的持续缩小以及对集成电路速度的要求越来越高，晶体管需要以越来越小的尺寸来具有更高驱动电流。由此开发出鳍式场效应晶体管(finfet)。在传统的finfet形成工艺中，可以通过蚀刻硅衬底以形成沟槽、用(一种或多种)电介质材料填充沟槽以形成浅沟槽隔离(sti)区域、并然后凹陷sti区域来形成半导体鳍。因此，sti区域的凹陷部分之间的硅衬底部分形成半导体鳍，在其上形成finfet。


技术实现要素：

[0003]
根据本公开的一个实施例，提供了一种用于薄化半导体鳍的方法，包括：形成延伸到半导体衬底中的隔离区域，其中，第一半导体条带位于所述隔离区域之间；使所述隔离区域凹陷，其中，所述第一半导体条带的顶部突出高于所述隔离区域的顶表面以形成第一半导体鳍；测量所述第一半导体鳍的第一鳍宽度；基于所述第一鳍宽度生成第一蚀刻方案；以及使用所述第一蚀刻方案对所述第一半导体鳍执行第一薄化工艺。
[0004]
根据本公开的另一实施例，提供了一种用于薄化半导体鳍的方法，包括：形成第一半导体鳍，所述第一半导体鳍突出高于所述第一半导体鳍的相对侧上的第一隔离区域，其中，所述第一半导体鳍由第一半导体材料形成；形成第二半导体鳍，所述第二半导体鳍突出高于所述第二半导体鳍的相对侧上的第二隔离区域，其中，所述第二半导体鳍由不同于所述第一半导体材料的第二半导体材料形成；测量所述第一半导体鳍的第一鳍宽度；测量所述第二半导体鳍的第二鳍宽度；使用第一蚀刻化学物质基于所述第一鳍宽度来薄化所述第一半导体鳍，其中，当所述第一半导体鳍被薄化时，所述第二半导体鳍暴露于所述第一蚀刻化学物质；以及基于所述第二鳍宽度来薄化所述第二半导体鳍。
[0005]
根据本公开的又一实施例，提供了一种用于薄化半导体鳍的方法，包括：形成第一半导体区域，其中，所述第一半导体区域的侧壁被暴露；测量所述第一半导体区域的第一宽度；基于所述第一半导体区域的所述第一宽度和第一目标宽度生成第一蚀刻方案，其中，所述第一目标宽度是所述第一半导体区域的预期宽度；以及使用所述第一蚀刻方案来蚀刻所述第一半导体区域。
附图说明
[0006]
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
[0007]
图1至图10示出了根据一些实施例的具有薄化的鳍的鳍式场效应晶体管(finfet)的形成中的中间阶段的截面图和透视图。
[0008]
图11至图13示出了根据一些实施例的用于薄化(thinning)半导体鳍的工艺。
[0009]
图14和图15是根据一些实施例的用于薄化半导体鳍的流程图。
[0010]
图16示出了根据一些实施例的在鳍薄化工艺中使用的胺衍生物的化学结构。
[0011]
图17示出了根据一些实施例的通过在晶圆上喷射蚀刻溶液来蚀刻半导体鳍。
[0012]
图18示出了根据一些实施例的用于形成finfet和薄化鳍的工艺流程。
具体实施方式
[0013]
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
[0014]
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
[0015]
根据一些实施例，提供了一种形成鳍式场效应晶体管(finfet)的方法和半导体鳍的相应的薄化工艺。讨论了一些实施例的一些变型。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。根据本公开的一些实施例，形成用于n型finfet和p型finfet的半导体鳍以实现目标宽度。半导体鳍的形成工艺包括：蚀刻隔离区域以形成半导体鳍、测量半导体鳍的宽度、将测量的半导体鳍的宽度与目标宽度进行比较、基于测量的宽度和目标宽度产生蚀刻方案、以及使用蚀刻方案来薄化半导体鳍。在薄化之后，可以重新测量薄化的半导体鳍。基于重新测量结果，可以执行再加工以再次薄化半导体鳍。
[0016]
将关于特定上下文来描述实施例，即薄化半导体鳍和基于薄化的半导体鳍形成相应的finfet的工艺。所讨论的实施例的概念还可以应用于具有鳍的其他结构的构造和处理，包括但不限于栅极全包围(gate-all-around，gaa)纳米线晶体管、纳米片晶体管的沟道区域的薄化。本文讨论的实施例是提供能够制作或使用本公开的主题的示例，并且本领域普通技术人员将容易理解可以在保持在不同实施例的预期范围内的情况下进行的修改。尽管可以将方法实施例讨论为以特定顺序执行，但可以以任何逻辑顺序执行其他方法实施例。
[0017]
图1至图10示出了根据本公开的一些实施例的分别在晶圆10的器件区域100和200中形成第一finfet和第二finfet的中间阶段的截面图。相应的工艺还示意性地反映在图18所示的工艺流程中。根据一些实施例，器件区域100是n型finfet区域，其中将形成n型finfet，并且器件区域200是p型finfet区域，其中将形成p型finfet。根据其他实施例，器件区域100和200可以均为n型finfet区域、均为p型finfet区域、或p型finfet区域和n型finfet区域。
[0018]
参考图1，形成晶圆10。相应的工艺在图18中所示的工艺流程400中被示为工艺402。晶圆10可以包括衬底20，衬底20可以由硅或其他半导体材料形成。衬底20也可以是绝缘体上硅(soi)衬底，其包括底部半导体层、底部半导体层上方的隔离层(例如，由氧化硅形成)、以及隔离层上方的顶部半导体层。可以在器件区100中形成p阱区域(未示出)。器件区域200可以包括衬底20和衬底20上方的外延半导体层21。衬底20和外延半导体层21可以统称为半导体衬底20’。此外，器件区域100中的衬底20和器件区域200中的衬底2’被认为是延伸到器件区域100和200中的衬底的部分。根据本公开的一些实施例，外延半导体层21包括锗，并且可以包括硅锗，或者可以包括锗而不包括硅。外延半导体层21中的锗百分比可以高于30％，并且可以在约30％和约100％之间的范围内。可以在半导体衬底20’中形成n阱区域(未示出)。n阱区域可以或可以不在外延半导体层21下方延伸。
[0019]
参考图2，蚀刻晶圆10以形成沟槽23和半导体条带126和226。相应的工艺在图18中所示的工艺流程400中被示为工艺404。在器件区域100中，衬底20在相邻的沟槽23之间的部分被称为半导体条带126。在器件区域200中，衬底20’在相邻的沟槽23之间的部分被称为半导体条带226。为了形成沟槽23，衬垫氧化物层28和硬掩模层29首先在晶圆10上被形成覆盖层。衬垫氧化物层28可以是由氧化硅形成的薄膜。根据本公开的一些实施例，通过沉积形成衬垫氧化物层28，例如，使用等离子体增强化学气相沉积(pecvd)。衬垫氧化物层28可以用作蚀刻硬掩模层29的蚀刻停止层。根据本公开的一些实施例，硬掩模层29由氮化硅形成，例如，使用低压化学气相沉积(lpcvd)、原子层沉积(ald)、等离子体增强化学气相沉积(pecvd)等。
[0020]
在硬掩模层29上形成光致抗蚀剂(未示出)并然后通过光刻工艺进行图案化。然后使用经图案化的光致抗蚀剂作为蚀刻掩模来图案化硬掩模层29，以形成如图2所示的硬掩模29。接下来，经图案化的硬掩模层29被用作蚀刻掩模以蚀刻衬垫氧化物层28以及下面的衬底20和外延半导体层21。所得的结构如图2所示。所得到的沟槽23可以穿透外延半导体层21以延伸到下面的半导体衬底20中。在器件区域100中，半导体衬底20的位于沟槽23之间的部分被称为半导体条带126。在器件区域200中，半导体衬底20和外延半导体层21的位于沟槽23之间的部分被称为半导体条带226。
[0021]
根据一些实施例，在形成半导体条带126和226之后，可以执行鳍薄化工艺以薄化半导体条带126和226，以便改善所得到的finfet的栅极控制并且减少鳍宽度变化。相应的工艺在图18中所示的工艺流程400中被示为工艺406。在后面的段落中参考图11至图13讨论了鳍薄化工艺的细节。根据其他实施例，在该阶段未执行鳍薄化工艺。相反，可以在如图4所示形成突出的半导体鳍126’和226’之后，或者在如图9所示去除虚设栅极堆叠之后执行鳍薄化工艺。
[0022]
参考图3，形成隔离区域22，其在下文中替代地称为浅沟槽隔离(sti)区域。相应的工艺在图18中所示的工艺流程400中被示为工艺408。通过用(一种或多种)电介质材料填充沟槽23(图2)，然后进行平面化工艺(例如，化学机械抛光(cmp)工艺或机械研磨工艺)以去除电介质材料的过量部分来形成sti区域22。(一种或多种)电介质材料的剩余部分为sti区域22。sti区域22可以包括衬垫电介质(未示出)，其可以是通过半导体材料的表面层的热氧化形成的热氧化物层。衬垫电介质还可以是使用例如ald、高密度等离子体化学气相沉积(hdpcvd)或化学气相沉积(cvd)形成的沉积氧化硅层、氮化硅层等。sti区域22还可以包括
衬垫氧化物上方的电介质材料，其中，电介质材料可以使用可流动化学气相沉积(fcvd)、旋涂等形成。根据一些实施例，衬垫电介质上方的电介质材料可包括氧化硅。由于平坦化工艺，硬掩模29的顶表面和sti区域22的顶表面可以基本上彼此齐平。
[0023]
半导体条带126和226位于sit区域22之间。应当理解，半导体条带126和226中的结构差异是示出可以在器件区域100和200中使用不同材料的示例。根据一些实施例，半导体条带126和226中的每一个可以包括由相同的半导体材料形成的单个半导体层，或者可以包括由不同的材料形成的多个半导体层。这些材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括sige、gaasp、alinas、algaas、gainas、gainp、和/或gainasp；它们的组合，和/或其多个层。
[0024]
参考图4，sti区域22被凹陷，使得半导体条带126和226的顶部部分突出高于sti区域22的其余部分的顶表面22a，以分别形成突出的半导体鳍126’和226’。相应的工艺在图18中所示的工艺流程400中被示为工艺410。半导体条带126和226的低于顶表面22a的部分仍然分别称为半导体条带126和226。可以使用干法蚀刻工艺来执行蚀刻，其中例如hf3和nh3被用作蚀刻气体。在蚀刻工艺期间，可以产生等离子体。根据本公开的替代实施例，使用湿法蚀刻工艺来执行sti区域22的凹陷。例如，蚀刻化学物质可包括hf溶液。
[0025]
在上述实施例中，可以通过任何合适的方法来图案化鳍。例如，可以使用一个或多个光刻工艺来图案化鳍，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或心轴来图案化鳍。
[0026]
根据一些实施例，在凹陷sti区域22以形成突出的半导体鳍126’和226’之后，可以执行鳍薄化工艺来薄化突出的半导体鳍126’和/或226’以改善栅极控制，并减少鳍宽度变化。相应的工艺在图18中所示的工艺流程400中被示为工艺412。在后面的段落中参考图11至图13讨论了鳍薄化工艺的细节。根据其他实施例，在该阶段未执行鳍薄化工艺。相反，可以在形成沟槽23(图2)之后但形成sti区域(图3)之前，或者在如图9所示去除虚设栅极堆叠之后执行鳍薄化工艺。
[0027]
根据一些实施例，可以在突出的半导体鳍126’和226’上外延生长硅帽(未示出)。参考图5，虚设虚设栅极堆叠30被形成为在(突出的)鳍126’和226’的顶表面和侧壁上延伸。相应的工艺在图18中所示的工艺流程400中被示为工艺414。虚设栅极堆叠30可以包括虚设栅极电介质32和虚设栅极电介质32上方的虚设栅极电极34。可以例如使用多晶硅来形成虚设栅极电极34，也可以使用其他材料。每个虚设栅极堆叠30还可以包括在虚设栅极电极34上方的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、碳氮化硅、或其多个层形成。虚设栅极堆叠30可以跨突出的半导体鳍126’和226’和/或sti区域22中的单个或多个。虚设栅极堆叠30还具有垂直于突出的半导体鳍126’和226’的长度方向的长度方向。
[0028]
接下来，在虚设栅极堆叠30的侧壁上形成栅极间隔件38。相应的工艺在图18中所示的工艺流程400中也被示为工艺414。根据本公开的一些实施例，栅极间隔件38由诸如氮化硅、碳氮化硅等之类的(一种或多种)电介质材料形成，并且可以具有单层结构或包括多个电介质层的多层结构。
[0029]
可以执行蚀刻工艺以蚀刻突出的半导体鳍126’和226’的未被虚设栅极堆叠30和栅极间隔件38覆盖的部分，从而产生图6中所示的结构。相应的工艺在图18中所示的工艺流程400中被示为工艺416。凹陷可以是各向异性的，因此突出半导体鳍126’和226’的直接位于虚设栅极堆叠30和栅极间隔件38下面的部分受到保护，并且不被蚀刻。根据一些实施例，经凹陷的半导体鳍/条带126/126’和226/226’的顶表面可以低于sti区域22的顶表面22a。由半导体鳍/条带126/126’和226/226’的蚀刻部分留下的空间称为凹槽40，其包括位于虚设栅极堆叠30的相对侧上的部分，以及位于突出的半导体鳍126’和226’的剩余部分之间的部分。
[0030]
接下来，通过在凹槽40中选择性地生长(通过外延)半导体材料来形成外延区域(源极/漏极区域)142和242，得到图7中的结构。相应的工艺在图18中所示的工艺流程400中被示为工艺418。根据所得到的finfet是p型finfet还是n型finfet，可以随着外延的进行原位掺杂p型或n型杂质。例如，在器件区域100中，可以生长硅磷(sip)、硅碳磷(sicp)等。在器件区域200中，可以生长硅锗硼(sigeb)、硅硼(sib)等。根据本公开的替代实施例，外延区域142和242包括其他类型的半导体材料，例如，iii-v族化合物半导体，诸如gaas、inp、gan、ingaas、inalas、gasb、alsb、alas、alp、gap、其组合或其多个层。
[0031]
在外延工艺之后，可以分别用n型杂质和p型杂质进一步注入外延区域142和242，以形成源极区域和漏极区域，其也分别使用附图标记142和242来标记。根据本公开的替代实施例，当外延区域142和242在外延期间原位掺杂有n型和p型杂质时，跳过注入工艺。
[0032]
图8示出了在形成接触蚀刻停止层(cesl)46和层间电介质(ild)48之后的结构的透视图。相应的工艺在图18中所示的工艺流程400中被示为工艺420。cesl 46可以由氧化硅、氮化硅、碳氮化硅等形成，并且可以使用cvd、ald等形成。ild 48可以包括使用例如fcvd、旋涂、cvd、或其他沉积方法形成的电介质材料。ild 48可以由含氧电介质材料(其可以是基于氧化硅的材料，例如，氧化硅)、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)等形成。可以执行诸如cmp工艺或机械研磨工艺之类的平坦化工艺以使ild 48、虚设栅极堆叠30和栅极间隔件38的顶表面彼此齐平。
[0033]
在后续工艺中，蚀刻包括硬掩模层36、虚设栅极电极34和虚设栅极电介质32的虚设栅极堆叠30，在栅极间隔件38之间形成沟槽52，如图9所示。相应的工艺在图18中所示的工艺流程400中被示为工艺422。突出的半导体鳍126’和226’的顶表面和侧壁暴露于沟槽52。
[0034]
根据一些实施例，在去除虚设栅极堆叠30之后，执行鳍薄化工艺来薄化突出的半导体鳍126’和/或226’以改善栅极控制并减小鳍宽度变化。相应的工艺在图18中所示的工艺流程400中被示为工艺424。在后面的段落中参考图11至图13讨论了鳍薄化工艺的细节。根据其他实施例，在该阶段未执行鳍薄化工艺。相反，可以在形成沟槽23(图2)之后但形成sti区域(图3)之前，或者在如图4所示凹陷sti区域22之后执行鳍薄化工艺。
[0035]
接下来，如图10所示，在沟槽52(图9)中形成替换栅极堆叠160和260。相应的工艺在图18中所示的工艺流程400中被示为工艺426。栅极堆叠160包括栅极电介质156和栅极电极158，并且栅极堆叠260包括栅极电介质256和栅极电极258。根据本公开的一些实施例，栅极电介质156和256中的每一个包括界面层(il)作为其下部。il被形成在突出的半导体鳍126’和226’的暴露表面上。il可以包括氧化物层，例如，氧化硅层，其通过突出的半导体鳍
126’和226’的热氧化、化学氧化工艺或沉积工艺形成。栅极电介质156和256还可以包括在相应的il上方形成的(一个或多个)高k电介质层。高k电介质层包括高k电介质材料，例如，氧化铪、氧化镧、氧化铝、氧化锆等。高k电介质材料的介电常数(k值)高于3.9，并且可以高于约7.0，有时高达21.0或更高。高k电介质层被形成为共形层，并且在突出的半导体鳍126’和226’的侧壁以及栅极间隔件38的侧壁上延伸。根据本公开的一些实施例，高k电介质层使用ald、cvd、pecvd、分子束沉积(mbd)等形成。
[0036]
进一步参考图10，分别在栅极电介质156和256上形成栅极电极158和258。栅极电极158和258中的每一个可以包括多个堆叠金属层(其可以被形成为共形层)以及填充金属区域，其填充相应的沟槽52的其余部分。堆叠金属层可以包括阻挡层、阻挡层上方的功函数层，以及功函数层上的一个或多个金属帽盖层。
[0037]
图10还示出了根据一些实施例的硬掩模162和262的形成。相应的工艺在图18中所示的工艺流程400中被示为工艺428。硬掩模162和262的形成可以包括执行蚀刻工艺以凹陷栅极堆叠160和260，使得在栅极间隔件38的相对部分之间形成凹陷，用电介质材料填充凹槽，并然后执行平坦化工艺(例如，cmp工艺或机械研磨工艺)以去除电介质材料的多余部分。硬掩模162和262可以由氮化硅、氮氧化硅、碳氮氧化硅等形成。因此，分别在器件区域100和200中形成finfet 164和264。在随后的工艺中，形成源极/漏极硅化物区域、源极/漏极接触插塞、栅极接触插塞等。
[0038]
图11至图13示出了根据本公开的一些实施例的鳍薄化工艺中的截面图。鳍薄化工艺可以在各个阶段中执行。例如，可以在如图2所示形成沟槽23之后、在如图4所示凹陷sti区域22之后、或者在去除虚设栅极堆叠以形成沟槽52(图9)之后执行鳍薄化工艺。在这些阶段期间，突出的半导体鳍126’和226’或半导体条带126和226的侧壁被暴露，允许执行鳍薄化工艺。器件区域100中的结构的截面图(图11至图13)可以从图4或图9中的参考横截面a-a获得，这取决于何时执行鳍薄化工艺。器件区域200中的结构的截面图可以从图4或图9中的参考横截面b-b获得，这取决于何时执行鳍薄化工艺。还可以通过应用图11至图13中所示的工艺来实现对图2所示的结构执行的鳍薄化工艺。所得到的结构类似于图2中所示的结构，并且半导体条带和相应的硅部分和硅锗(或锗)部分由于鳍薄化而变窄。
[0039]
图14示出了根据一些实施例的鳍薄化工艺的工艺流程300，参考图11至图13讨论了该工艺流程。在图14中的工艺302中，突出的半导体鳍126’和226’被形成为突出高于相邻的sti区域22的顶表面，该工艺也对应于图4和图9中所示的工艺。所得到的截面图在图11中示出。此外，在工艺流程300中，第一类型鳍(用于形成第一类型finfet的鳍)和第二类型鳍(用于形成第二类型finfet的鳍)具有相反的导电类型，并且第一类型鳍可以是n型鳍或p型鳍，并且第二类型鳍可以是p型鳍或n型鳍。在下面讨论的示例中，假设突出的半导体鳍126’(第一类型鳍)由硅形成，并且突出的半导体鳍226’(第二类型鳍)由硅锗或锗形成。应理解，突出的半导体鳍126’和226’也可以由其他材料形成。
[0040]
参考如图14所示的工艺304，测量突出的半导体鳍126’和226’的宽度wm1和wm2(图11)。可以使用光学测量方法进行测量，例如，临界尺寸扫描电子显微镜(cdsem)、光学临界尺寸(ocd)光谱等。在工艺306(图14)中，将所测量的宽度wm1和wm2分别与突出的半导体鳍126’和226’的目标宽度wt1和wt2进行比较。目标宽度wt1和wt2分别是突出的半导体鳍126’和226’的预期宽度。例如，如果鳍宽度差(wm1-wt1)等于零或是负值，则突出的半导体鳍
126’不会被薄化。如果鳍宽度差(wm2-wt2)等于零或是负值，则突出的半导体鳍226’不会被薄化。否则，如果差值(wm1-wt1)和(wm2-wt2)中的一个或两个是正值，则相应的突出的半导体鳍126’和226’被薄化，并且执行图14中的工艺308。在所示示例中，假设两个突出的半导体鳍126’和226’都需要薄化。如果突出的半导体鳍126’和226’之一不需要薄化，则跳过针对相应的鳍的相应的蚀刻方案生成工艺、鳍薄化工艺、后薄化再测量工艺和再加工工艺等。
[0041]
基于诸如差值(wm1-wt1)和(wm2-wt2)之类的测量结果，产生用于薄化半导体鳍126’和226’的蚀刻方案，如图14中的工艺308所示。蚀刻方案包括但不限于：蚀刻持续时间、蚀刻化学物质的类型、蚀刻化学物质和晶圆10的温度、蚀刻化学物质的浓度(当使用湿法蚀刻时)、蚀刻气体的流速和压力(当使用干法蚀刻时)等。例如，如果差值(wm1-wt1)较高，则可以采用更高的温度、更高的浓度、更长的蚀刻持续时间等。相反，如果差值(wm1-wt1)较小，则可以采用更低的温度、更低的浓度、更短的蚀刻持续时间等。
[0042]
参考图14中的工艺310，使用蚀刻突出的半导体鳍126’的蚀刻化学物质来薄化突出的半导体鳍126’(第一类型鳍)，而突出的半导体鳍226’的蚀刻速率较低。在蚀刻期间，两个突出的半导体鳍126’和226’(图11)都暴露于蚀刻化学物质。因此，期望第一蚀刻选择性(为突出的半导体鳍126’的蚀刻速率与突出的半导体鳍226’的蚀刻速率的比率)尽可能高，以保持半导体鳍226’的蚀刻被最小化。例如，第一蚀刻选择性可以高于约5，并且可以在约5和20之间的范围内(或更高)。
[0043]
根据其中突出的半导体鳍126’是硅鳍的一些实施例，可以使用湿法蚀刻来执行蚀刻，并且蚀刻化学物质可以包括(一种或多种)有机或无机碱性物质。例如，蚀刻化学物质可包括金属氢氧化物(m
n+
(oh-)
n
)、胺衍生物或其组合。金属氢氧化物可包括naoh、koh、lioh、rboh、csoh、或其混合物。可以添加离子型表面活性剂(例如，季铵(-r4n
+
)、硫酸盐(-oso
3-)、磺酸盐(-so
3-)、磷酸盐、羧酸盐(-coo-)衍生物)或非离子型表面活性剂(例如，醇乙氧基化物、烷基酚乙氧基化物、脂肪酸乙氧基化物、脂肪胺乙氧基化物、二醇酯、甘油酯)以降低蚀刻化学物质的表面张力。胺衍生物可包括氨、四甲基氢氧化铵(tmah)、四乙基氢氧化铵(teah)、十四烷基三甲基氢氧化铵(ttah)、四丁基氢氧化铵(tbah)等、或其组合。图16示出了胺衍生物的化学结构，其包括oh基团、氮原子、以及与氮原子键合的r1、r2、r3和r4。r1、r2、r3和r4中的每一个可以是氢原子或官能团c1至c20之一。官能团c1至c20可包括胺、醇、卤化物、酯、酮、酸、烷烃、烯烃、炔烃、醚、硫化物、醛、亚胺、腈、芳族、硫醇等。在蚀刻工艺中，蚀刻化学物质的温度可以在约5℃和约90℃之间的范围内。
[0044]
由于较高的第一蚀刻选择性，尽管突出的半导体鳍226’也暴露于与突出的半导体鳍126’相同的蚀刻化学物质，但突出的半导体鳍226’基本上未被蚀刻。
[0045]
突出的半导体鳍126’和226’经历的鳍薄化工艺如图12所示。在突出半导体鳍126’的薄化之后，再次测量突出的半导体鳍126’的宽度wm1’，如图14中的工艺312所示。然后，可以将所测量的宽度wm1’再次与目标宽度wt1进行比较。如果鳍宽度差(wm1
’-
wt1)是正值，则该处理循环回到工艺308以执行再加工工艺，其包括工艺308和310。因此，基于鳍宽度差(wm1
’-
wt1)生成另一蚀刻方案，并然后使用新生成的蚀刻方案再次蚀刻突出的半导体鳍126’，这可能与先前生成的用于突出的鳍126’的第一蚀刻的蚀刻方案不同。否则，如果(wm1
’-
wt1)等于或小于0，则不执行再加工，并且处理进行到突出的半导体鳍226’的薄化，而不是循环回到工艺308。
[0046]
如上所述，蚀刻方案可包括不同的工艺条件。此外，所生成的蚀刻方案可包括不同浓度的蚀刻化学物质。因此，当蚀刻化学物质的浓度高时，突出的半导体鳍126’的蚀刻速率高，并且当蚀刻化学物质的浓度低时，突出的半导体鳍126’的蚀刻速率低。可以基于鳍宽度差(wm1-wt1)和(wm1
’-
wt1)确定蚀刻化学物质的不同浓度。例如，由于鳍宽度差(wm1-wt1)大于(wm1
’-
wt1)，因此当突出的半导体鳍126’被第一次薄化时的蚀刻化学物质的浓度可以高于再加工工艺中的浓度。图17示出了用于提供蚀刻化学物质并基于所生成的方案来调节蚀刻化学物质的浓度的装置。
[0047]
参考图17，提供晶圆10以用于鳍薄化，并且蚀刻化学物质340从喷嘴348喷射在晶圆10的表面上。管道346连接在喷嘴348和存储装置342和344之间。根据一些示例，存储装置342用于存储蚀刻化学物质，而存储装置344用于存储去离子水。阀350连接在储存装置344和管道346之间，并被配置成打开、关闭和调节去离子水的流动。在鳍薄化工艺中，控制单元338(也在图14中示出)控制阀350的操作以增加(或不增加)去离子水的期望流动。去离子水进入管道346并与来自存储装置342的蚀刻化学物质混合。蚀刻化学物质和去离子水的理想流速基于蚀刻方案来确定，并且当去离子水的相对流动更大时，从喷嘴348喷射的所得的蚀刻化学物质被稀释得更多，并且蚀刻化学物质的浓度低，反之亦然。
[0048]
在突出的半导体鳍126’的蚀刻和可能的再加工之后，如果测量的宽度wm2(图11)表明它需要薄化，则突出的半导体鳍226’被薄化。得到的结构如图13所示。否则，跳过如图14所示的工艺314、316和318，并且最终结构中的所得的鳍具有如图12所示的形状。图14中的工艺314说明了突出的半导体鳍226’的蚀刻。使用蚀刻突出的半导体鳍226’的蚀刻化学物质来执行薄化，并且突出的半导体鳍126’的蚀刻速率较低。在蚀刻期间，两个突出的半导体鳍126’和226都暴露于蚀刻化学物质。因此，期望第二蚀刻选择性(即突出的半导体鳍226’的蚀刻速率与突出的半导体鳍126’的蚀刻速率的比率)尽可能高，以保持半导体鳍126’的蚀刻被最小化。例如，第二蚀刻选择性可以高于约5，并且可以在约5和20之间的范围内(或更高)。
[0049]
根据其中突出的半导体鳍226’是硅锗鳍或锗鳍的一些实施例，可以使用湿法蚀刻来执行蚀刻，并且蚀刻化学物质可以包括(一种或多种)有机或无机碱性物质和(一种或多种)氧化剂。(一种或多种)有机或无机碱性物质可以与用于薄化突出的半导体鳍126’的(一种或多种)有机或无机碱性物质相同或不同。例如，蚀刻化学物质可包括金属氢氧化物(m
n+
(oh-)
n
)、胺衍生物、或其组合。金属氢氧化物可包括naoh、koh、lioh、rboh、csoh、或其混合物。可以添加离子型表面活性剂(例如，季铵(-r4n
+
)、硫酸盐(-oso
3-)、磺酸盐(-so
3-)、磷酸盐、羧酸盐(-coo-)衍生物)或非离子型表面活性剂(例如，醇乙氧基化物、烷基酚乙氧基化物、脂肪酸乙氧基化物、脂肪胺乙氧基化物、二醇酯、甘油酯)以降低蚀刻化学物质的表面张力。胺衍生物可包括氨、tmah、teah、ttah、tbah等、或其组合。氧化剂可包括去离子水(dio3)中的溶解臭氧、过氧化氢(h2o2)、或其组合。用于蚀刻突出的半导体鳍226’的蚀刻化学物质基本上不会侵蚀突出的半导体鳍126’。因此，尽管突出的半导体鳍126’也暴露于与突出的半导体鳍226’相同的蚀刻化学物质，但是突出的半导体鳍126’基本上未被蚀刻。在蚀刻中，蚀刻化学物质的温度可以在约5℃和约90℃之间的范围内。
[0050]
如上所述，用于蚀刻突出的半导体鳍126’的(一种或多个)有机或无机碱性物质基本上不会侵蚀突出的半导体鳍226’。添加氧化剂以氧化突出的半导体鳍226’，并且可以通
过上述(一种或多个)有机或无机碱性物质来蚀刻所得的氧化硅锗或氧化锗。因此，通过氧化工艺，还可以薄化突出的半导体鳍226’。另一方面，氧化工艺还导致在突出的半导体鳍126’上产生氧化硅。(一种或多个)有机或无机碱性物质不能蚀刻氧化硅。此外，硅的氧化明显慢于硅锗和锗。因此，当突出的半导体鳍226’被薄化时，突出的半导体鳍126’基本上未被薄化。
[0051]
根据一些实施例，(一种或多个)有机或无机碱性物质和氧化剂混合在同一蚀刻化学物质中以蚀刻突出的半导体鳍226’。根据其他实施例，(一种或多个)有机或无机碱性物质和氧化剂在分开的溶液中，其中首先使用氧化剂来氧化突出的半导体鳍126’和226’以形成氧化物。然后将碱性溶液施加在晶圆10上以去除所产生的氧化物，然后去除碱性溶液。包括氧化剂应用和碱性应用的循环可以重复或可以不重复。
[0052]
在突出的半导体鳍226’的薄化之后，再次测量突出的半导体鳍226’的宽度wm2’，如图14中的工艺316所示。然后将所测量的宽度wm2’再次与目标宽度wt2进行比较。如果鳍宽度差(wm2
’-
wt2)具有正值，则该处理循环回到工艺318，并然后回到工艺316以再加工突出的半导体鳍226’的薄化。因此，基于鳍宽度差(wm2
’-
wt2)生成另一蚀刻方案(工艺318)，然后使用新生成的蚀刻方案来再次薄化突出的半导体鳍226’。否则，如果(wm2
’-
wt2)等于或小于0，则不执行再加工。
[0053]
根据本公开的一些实施例，代替在突出的半导体鳍226’的测量和薄化之前测量和再加工突出的半导体鳍126’，可以在突出的半导体鳍226’的薄化之后测量突出的半导体鳍126’。图15示出了相应的工艺流程300’。工艺流程300’类似于图14中的工艺流程300，除了在两种类型(n型和p型)的鳍被薄化之后执行鳍宽度的重新测量和再加工(如果需要)(工艺310’)。相应地，重新测量两个突出的半导体鳍126’和226’的宽度，并且如果一种类型的或两个突出的半导体鳍126’和226’需要再加工，则该处理返回到工艺308以再加工相应的突出的半导体鳍126’和226’。
[0054]
参考图13，根据一些示例实施例，如下讨论器件区域100中的结构。器件区域200中的结构可以具有基本相同的轮廓，因此不再讨论该轮廓。根据本公开的一些实施例，在突出的半导体鳍126’和226’的薄化中，sti区域22可以被略微凹陷，并且突出的半导体鳍126’和226’的在sti区域22的凹陷部分中的部分的侧壁也被暴露。突出的半导体鳍126’和226’的新暴露的侧壁也被蚀刻，形成过渡区域126t。过渡区域126t的侧壁比突出的半导体鳍126’的上部和下面的半导体条带126的侧壁倾斜得更小。根据一些实施例，过渡区域126t的侧壁的倾斜角度θ1在约5
°
和约85
°
之间的范围内。过渡角度θ2在约95
°
和约175
°
之间的范围内。突出的鳍126’的顶部的侧壁sw1可以在第一平面p1中，该第一平面p1平行于半导体条带126的侧壁sw2的第二平面p2。突出的半导体鳍126’在每一侧上可以被修整量δw，该修整量δw在约0.2nm和约30nm之间的范围内。过渡区域126t的高度h3可以等于或大于0.5*δw并且等于或小于约5*δw。在鳍薄化之后，鳍宽度wm1’可以在约2nm和约50nm之间的范围内。sti区域22的高度h1可以在约30nm和约100nm之间的范围内。鳍高度h2可以在约5nm和约100nm之间的范围内。半导体条带126的底部宽度wb可以在约2.2nm和约80nm之间的范围内。
[0055]
在鳍薄化工艺中，控制单元338(图14、15和17)用于电气地和信号地与鳍薄化工艺中所使用的各种工具进行通信，并对其进行控制。控制单元338控制鳍薄化工艺中所涉及的动作，这些动作包括但不限于：鳍宽度的测量和重新测量、是否需要鳍薄化的确定、蚀刻方
案的生成、以及鳍薄化工艺。控制单元338和工具组合形成高级过程控制(apc)系统以用于自动测量、薄化和再加工鳍薄化。
[0056]
本公开的实施例具有一些有利特征。通过首先测量鳍宽度，可以确定蚀刻方案以确保经蚀刻的鳍的宽度落入期望范围。可以根据测量结果生成蚀刻方案，以定制每个晶圆和每种类型的鳍的蚀刻。重新测量和再加工进一步提高了鳍宽度的精度。本申请可以应用于单晶圆鳍薄化工艺或批量型鳍工艺，其中，可以测量一批晶圆中的所选样品晶圆(而不是每个晶圆)以提高生产量。通过更精确的鳍宽度控制，可以改善栅极控制，可以改善电流密度，并且可以更好地控制阈值电压。
[0057]
根据本公开的一些实施例，一种方法包括：形成延伸到半导体衬底中的隔离区域，其中，第一半导体条带位于隔离区域之间；使隔离区域凹陷，其中，第一半导体条带的顶部突出高于隔离区域的顶表面以形成第一半导体鳍；测量第一半导体鳍的第一鳍宽度；基于第一鳍宽度生成第一蚀刻方案；以及使用第一蚀刻方案对第一半导体鳍执行第一薄化工艺。在实施例中，该方法还包括：在第一薄化工艺之后，重新测量第一半导体鳍的第二鳍宽度。在实施例中，该方法还包括：在重新测量第二鳍宽度之后：基于第二鳍宽度生成第二蚀刻方案；并且使用第二蚀刻方案对第一半导体鳍执行第二薄化工艺。在实施例中，该方法还包括：测量第二半导体鳍的第三鳍宽度，其中，第一半导体鳍和第二半导体鳍由不同材料形成；基于第三鳍宽度生成第三蚀刻方案；并且使用第三蚀刻方案对第二半导体鳍执行第三薄化工艺。在实施例中，在第一薄化工艺中，第二半导体鳍暴露于用于第一薄化工艺的第一蚀刻化学物质并且第二半导体鳍基本上未被薄化，并且其中，在第三薄化工艺中，第一半导体鳍暴露于用于第三薄化工艺的第二蚀刻化学物质并且第一半导体鳍基本上未被薄化。在实施例中，生成第一蚀刻方案包括：确定第一半导体鳍的第一鳍宽度与目标鳍宽度之间的差异；并且基于该差异确定第一薄化工艺的蚀刻时间。在实施例中，第一薄化工艺是使用湿法蚀刻执行的。在实施例中，该方法还包括在通过第一薄化工艺薄化的第一半导体鳍上形成虚设栅极堆叠。在实施例中，该方法还包括在第一半导体鳍上形成虚设栅极堆叠；在虚设栅极堆叠的相对侧上形成栅极间隔件；以及移除虚设栅极堆叠以在栅极间隔件之间形成凹槽，其中，通过凹槽执行第一薄化工艺。
[0058]
根据本公开的一些实施例，一种方法包括：形成第一半导体鳍，该第一半导体鳍突出高于第一半导体鳍的相对侧上的第一隔离区域，其中，第一半导体鳍由第一半导体材料形成；形成第二半导体鳍，该第二半导体鳍突出高于第二半导体鳍的相对侧上的第二隔离区域，其中，第二半导体鳍由不同于第一半导体材料的第二半导体材料形成；测量第一半导体鳍的第一鳍宽度；测量第二半导体鳍的第二鳍宽度；使用第一蚀刻化学物质基于第一鳍宽度来薄化第一半导体鳍，其中，当第一半导体鳍被薄化时，第二半导体鳍暴露于第一蚀刻化学物质；以及基于第二鳍宽度来薄化第二半导体鳍。在实施例中，当第一半导体鳍被薄化时，第一半导体鳍具有第一蚀刻速率，并且第二半导体鳍具有小于第一蚀刻速率的第二蚀刻速率。在实施例中，使用第二蚀刻化学物质来薄化第二半导体鳍，并且当第二半导体鳍被薄化时，第一半导体鳍暴露于第二蚀刻化学物质。在实施例中，当第二半导体鳍被薄化时，第一半导体鳍具有第三蚀刻速率，并且第二半导体鳍具有大于第三蚀刻速率的第四蚀刻速率。在实施例中，该方法还包括：在第一半导体鳍上方形成第一栅极；基于第一半导体鳍并且在第一栅极的相对侧上形成第一源极/漏极区域；在第二半导体鳍上方形成第二栅极；并
且基于第二半导体鳍并且在第二栅极的相对侧上形成第二源极/漏极区域，其中，第一源极/漏极区域和第二源极/漏极区域具有相反的导电类型。
[0059]
根据本公开的一些实施例，一种方法包括：形成第一半导体区域，其中，第一半导体区域的侧壁被暴露；测量第一半导体区域的第一宽度；基于第一半导体区域的第一宽度和第一目标宽度生成第一蚀刻方案，其中，第一目标宽度是第一半导体区域的预期宽度；以及使用第一蚀刻方案来蚀刻第一半导体区域。在实施例中，当第一半导体区域被蚀刻时，第一半导体区域突出高于第一半导体区域下面的体半导体材料的顶表面，并且顶表面暴露于用于蚀刻第一半导体区域的蚀刻化学物质。在实施例中，当第一半导体区域被蚀刻时，第一半导体区域突出高于隔离区域的顶表面，并且隔离区域的顶表面暴露于用于蚀刻第一半导体区域的蚀刻剂。在实施例中，当第一半导体区域被蚀刻时，第一半导体区域位于栅极间隔件之间的沟槽中。在实施例中，对第一半导体区域的蚀刻是使用湿法蚀刻工艺执行的。在实施例中，使用蚀刻化学物质来蚀刻第一半导体区域，并且当第一半导体区域被蚀刻时，第二半导体区域的侧壁暴露于蚀刻化学物质，并且该方法还包括基于第一半导体区域形成n型晶体管；并且基于第二半导体区域形成p型晶体管。
[0060]
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例或示例的相同目的和/或实现本文介绍的实施例或示例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
[0061]
示例1是一种用于薄化半导体鳍的方法，包括：形成延伸到半导体衬底中的隔离区域，其中，第一半导体条带位于所述隔离区域之间；使所述隔离区域凹陷，其中，所述第一半导体条带的顶部突出高于所述隔离区域的顶表面以形成第一半导体鳍；测量所述第一半导体鳍的第一鳍宽度；基于所述第一鳍宽度生成第一蚀刻方案；以及使用所述第一蚀刻方案对所述第一半导体鳍执行第一薄化工艺。
[0062]
示例2是示例1所述的方法，还包括：在所述第一薄化工艺之后，重新测量所述第一半导体鳍的第二鳍宽度。
[0063]
示例3是示例2所述的方法，还包括在重新测量所述第二鳍宽度之后：基于所述第二鳍宽度生成第二蚀刻方案；并且使用所述第二蚀刻方案对所述第一半导体鳍执行第二薄化工艺。
[0064]
示例4是示例1所述的方法，还包括：测量第二半导体鳍的第三鳍宽度，其中，所述第一半导体鳍和所述第二半导体鳍由不同材料形成；基于所述第三鳍宽度生成第三蚀刻方案；并且使用所述第三蚀刻方案对所述第二半导体鳍执行第三薄化工艺。
[0065]
示例5是示例4所述的方法，其中，在所述第一薄化工艺中，所述第二半导体鳍暴露于用于所述第一薄化工艺的第一蚀刻化学物质并且所述第二半导体鳍基本上未被薄化，并且其中，在所述第三薄化工艺中，所述第一半导体鳍暴露于用于所述第三薄化工艺的第二蚀刻化学物质并且所述第一半导体鳍基本上未被薄化。
[0066]
示例6是示例1所述的方法，其中，生成所述第一蚀刻方案包括：确定所述第一半导体鳍的所述第一鳍宽度与目标鳍宽度之间的差异；并且基于所述差异确定所述第一薄化工
艺的蚀刻时间。
[0067]
示例7是示例1所述的方法，其中，所述第一薄化工艺是使用湿法蚀刻执行的。
[0068]
示例8是示例1所述的方法，还包括：在通过所述第一薄化工艺薄化的所述第一半导体鳍上形成虚设栅极堆叠。
[0069]
示例9是示例1所述的方法，还包括：在所述第一半导体鳍上形成虚设栅极堆叠；在所述虚设栅极堆叠的相对侧上形成栅极间隔件；以及移除所述虚设栅极堆叠以在所述栅极间隔件之间形成凹槽，其中，通过所述凹槽执行所述第一薄化工艺。
[0070]
示例10是一种用于薄化半导体鳍的方法，包括：形成第一半导体鳍，所述第一半导体鳍突出高于所述第一半导体鳍的相对侧上的第一隔离区域，其中，所述第一半导体鳍由第一半导体材料形成；形成第二半导体鳍，所述第二半导体鳍突出高于所述第二半导体鳍的相对侧上的第二隔离区域，其中，所述第二半导体鳍由不同于所述第一半导体材料的第二半导体材料形成；测量所述第一半导体鳍的第一鳍宽度；测量所述第二半导体鳍的第二鳍宽度；使用第一蚀刻化学物质基于所述第一鳍宽度来薄化所述第一半导体鳍，其中，当所述第一半导体鳍被薄化时，所述第二半导体鳍暴露于所述第一蚀刻化学物质；以及基于所述第二鳍宽度来薄化所述第二半导体鳍。
[0071]
示例11是示例10所述的方法，其中，当所述第一半导体鳍被薄化时，所述第一半导体鳍具有第一蚀刻速率，并且所述第二半导体鳍具有小于所述第一蚀刻速率的第二蚀刻速率。
[0072]
示例12是示例10所述的方法，其中，使用第二蚀刻化学物质来薄化所述第二半导体鳍，并且当所述第二半导体鳍被薄化时，所述第一半导体鳍暴露于所述第二蚀刻化学物质。
[0073]
示例13是示例12所述的方法，其中，当所述第二半导体鳍被薄化时，所述第一半导体鳍具有第三蚀刻速率，并且所述第二半导体鳍具有大于所述第三蚀刻速率的第四蚀刻速率。
[0074]
示例14是示例10所述的方法，还包括：在所述第一半导体鳍上方形成第一栅极；基于所述第一半导体鳍并且在所述第一栅极的相对侧上形成第一源极/漏极区域；在所述第二半导体鳍上方形成第二栅极；以及基于所述第二半导体鳍并且在所述第二栅极的相对侧上形成第二源极/漏极区域，其中，所述第一源极/漏极区域和所述第二源极/漏极区域具有相反的导电类型。
[0075]
示例15是一种用于薄化半导体鳍的方法，包括：形成第一半导体区域，其中，所述第一半导体区域的侧壁被暴露；测量所述第一半导体区域的第一宽度；基于所述第一半导体区域的所述第一宽度和第一目标宽度生成第一蚀刻方案，其中，所述第一目标宽度是所述第一半导体区域的预期宽度；以及使用所述第一蚀刻方案来蚀刻所述第一半导体区域。
[0076]
示例16是示例15所述的方法，其中，当所述第一半导体区域被蚀刻时，所述第一半导体区域突出高于所述第一半导体区域下面的体半导体材料的顶表面，并且所述顶表面暴露于用于蚀刻所述第一半导体区域的蚀刻化学物质。
[0077]
示例17是示例15所述的方法，其中，当所述第一半导体区域被蚀刻时，所述第一半导体区域突出高于隔离区域的顶表面，并且所述隔离区域的所述顶表面暴露于用于蚀刻所述第一半导体区域的蚀刻剂。
[0078]
示例18是示例15所述的方法，其中，当所述第一半导体区域被蚀刻时，所述第一半导体区域位于栅极间隔件之间的沟槽中。
[0079]
示例19是示例15所述的方法，其中，对所述第一半导体区域的蚀刻是使用湿法蚀刻工艺执行的。
[0080]
示例20是示例15所述的方法，其中，使用蚀刻化学物质来蚀刻所述第一半导体区域，并且当所述第一半导体区域被蚀刻时，第二半导体区域的侧壁暴露于所述蚀刻化学物质，并且所述方法还包括：基于所述第一半导体区域形成n型晶体管；以及基于所述第二半导体区域形成p型晶体管。