一种半导体器件的制造方法及其形成的半导体器件与流程

本发明涉及半导体技术领域，特别涉及一种半导体器件的制造方法及其形成的半导体器件。

背景技术：

高压金属氧化物半导体(highvoltagemetaloxidesemiconductor，hvmos)元件广泛的应用于许多电子元件，例如微处理器(cpu)的电源供应，电源管理(powermanagement)系统和交流/直流转换器等。

高电压金属氧化物半导体元件需维持高电压。如此一来，高电压金属氧化物半导体元件的栅极介电层也需承受栅极至漏极的高电压。一般来说，高电压金属氧化物半导体元件的栅极介电层为厚氧化层，且比作为核心元件的低电压金属氧化物半导体元件其栅极介电层的栅极氧化层厚。上述低电压金属氧化物半导体元件也可与高电压金属氧化物半导体元件形成于同一晶片上。在形成高电压金属氧化物半导体元件与低电压金属氧化物半导体元件的公知方法中，会在衬底中的浅沟槽隔离结构上形成凹陷，严重影响器件的性能。

技术实现要素：

鉴于上述现有技术的缺陷，本发明提出一种半导体器件的制造方法及其形成的半导体器件，通过改善半导体制程工艺，避免在浅沟槽隔离结构上形成凹陷。

为实现上述目的及其他目的，本发明提出一种半导体器件的制造方法，包括：

提供一衬底；

形成垫氧化层及阻挡层于所述衬底上，所述阻挡层位于所述垫氧化层上；

形成多个浅沟槽隔离结构于所述衬底中，以在所述衬底中形成多个区域；

移除部分所述阻挡层，以形成一凹部，所述凹部位于所述多个区域中任一个区域上，并将位于所述凹部正下方的所述区域定义为高压器件区域；

形成栅极氧化层于所述凹部内，并移除所述阻挡层，所述栅极氧化层的厚度大于所述垫氧化层的厚度。

进一步地，所述凹部暴露所述垫氧化层，所述栅极氧化层接触所述垫氧化层。

进一步地，所述凹部暴露所述衬底，所述栅极氧化层接触所述衬底。

进一步地，所述栅极氧化层位于所述高压器件区域上。

进一步地，将所述多个区域中与所述高压器件区域相邻的区域定义为低压器件区域。

进一步地，所述低压器件区域与所述高压器件区域通过所述浅沟槽隔离结构隔开。

进一步地，所述浅沟槽隔离结构贯穿所述阻挡层及所述垫氧化层，延伸至所述衬底中。

进一步地，本发明提出一种半导体器件，包括，

衬底；

垫氧化层，位于所述衬底上；

多个浅沟槽隔离结构，位于所述衬底中，所述多个浅沟槽隔离结构将所述衬底分成多个区域；

栅极氧化层，位于所述垫氧化层上，所述栅极氧化层的厚度大于所述垫氧化层的厚度，其中，形成所述栅极氧化层包括，

形成阻挡层于所述垫氧化层上；

移除部分所述阻挡层，以形成一凹部，所述凹部位于所述多个区域中任一个区域上，并将位于所述凹部正下方的所述区域定义为高压器件区域；

形成栅极氧化层于所述凹部内，并移除所述阻挡层。

进一步地，所述凹部暴露所述垫氧化层，所述栅极氧化层接触所述垫氧化层。

进一步地，所述凹部暴露所述衬底，所述栅极氧化层接触所述衬底。

进一步地，所述半导体器件包括存储器。

综上所述，本发明提出一种半导体器件的制造方法及其形成的半导体器件，在形成浅沟槽隔离结构后，再次利用阻挡层，在阻挡层上形成一凹部，同时将位于凹部正下方的部分衬底定义为高压器件区域，然后在凹部内形成栅极阻挡层后并去除阻挡层。本制造方法通过重复利用阻挡层，工艺简单，且能够有效避免浅沟槽隔离结构出现凹陷，同时本制造方法还便于控制栅极氧化层的厚度。

附图说明

图1：本实施例提出的半导体器件的制造方法流程图。

图2：步骤s1的结构示意图。

图3：步骤s2的结构示意图。

图4-6：步骤s3的结构示意图。

图7-8：步骤s4的结构示意图。

图8a：本实施例中凹部的另一结构示意图。

图9-10：步骤s5的结构示意图。

图11：本实施例中半导体器件的结构示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1所示，本发明提出一种半导体器件的制造方法，包括：

s1：提供一衬底；

s2：形成垫氧化层及阻挡层于所述衬底上，所述阻挡层位于所述垫氧化层上；

s3：形成多个浅沟槽隔离结构于所述衬底中，以在所述衬底中形成多个区域；

s4：移除部分所述阻挡层，以形成一凹部，所述凹部位于所述多个区域中任一个区域上，并将位于所述凹部正下方的所述区域定义为高压器件区域。

s5：形成栅极氧化层于所述凹部内，并移除所述阻挡层。

如图2所示，在步骤s1中，首先提供一衬底101，该衬底101的材料可以包括但不仅限于单晶或多晶半导体材料，衬底101还可以包括本征单晶硅衬底或掺杂的硅衬底。该衬底101包括第一掺杂类型的衬底，所述第一掺杂类型可以为p型，也可以为n型，本实施例中仅以所述第一掺杂类型为p型作为示例，即本实施例中，所述衬底101仅以p型衬底作为示例，例如为p型硅衬底。

在一些实施例中，衬底101还可以为单晶硅衬底，ge衬底，sige衬底，绝缘体上硅(siliononinsulation，soi)或任意组合，根据器件的实际需求，可以选择合适的半导体材料作为衬底101，在此不作限定。

在一些实施例中，衬底101还可以由化合物半导体材料组成，该化合物半导体材料例如为iii-v族半导体材料或ii-vi族半导体材料。

如图3所示，在步骤s2中，首先在衬底101上形成垫氧化层102，然后在垫氧化层102上形成阻挡层103，该垫氧化层102用于减小衬底101与阻挡层103之间的应力。该垫氧化层102的材料可例如为氧化硅或氮氧化硅，可例如通过炉管氧化，快速热退火氧化，原位水蒸汽氧化或其他热氧化法形成氧化硅材质的垫氧化层102。对氧化硅执行氮化工艺可形成氮氧化硅，其中所述氮化工艺可以是高温炉管氮化，快速热退火氮化，等离子体氮化或其他氮化工艺。阻挡层103位于垫氧化层102上，该阻挡层103用于在后续的的刻蚀工艺中保护有源区，在本实施例中，该阻挡层103的材料可例如为氮化硅，可例如通过化学气相沉积技术形成该阻挡层103，该化学气相沉积技术包括低压化学气相沉积方法或等离子体增强化学气相沉积。

如图4所示，在步骤s3中，在垫氧化层102及阻挡层103形成后，然后在阻挡层103上形成一图案化光阻层104，图案化光阻层104暴露部分阻挡层103，由该图案化光阻层104定义出浅沟槽隔离结构的位置。在本实施例中，可例如利用反应离子刻蚀或等离子刻蚀工艺进行刻蚀，即通过反应离子刻蚀或等离子刻蚀工艺依次刻蚀阻挡层103及垫氧化层102，以暴露出衬底101的表面材料，然后利用含氟刻蚀气体，以阻挡层103及垫氧化层102为掩膜对衬底101进行刻蚀，从而形成沟槽105，图3中的箭头表示刻蚀的方向。

在一些实施例中，可例如利用旋涂法在所述阻挡层103上形成光刻胶层，经过曝光，显影工艺，在所述光刻胶层上形成开口，以图形化的所述光刻胶层为掩膜，去除位于所述开口下的所述阻挡层103及所述垫氧化层102，直至露出所述衬底101；用灰化法去除所述光刻胶层，然后，以所述阻挡层103及所述垫氧化层102为掩膜，用干法刻蚀法刻蚀半导体衬底101，形成所述沟槽105。

如图5所述，在步骤s3中，沟槽105贯穿所述垫氧化层102和所述阻挡层103，并延伸至所述半导体衬底101，即该沟槽105可例如包括第一部分和第二部分，第一部分位于阻挡层103和垫氧化层102之间，第二部分位于衬底101中，且第二部分呈梯形状。在本实施例中，沟槽105区域将形成浅沟槽隔离结构，被阻挡层103和垫氧化层102所覆盖的衬底101则作为有源区用于形成半导体器件。在一些实施例中，沟槽105纵截面的形状可以根据实际需要进行设定，沟槽105纵截面的形状还可以为u形。

如图6所示，在步骤s3中，首先通过化学气相沉积方法在沟槽105的底面及侧壁，以及在阻挡层103上形成氧化层，然后通过化学机械研磨使得沟槽105内的缓冲材料的上表面与阻挡层103的上表面齐平，以形成浅沟槽隔离结构106。在本实施例中，所述氧化层的材料可例如为氧化硅或氮氧化硅，浅沟槽隔离结构106的宽度可视半导体结构的设计需求设定。

在一些实施例中，可首先在沟槽105的侧壁和底部上形成衬层氧化层，然后再利用高密度等离子体化学气相沉积在所述衬层氧化层及阻挡层103上形成绝缘材料，绝缘材料例如为氧化硅，氮化硅或氮氧化硅，以填充沟槽105，然后通过化学机械研磨该绝缘材料，以形成浅沟槽隔离结构106。

如图6所示，在本实施例中，在衬底101中形成了多个浅沟槽隔离结构106，多个浅沟槽隔离结构106将衬底101分成多个区域，多个区域可以平行间隔分布，也可以根据半导体结构任意排布。在本实施例中，多个浅沟槽隔离结构106例如将衬底101分成两个区域，即第一区域10及第二区域11。第一区域10及第二区域11之间通过浅沟槽隔离结构106隔开，第一区域10及第二区域11为后期制作高压器件区域或低压器件区域作准备。

如图7-8所示，在步骤s4中，首先在阻挡层103上形成图案化光阻层104，该图案化光阻层104具有一开口，该开口位于相邻两个浅沟槽隔离结构106之间，具体地，该开口位于第一区域10上，该开口暴露出部分阻挡层103，然后根据该开口对阻挡层103进行刻蚀，以形成凹部107，该凹部107暴露垫氧化层102，该凹部107用于形成栅极氧化层，图7中的箭头方向表示刻蚀方向。在本实施例中，该凹部107位于第一区域10上，因此将位于凹部107正下方的第一区域10定义为高压器件区域10a，同时将第二区域11定义为低压器件区域11a。低压器件区域11a与高压器件区域10a之间通过一浅沟槽隔离结构106隔开。在本实施例中，可例如通过湿法刻蚀去除部分阻挡层103，该凹部107的宽度可视半导体结构的设计需求设定。

在一些实施例中，该凹部107可位于第二区域11上，因此将第二区域11定义为高压器件区域，同时将第一区域定义10定义为低压器件区域。

如图8a所示，在一些实施例中，在形成凹部107时，还例如可以通过刻蚀去除部分阻挡层103及部分垫氧化层102，由此该凹部107暴露出衬底101，然后在该凹部107内形成栅极氧化层。

如图9所示，在步骤s5中，在形成凹部107后，由该凹部107限定栅极氧化层108的位置，在本实施例中，可例如通过局部氧化硅工艺在凹部107内形成栅极氧化层108，该栅极氧化层108位于高压器件区域10上，该栅极氧化层108的厚度大于垫氧化层102的厚度，由于该栅极氧化层108的厚度大于垫氧化层102的厚度，因此高压器件区域10a承受的电压大于低压器件区域11a承受的电压。在本实施例中，该栅极氧化层108的厚度以及垫氧化层102的厚度可根据半导体结构的设计需求设定。在本实施例中，该栅极氧化层108呈倒梯形状，该栅极氧化层108还可以为其他形状，例如矩形或近似矩形，栅极氧化层108的厚度可例如在几百至1000埃，该栅极氧化层108的材质可例如为氧化硅或氮氧化硅。

如图10所示，在步骤s5中，在形成该栅极氧化层108后，然后通过刻蚀去除阻挡层103，在本实施例中，可例如通过湿法刻蚀去除阻挡层103，例如可使用磷酸和氢氟酸去除阻挡层103，以暴露出垫氧化层102。

在一些实施例中，在形成栅极氧化层108后，还可以在栅极氧化层108的两侧形成栅极侧墙，以保护栅极氧化层108。

本发明提出的半导体器件的制造方法适用于各种存储器，例如非挥发性存储器，可程式只读存储器，可擦拭可程式只读存储器及闪存存储器。

如图9所示，本实施例提出一种半导体器件，该半导体器件包括衬底101，垫氧化层102，位于衬底101上，阻挡层103，位于垫氧化层102上，该阻挡层103包括一凹部，多个浅沟槽隔离结构106，位于衬底101中，多个浅沟槽隔离结构106将衬底101分成多个区域，栅极氧化层108，位于凹部内，栅极氧化层108接触垫氧化层102。

如图9所示，在本实施例中，该衬底101的材质可以包括但不仅限于单晶或多晶半导体材料，衬底101还可以包括本征单晶硅衬底或掺杂的硅衬底。该衬底101包括第一掺杂类型的衬底，所述第一掺杂类型可以为p型，也可以为n型，本实施例中仅以所述第一掺杂类型为p型作为示例，即本实施例中，所述衬底101仅以p型衬底作为示例，例如为p型硅衬底。

在一些实施例中，衬底101还可以为单晶硅衬底，ge衬底，sige衬底，绝缘体上硅(siliononinsulation，soi)或任意组合，根据器件的实际需求，可以选择合适的半导体材料作为衬底101，在此不作限定。在一些实施例中，衬底101还可以由化合物半导体材料组成，该化合物半导体材料例如为iii-v族半导体材料或ii-vi族半导体材料。

如图9所示，在本实施例中，垫氧化层102位于衬底101上，该垫氧化层102用于减小衬底101与阻挡层103之间的应力。该垫氧化层102的材料可例如为氧化硅或氮氧化硅，可例如通过炉管氧化，快速热退火氧化，原位水蒸汽氧化或其他热氧化法形成氧化硅材质的垫氧化层102。对氧化硅执行氮化工艺可形成氮氧化硅，其中所述氮化工艺可以是高温炉管氮化，快速热退火氮化，等离子体氮化或其他氮化工艺。阻挡层103位于垫氧化层102上，该阻挡层103用于在后续的的刻蚀工艺中保护有源区，在本实施例中，该阻挡层103的材料可例如为氮化硅，可例如通过化学气相沉积技术形成该阻挡层103，该化学气相沉积技术包括低压化学气相沉积方法或等离子体增强化学气相沉积。在阻挡层103上包括一凹部，该凹部暴露出垫氧化层102，该凹部的宽度可视半导体结构制程设计而定。

如图9所示，在本实施例中，在衬底101中包括多个浅沟槽隔离结构106，浅沟槽隔离结构106贯穿阻挡层103及垫氧化层102，延伸至衬底101中。多个浅沟槽隔离结构106将衬底101分成多个区域，且将位于凹部正下方的区域定义为高压器件区域10a，与高压器件区域10a相邻的区域定义为低压器件区域11a。在本实施例中，栅极氧化层108位于凹部内，栅极氧化层108与垫氧化层102接触，栅极氧化层108的厚度大于垫氧化层102的厚度，栅极氧化层108的厚度可例如在几百至1000埃。

在一些实施例中，在栅极氧化层108的两侧还可例如包括栅极侧墙，以保护栅极氧化层108。

如图10所示，本实施例提出一种半导体器件，该半导体器件包括衬底101，垫氧化层102，位于衬底101上，多个浅沟槽隔离结构106，位于衬底101中，栅极氧化层108，位于垫氧化层102上。

如图10所示，在本实施例中，该衬底101的材质可以包括但不仅限于单晶或多晶半导体材料，衬底101还可以包括本征单晶硅衬底或掺杂的硅衬底。该衬底101包括第一掺杂类型的衬底，所述第一掺杂类型可以为p型，也可以为n型，本实施例中仅以所述第一掺杂类型为p型作为示例，即本实施例中，所述衬底101仅以p型衬底作为示例，例如为p型硅衬底。

在一些实施例中，衬底101还可以为单晶硅衬底，ge衬底，sige衬底，绝缘体上硅(siliononinsulation，soi)或任意组合，根据器件的实际需求，可以选择合适的半导体材料作为衬底101，在此不作限定。在一些实施例中，衬底101还可以由化合物半导体材料组成，该化合物半导体材料例如为iii-v族半导体材料或ii-vi族半导体材料。

如图10所示，垫氧化层102位于衬底101上，该垫氧化层102的材料可例如为氧化硅或氮氧化硅，可例如通过炉管氧化，快速热退火氧化，原位水蒸汽氧化或其他热氧化法形成氧化硅材质的垫氧化层102。对氧化硅执行氮化工艺可形成氮氧化硅，其中所述氮化工艺可以是高温炉管氮化，快速热退火氮化，等离子体氮化或其他氮化工艺。

如图10所示，在本实施例中，在衬底101中包括多个浅沟槽隔离结构106，浅沟槽隔离结构106贯穿垫氧化层102，延伸至衬底101中。多个浅沟槽隔离结构106将衬底101分成多个区域。在本实施例中，栅极氧化层108位于垫氧化层102上，且将位于栅极氧化层108正下方的区域定义为高压器件区域10a，与高压器件区域10a相邻的区域定义为低压器件区域11a，高压器件区域10a与低压器件区域11a之间通过浅沟槽隔离结构106隔开。栅极氧化层108的材料可例如氧化硅，栅极氧化层108的厚度大于垫氧化层102的厚度，栅极氧化层108的厚度例如在几百至1000埃。在形成该栅极氧化层108时，还在垫氧化层102上形成一阻挡层，然后对该阻挡层进行刻蚀，形成一凹部，该凹部暴露出垫氧化层102，然后通过沉积在凹部内形成栅极氧化层108，然后去除阻挡层，在本实施例中，该阻挡层可例如为氮化硅层。

如图11所示，本实施例提出一种半导体器件，该半导体器件包括衬底101，垫氧化层102，位于衬底101上，多个浅沟槽隔离结构106，位于衬底101中，栅极氧化层108，位于衬底101上。

如图11所示，多个浅沟槽隔离结构106将衬底分成高压器件区域10a及低压器件区域11a，栅极氧化层108位于高压器件区域10a上，且栅极氧化层108大于垫氧化层102的厚度，栅极氧化层108的厚度例如在几百至1000埃。栅极氧化层108位于垫氧化层102之间，且栅极氧化层108直接接触衬底101，栅极氧化层108还与垫氧化层102接触，在一些实施例中，部分栅极氧化层108还可以位于垫氧化层102上。在本实施例中，在形成栅极氧化层108时，该垫氧化层102上还形成有阻挡层，然后在阻挡层上形成图案化光阻层，暴露出部分阻挡层，然后进行刻蚀，依次去除阻挡层及垫氧化层102，形成一凹部，以暴露出衬底101，然后在该凹部内形成栅极氧化层108，然后去除阻挡层，在本实施例中，该阻挡层可例如为氮化硅层。

在本实施例中，该半导体器件可例如包括各种存储器，例如非挥发性存储器，可程式只读存储器，可擦拭可程式只读存储器及闪存存储器。

综上所述，本发明提出一种半导体器件的制造方法，通过重复利用阻挡层，可以避免在浅沟槽隔离结构上形成凹陷，同时还可以根据半导体结构需要调整栅极氧化层的厚度，简化了生产工艺，降低了生产成本。本发明还提出一种通过该制造方法形成的半导体器件，所述半导体器件可例如为非挥发性存储器，可程式只读存储器，可擦拭可程式只读存储器及闪存存储器。

在整篇说明书中提到“一个实施例(oneembodiment)”、“实施例(anembodiment)”或“具体实施例(aspecificembodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(inoneembodiment)”、“在实施例中(inanembodiment)”或“在具体实施例中(inaspecificembodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。

还应当理解还可以以更分离或更整合的方式实施附图所示元件中的一个或多个，或者甚至因为在某些情况下不能操作而被移除或因为可以根据特定应用是有用的而被提供。

另外，除非另外明确指明，附图中的任何标志箭头应当仅被视为示例性的，而并非限制。此外，除非另外指明，本文所用的术语“或”一般意在表示“和/或”。在术语因提供分离或组合能力是不清楚的而被预见的情况下，部件或步骤的组合也将视为已被指明。

如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“一个(a)”、“一个(an)”和“该(the)”包括复数参考物。同样，如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“在…中(in)”的意思包括“在…中(in)”和“在…上(on)”。

本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例，但是正如本领域技术人员将认识和理解的，各种等效修改是可以在本发明的精神和范围内的。如所指出的，可以按照本发明所述实施例的上述描述来对本发明进行这些修改，并且这些修改将在本发明的精神和范围内。

本文已经在总体上将系统和方法描述为有助于理解本发明的细节。此外，已经给出了各种具体细节以提供本发明实施例的总体理解。然而，相关领域的技术人员将会认识到，本发明的实施例可以在没有一个或多个具体细节的情况下进行实践，或者利用其它装置、系统、配件、方法、组件、材料、部分等进行实践。在其它情况下，并未特别示出或详细描述公知结构、材料和/或操作以避免对本发明实施例的各方面造成混淆。

因而，尽管本发明在本文已参照其具体实施例进行描述，但是修改自由、各种改变和替换意在上述公开内，并且应当理解，在某些情况下，在未背离所提出发明的范围和精神的前提下，在没有对应使用其他特征的情况下将采用本发明的一些特征。因此，可以进行许多修改，以使特定环境或材料适应本发明的实质范围和精神。本发明并非意在限制到在下面权利要求书中使用的特定术语和/或作为设想用以执行本发明的最佳方式公开的具体实施例，但是本发明将包括落入所附权利要求书范围内的任何和所有实施例及等同物。因而，本发明的范围将只由所附的权利要求书进行确定。