具有封装内隔室屏蔽的半导体封装的制作方法

本发明系有关于半导体技术领域，特别是有关于一种具有封装内隔室屏蔽(in-packagecompartmentalshielding)的半导体封装及其制作方法。

背景技术：

便携式电子设备，例如行动电话，通常利用多组件半导体模块在单个模制封装中提供高度的电路整合。多组件半导体模块可包括例如半导体晶粒和安装在电路板上的多个电子组件。安装有半导体晶粒和电子组件的电路板系在模封制程中完成封装，形成包覆成型的半导体封装结构。

为了确保手机等设备在不同环境中正确操作能达到所需的性能水平，通常还要对包覆成型的半导体封装进行屏蔽，使其免受电磁干扰(emi)的影响。上述电磁干扰是由于电磁(例如射频(rf))辐射和电磁传导而在电气系统中产生的不利于元件效能的影响。

随着芯片模块，例如，系统级封装(sip)的体积越来越小，组件之间的距离也跟着缩小，也使得模块内的电路对emi更敏感，因此有必要在模块内组件之间设置电磁干扰屏蔽。然而，现有技术要在模块内形成屏蔽，制程上十分复杂且成本高昂。因此，目前该技术领域面临的挑战是在不增加封装尺寸及制程复杂度的情况下为包覆成型的半导体封装提供有效的emi屏蔽，并且不会显著增加封装成本。

技术实现要素：

本发明的主要目的在提供一种具有封装内隔室屏蔽的半导体封装及其制作方法，以解决上述先前技艺的不足与缺点。

本发明一方面提供一种具有封装内隔室屏蔽的半导体封装，包含：一基板，在该基板的一顶表面上至少设置有一高频芯片，以及易受高频讯号干扰的一电路元件；一第一接地环，在该基板的该顶表面上，环绕着该高频芯片；一第一金属柱强化胶体墙，设在该第一接地环上，环绕着该高频芯片；一第二接地环，在该基板的该顶表面上，环绕着该电路元件；一第二金属柱强化胶体墙，设在该第二接地环上，环绕着该电路元件；复数个模流通道，设于该第一金属柱强化胶体墙及该第二金属柱强化胶体墙中；以及一成型模料，至少覆盖该高频芯片及该电路元件。

本发明另一方面提供一种半导体封装，包括：一基板，其具有至少一半导体芯片设置于该基板的一顶面上；一接地环，在该基板的顶面上围绕该半导体芯片；一金属柱强化胶体墙，设置在该接地环上，围绕该半导体芯片；复数个模流通道，在该金属柱强化胶体墙中；以及一成型模料，模封该金属柱强化胶体墙和该半导体芯片。

为让本发明之上述目的、特征及优点能更明显易懂，下文特举较佳实施方式，并配合所附图式，作详细说明如下。然而如下之较佳实施方式与图式仅供参考与说明用，并非用来对本发明加以限制者。

附图说明

所附图式系提供用以方便对本发明更进一步的了解，其构成本说明书的一部分。所附图式与说明书内容一同阐述之本发明实施例，有助于解释本发明的原理原则。

图1至图5为依据本发明一实施例所绘示的一种具有封装内隔室屏蔽的半导体封装的制作方法示意图。

图6及图7例示设置在半导体芯片之间的重叠处的金属柱的部份上视示意图。

图8及图9为依据本发明另一实施例所绘示的一种具有封装内隔室屏蔽的半导体封装的制作方法示意图。

图10及图11为依据本发明其它实施例所绘示的单晶片封装侧视示意图。

图12至图14为根据本发明又一实施例所绘示的制造半导体芯片封装的方法的侧视示意图。

图15至图27例示本发明一些实施例的金属柱强化胶体墙的局部液滴的构造的各种示意性截面图。

图28至图31例示根据本发明又一实施例的具有封装内隔室屏蔽的半导体封装的制造方法的示意图。

其中，附图标记说明如下：

具体实施方式

文中，将参照附图说明细节，该些附图中之内容亦构成说明书细节描述的一部份，并且以可实行该实施例之特例描述方式来绘示。下文实施例已描述足够的细节俾使该领域之一般技艺人士得以具以实施。当然，亦可采行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文之细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的申请专利范围来加以界定。

本公开披露一种具有封装内隔室屏蔽(in-packageshielding)的半导体封装，例如，系统级封装(systeminapackage，sip)，及其制作方法。sip系指将多个功能芯片，包括处理器、存储器等功能芯片及其他组件，例如被动元件，整合在单一封装内，而能实现一完整的功能。如前所述，随着电子系统变得越来越小以及sip封装内电子组件的密度越来越高，因此容易产生系统内的电磁干扰(emi)，尤其一些高频芯片封装结构，例如，射频芯片、gps芯片、蓝芽芯片等高频芯片透过sip封装为一体式结构，容易产生封装内电子组件之间的电磁干扰。本发明于是提出一种制程简化、低成本且有效的半导体封装的制作方法，能够具体解决现有技术面临的问题。

图1至图5为依据本发明一实施例所绘示的一种具有封装内隔室屏蔽的半导体封装1的制作方法示意图。如图1所示，首先提供一基板100，例如，一电路板或一封装基板。根据本发明一实施例，例如，基板100可以是双层基板(例如，具有核心层和两个金属层的基板)，但不限于此。基板100可包括陶瓷材料、层压绝缘材料或其他合适类型的材料。尽管未在图1中示出，基板100还可以包括在其顶表面100a和底表面100b和通孔上的图案化金属层或迹线(trace)。此外，在基板100顶表面100a和底表面100b上可以另设有一防焊层120(又称为绿漆)。

根据本发明一实施例，在基板100的顶表面100a上可以设置有多个彼此靠近的半导体芯片10～12。例如，半导体芯片10可以是电源管理芯片(powermanagementic，pmic)，半导体芯片11可以是射频芯片(rfic)，半导体芯片12可以是功率放大器芯片(poweramplifieric，paic)，但不限于此。

熟习该项技艺者应理解以上半导体芯片10～12的种类仅为例示说明。为达到不同的电路功能，基板100上还可以设置其他不同的半导体芯片或元件，例如，处理器、快闪存储器(flashmemory)或动态随机存取存储器(dynamicrandomaccessmemory，dram)、控制芯片等。根据本发明一实施例，在基板100的顶表面100a上至少设置有一高频芯片，例如，半导体芯片11，以及易受高频讯号干扰的电路元件或芯片，例如，半导体芯片12。

根据本发明一实施例，例如，半导体芯片10及12可以是以打线接合(wirebonding)方式设置在基板100的顶表面100a上，半导体芯片11可以是以覆晶接合(flipchipbonding)方式设置在基板100的顶表面100a上，但不限于此。根据本发明一实施例，半导体芯片10～12可以是裸晶(baredie)形式或者芯片封装(chippackage)形式。

例如，半导体芯片10的主动面上可以设置有多个输出/输入垫(input/outputpad，i/opad)101，经由打线102电连接至基板100的顶表面100a上的相应接合垫202(通常又称金手指)。根据本发明一实施例，打线102可以是金线或铜线等，而接合垫202的表面通常设置有可焊接镀层(solderablecoating)，例如，镍金层或铜金层等。例如，半导体芯片12可以透过打线122电连接至基板100的顶表面100a。

根据本发明一实施例，在基板100的顶表面100a上可以另设置有多个被动元件13。例如，被动元件13可以是电容元件、电感元件、电阻元件等，但不限于此。根据本发明一实施例，被动元件13可以是利用表面黏着技术(surface-mounttechnology，smt)设置在基板100的顶表面100a上，但不限于此。根据本发明一实施例，被动元件13可以设置在半导体芯片10～12之间的基板100的顶表面100a上。

根据本发明一实施例，例如，在半导体芯片11及12的周围的基板100的顶表面100a上，分别设置有接地环211及212，其中，接地环211环绕着半导体芯片11，而接地环212环绕着半导体芯片12。根据本发明一实施例，接地环211及212可以是连续的环状图案，但不限于此。在其他实施例中，接地环211及212可以是连续的环状图案或者是排列成环状的接垫图案。

例如，接地环211及212可以是由基板100内的图案化金属层所构成，其表面具有可焊接镀层，例如，镍金层或铜金层等。接地环211及212可以进一步透过通孔与一接地层(图未示)电连接。根据本发明一实施例，接地环211及212可以有部分重叠或共享部分，例如，在半导体芯片11及12的之间的重叠处213，但不限于此。在其他实例中，接地环211及212可以是彼此独立的环状图案。

根据本发明一实施例，在接地环211上设置有多个金属柱311，而在接地环212上设置有多个金属柱312。根据本发明一实施例，金属柱311、312可以是包含铜、银、金、铝、镍、钯、其任何组合或合金，或任何合适的导电材料。例如，金属柱311、312可以是铜柱或铜镍合金柱，但不限于此。根据本发明一实施例，金属柱311至少排列成一列，且金属柱312至少排列成一列，但不限于此。根据本发明一实施例，在前述的半导体芯片11及12的之间的重叠处213，金属柱311与金属柱312之间是彼此交错的排列，如图1中右侧放大侧视图所示，如此以达到较佳的电磁干扰屏蔽效果。

根据本发明一实施例，金属柱311、312可以是利用打线方式形成的，其中各金属柱311、312一端固定在接地环211、212上，另一端则是悬置的，如图1所示，各金属柱311、312笔直的朝向上，如同围篱般分别围绕着半导体芯片11及12。根据本发明一实施例，金属柱311、312具有一约略相同的高度，其高于后续预定形成的成型模料的目标厚度(研磨后)。图1虽绘示金属柱311、312分别围绕着半导体芯片11及12，然而，熟习该项技艺者应理解，金属柱311、312可以分别围绕着半导体芯片11及12的部分周边，例如，半导体芯片11及12的单边或双边等，而不是完全围绕，例如，在另一实施例中，金属柱311、312仅设置在半导体芯片11及12的之间的重叠处213。

请参阅图6及图7，其例示设置在半导体芯片11及12之间的重叠处213的金属柱311、312的部份上视示意图。如图6所示，金属柱311的线径d1与金属柱312的线径d2可以彼此相等或不相等。金属柱311之间的间距p1、金属柱312之间的间距p2及金属柱311、312之间的间距p3，彼此可以相等或不相等。金属柱311、312之间的横向距离s可以是大于或等于0。根据本发明一实施例，例如，金属柱311、312之间的横向距离s可以是介于欲屏蔽电磁波的波长的约十分之一约到百分之一的范围内，但不限于此。可以选择金属柱311、312的横向距离s的值以为特定频率或频率范围提供emi屏蔽。

举例来说，如图7所示，金属柱311的线径d1与金属柱312的线径d2可以彼此相等，例如，大于或等于15微米，而金属柱311之间的间距p1与金属柱311、312之间的间距p3彼此相等，例如，约等于30微米。需理解的是，上述参数，包括金属柱311的线径d1、金属柱312的线径d2、金属柱311之间的间距p1、金属柱312之间的间距p2及金属柱311、312之间的间距p3，均可以视实际设计需求而调整。

根据本发明一实施例，金属柱311、312可以是与半导体芯片10及12的打线接合步骤同时进行并且可以在同一打线机台中完成。此外，根据本发明一实施例，金属柱311、312的线径可以与半导体芯片10及12上的打线102及打线122的线径相同，也可以不相同。例如，金属柱311、312的线径可以大于半导体芯片10及12上的打线102及打线122的线径。此外，金属柱311、312的材料可以与半导体芯片10及12上的打线102及打线122的材料相同，也可以不相同。

如图2所示，在完成金属柱311、312的设置后，接着进行一喷胶制程，利用一喷头40将一胶体401沿着接地环211及212喷洒在金属柱311、312上，其中使胶体401附着在金属柱311、312的表面上并填入金属柱311、312之间的空隙。根据本发明一实施例，胶体401可以是热固性树脂、热塑性树脂、uv固化树脂等，但不限于此。根据本发明一实施例，胶体401可以是导电胶，例如，银胶或铝胶。根据本发明一实施例，胶体401可以包含有导电颗粒，例如，铜、银、金、铝、镍、钯、其任何组合或合金、石墨烯，或任何合适的导电材料。根据本发明一实施例，胶体401还可以包含有填充物(filler)，例如，石英颗粒、钻石颗粒等。根据本发明一实施例，胶体401还可以包含有溶剂或添加剂(例如，交联剂、催化剂或改质剂)等。

后续，可以进行一固化制程，例如，加热或uv照射，使得黏附在金属柱311、312表面上的胶体401达到固化或者半固化的程度。胶体401可以强化金属柱311、312，使其在制程中不会倒塌，此外，也可以提升电磁干扰的屏蔽效果及散热效能。在完成固化制程之后，即在基板100的顶表面100a上形成金属柱强化胶体墙(metal-pillarreinforcedgluewalls)411及412，其中金属柱强化胶体墙411包含环绕着半导体芯片11的金属柱311及经过固化或半固化的胶体401，金属柱强化胶体墙412包含环绕着半导体芯片12的金属柱312及经过固化或半固化的胶体401。

根据本发明其它实施例，若金属柱311的线径d1与金属柱312的线径d2较粗，例如，大于或等于25微米，或者，大于或等于35微米，此时，也可以省略喷胶制程。此外，在其他实施例中，也可以选择在图2中所示的在接地环上设置金属柱之后，才进行图1中所示在基板的顶表面上设置半导体芯片(包括芯片接合、打线或覆晶接合等)步骤。

如图3所示，接着进行一模封制程，在基板100的顶表面100a上形成一成型模料500。根据本发明一实施例，成型模料500可以包含树脂材料，例如，热固性树脂、热塑性树脂、uv固化树脂等，但不限于此。根据本发明一实施例，成型模料500的组成与胶体401的组成不同，例如，胶体401的组成中可以包含有导电颗粒，而成型模料500的组成中则通常不含有导电颗粒。然而，本发明并不限于此，在其它实施例中，成型模料500的组成与胶体401的组成可以相同，或者使成型模料500与胶体401的热膨胀系数、应力或弹性系数等物性能够互相匹配。

根据本发明一实施例，成型模料500溢出金属柱强化胶体墙411及412而覆盖在金属柱强化胶体墙411及412以外的区域，包括半导体芯片10、打线102、122及被动元件13均被成型模料500包封住。根据本发明一实施例，成型模料500可以利用各种合适的方法形成，例如，压缩模制(compressionmolding)，但不限于此。根据本发明一实施例，上述模封制程可以进一步包含一固化制程，例如，热固化制程。此时，如图3所示，成型模料500在经过热固化后，可以具有一第一厚度t1，其中第一厚度t1大于金属柱311、312的高度及金属柱强化胶体墙411及412的高度。

如图4所示，在完成模封制程之后，接着可以进行一研磨制程，将成型模料500的厚度从第一厚度t1缩减至一第二厚度t2，使得金属柱强化胶体墙411及412的顶面被显露出来，而且金属柱311、312的上端面也被显露出来。此时，成型模料500的上表面与金属柱强化胶体墙411及412的顶面是约略齐平的。

最后，如图5所示，在成型模料500上的预定区域，形成一导电层520。根据本发明一实施例，导电层520可以位于半导体芯片11及12和金属柱强化胶体墙411及412的正上方。导电层520可包括导电涂层，例如，导电墨水，其可包括铜、银或其他导电金属。在另一实施例中，导电层520可包括铜、铝或其他合适金属的层。导电层520直接接触到金属柱311、312的显露出的上端面，并透过金属柱311、312构成接地组态。

需理解的是，图5中的导电层520的覆盖范围及图案仅为例示说明，本发明不应以此为限。在其它实施例中，成型模料500上的全部表面(包括上表面及侧表面)可以被导电层520覆盖。在一些实施例中，导电层520可以仅覆盖半导体芯片11或12。此时，导电层520会与第一金属柱强化胶体墙411或412及部分的成型模料500的上表面接触。

结构上，如图4及图5所示，本发明实施例披露一种具有封装内隔室屏蔽的半导体封装1，包含：一基板100，在基板100的一顶表面100a上至少设置有一高频芯片，例如半导体芯片11，以及易受高频讯号干扰的一电路元件12，例如半导体芯片11。一接地环211，在基板100的顶表面100a上，环绕着高频芯片，例如半导体芯片11。一金属柱强化胶体墙411，设在接地环211上，环绕着高频芯片。一接地环212，在基板100的顶表面100a上，环绕着电路元件。一金属柱强化胶体墙412，设在接地环212上，环绕着电路元件。一成型模料500，至少覆盖高频芯片及电路元件。一导电层520，设于成型模料500上，并且与金属柱强化胶体墙411及/或该金属柱强化胶体墙412接触。

根据本发明一实施例，金属柱强化胶体墙411包含多个金属柱311，其中各金属柱311的一端固定在接地环211上，另一端则悬置，其中所述多个金属柱311围绕着高频芯片(例如，半导体芯片11)。

根据本发明一实施例，金属柱强化胶体墙412包含多个金属柱312，其中各金属柱312的一端固定在接地环212上，另一端则悬置，其中多个金属柱312围绕着电路元件(例如，半导体芯片12)。

根据本发明一实施例，金属柱强化胶体墙411或金属柱强化胶体墙412另包含一胶体401，附着在金属柱311或金属柱312的表面上。根据本发明一实施例，成型模料500的组成与胶体401的组成不同。

请参阅图8及图9，其为依据本发明另一实施例所绘示的一种具有封装内隔室屏蔽的半导体封装的制作方法示意图，其中相同的层、元件或材料仍沿用相同的符号来表示。如图8所示，类似的，半导体封装2在基板100的顶表面100a上可以设置有多个彼此靠近的半导体芯片10～12。例如，半导体芯片10可以是电源管理芯片(pmic)，半导体芯片11可以是射频芯片(rfic)，半导体芯片12可以是功率放大器芯片(paic)，但不限于此。根据本发明一实施例，在基板100的顶表面100a上至少设置有一高频芯片，例如，半导体芯片11，以及易受高频讯号干扰的电路元件或芯片，例如，半导体芯片12。

根据本发明一实施例，例如，半导体芯片10及12可以是以打线接合方式设置在基板100的顶表面100a上，半导体芯片11可以是以覆晶接合方式设置在基板100的顶表面100a上，但不限于此。根据本发明一实施例，半导体芯片10～12可以是裸晶形式或者芯片封装形式。

根据本发明一实施例，在基板100的顶表面100a上可以另设置有多个被动元件13。例如，被动元件13可以是电容元件、电感元件、电阻元件等，但不限于此。根据本发明一实施例，被动元件13可以是利用表面黏着技术(smt)设置在基板100的顶表面100a上，但不限于此。根据本发明一实施例，被动元件13可以设置在半导体芯片10～12之间的基板100的顶表面100a上。

根据本发明一实施例，例如，在半导体芯片10～12的周围的基板100的顶表面100a上，分别设置有接地环210、211及212，其中，接地环210环绕着半导体芯片10，接地环211环绕着半导体芯片11，而接地环212环绕着半导体芯片12。根据本发明一实施例，接地环210～212可以是连续的环状图案，但不限于此。在其他实施例中，接地环210～212可以是连续的环状图案或者是排列成环状的接垫图案。

根据本发明一实施例，在接地环210上设置有多个金属柱310，在接地环211上设置有多个金属柱311，而在接地环212上设置有多个金属柱312。根据本发明一实施例，金属柱310～312可以是包含铜、银、金、铝、镍、钯、其任何组合或合金，或任何合适的导电材料。例如，金属柱310～312可以是铜柱或铜镍合金柱，但不限于此。根据本发明一实施例，金属柱310～312至少排列成一列，但不限于此。

根据本发明一实施例，金属柱310～312可以是利用打线方式形成的，其中各金属柱310～312一端分别固定在接地环210～212上，另一端则是悬置的，如图1所示，各金属柱310～312笔直的朝向上，如同围篱般分别围绕着半导体芯片10～12。图8绘示金属柱310～312分别完全连续的围绕着半导体芯片10～12。

接着进行一喷胶制程，利用一喷头40将一胶体401沿着接地环210～212喷洒在金属柱310～312上，其中使胶体401附着在金属柱310～312的表面上并填入金属柱310～312之间的空隙。根据本发明一实施例，胶体401可以是热固性树脂、热塑性树脂、uv固化树脂等，但不限于此。根据本发明一实施例，胶体401可以是导电胶，例如，银胶或铝胶。根据本发明一实施例，胶体401可以包含有导电颗粒，例如，铜、银、金、铝、镍、钯、其任何组合或合金、石墨烯，或任何合适的导电材料。根据本发明一实施例，胶体401还可以包含有填充物(filler)，例如，石英颗粒、钻石颗粒等。根据本发明一实施例，胶体401还可以包含有溶剂或添加剂(例如，交联剂、催化剂或改质剂)等。

后续，可以进行一固化制程，例如，加热或uv照射，使得黏附在金属柱310～312表面上的胶体401达到固化或者半固化的程度。胶体401可以强化金属柱310～312，使其在制程中不会倒塌，此外，也可以提升电磁干扰的屏蔽效果及散热效能。在完成固化制程之后，即在基板100的顶表面100a上形成金属柱强化胶体墙410～412，其中金属柱强化胶体墙410包含环绕着半导体芯片10的金属柱310及经过固化或半固化的胶体401，金属柱强化胶体墙411包含环绕着半导体芯片11的金属柱311及经过固化或半固化的胶体401，金属柱强化胶体墙412包含环绕着半导体芯片12的金属柱312及经过固化或半固化的胶体401。

根据本发明其它实施例，若金属柱310～312的线径较粗，例如，大于或等于25微米，或者，大于或等于35微米，此时，也可以省略喷胶制程。或者，只有部分的金属柱310～312有被喷胶。

如图9所示，接着进行一模封制程，分别在基板100的顶表面100a上的金属柱强化胶体墙410～412内形成成型模料501～503。根据本发明一实施例，成型模料501～503可以包含树脂材料，例如，热固性树脂、热塑性树脂、uv固化树脂等，但不限于此。根据本发明一实施例，成型模料501～503的组成与胶体401的组成不同，例如，胶体401的组成中可以包含有导电颗粒，而成型模料501～503的组成中则通常不含有导电颗粒。然而，本发明并不限于此，在其它实施例中，成型模料501～503的组成与胶体401的组成可以相同，或者使成型模料501～503与胶体401的热膨胀系数、应力或弹性系数等物性能够互相匹配。

根据本发明一实施例，成型模料501～503不会溢出金属柱强化胶体墙410～412，故不会覆盖金属柱强化胶体墙410～412以外的区域。换言之，成型模料501覆盖住半导体芯片10和打线102，成型模料502覆盖住半导体芯片11，成型模料503覆盖住半导体芯片12打线122。金属柱强化胶体墙410～412以外的区域，包括被动元件13不会被成型模料501～503包封住，而可以显露出来。根据本发明一实施例，成型模料501～503可以利用各种合适的方法形成，例如，压缩模制或点胶制程，但不限于此。根据本发明一实施例，上述模封制程可以进一步包含一固化制程，例如，热固化制程。由于仅部分重要的组件是被成型模料501～503包封保护住，故基板100的受到成型模料501～503的应力影响可以减小，进而改善半导体封装2的翘曲(warpage)问题。后续，可以再进行如图4及图5所示的研磨制程及导电层涂布制程，不另赘述。

根据本发明另一实施例，本公开另揭露一种单晶片封装。如图10及图11所示，在基板100的顶表面100a上设有单颗半导体芯片10，例如，处理器等。在基板100的底表面100b上设有连接件108，例如，球栅阵列(ballgridarray,bga)锡球。半导体芯片10可以透过以打线接合方式设置在基板100的顶表面100a上(如图10所示的打线102)，或者半导体芯片10可以透过以覆晶接合方式设置在基板100的顶表面100a上(如图11)。在基板100的顶表面100a上，同样设有一接地环210，环绕着半导体芯片10。在接地环210上设有一金属柱强化胶体墙410，环绕着半导体芯片10。金属柱强化胶体墙410包含多个金属柱310，其中各金属柱310的一端固定在接地环210上，另一端则悬置，且多个金属柱310围绕着半导体芯片10。金属柱强化胶体墙410另包含一胶体401，附着在金属柱310的表面上。在金属柱强化胶体墙410内设有一成型模料501。根据本发明一实施例，成型模料501的组成与胶体401的组成不同，例如，胶体401的组成中可以包含有导电颗粒，例如铜、银、金、铝、镍、钯、其任何组合或合金、石墨烯。成型模料501的组成中则不含有导电颗粒。然而，本发明并不限于此，在其它实施例中，成型模料501的组成与胶体401的组成可以相同，或者使成型模料501与胶体401的热膨胀系数、应力或弹性系数等物性能够互相匹配。成型模料501不会溢出金属柱强化胶体墙410，故不会覆盖金属柱强化胶体墙410以外的区域。成型模料501可以利用各种合适的方法形成，例如，压缩模制或点胶制程，但不限于此。由于仅半导体芯片10是被成型模料501包封保护住，故基板100的受到成型模料501的应力影响可以减小，进而改善翘曲问题。后续，可以再进行如图4及图5所示的研磨制程及导电层涂布制程，不另赘述。

相较于现有技术，本发明至少具有以下优点：(1)能与现有制程兼容，且制程步骤简化因此成本相对较低；(2)可以最小化半导体封装或模块的尺寸；(3)在基板上形成金属柱强化胶体墙或隔室屏蔽结构具有高度弹性；(4)能达到高产能量产(highuphmassproduction)；以及(5)透过调整金属柱的排数(tier)、线径及/或间隔等，可以弹性的应用到各种所欲遮蔽电磁辐射的频率范围。

请参照图12至图14。图12至图14为根据本发明又一实施例所绘示的制造半导体芯片封装的方法的侧视示意图，其中，相同的元件、区域或层仍以相同的标号表示。如图12所示，同样的，半导体封装3包括设置在接地环210上的金属柱强化胶体墙410。金属柱强化胶体墙410在基板100的顶表面100a上围绕半导体芯片10。金属柱强化胶体墙410包括多个金属柱310，其中各个金属柱310的一端固定在接地环210上，而另一端悬置。金属柱310环绕半导体芯片10。接地环210上的金属柱310可以以交错的方式布置成多层，例如两层或三层，但不限于此。

金属柱强化胶体墙410还包括在金属柱310之间的多个模流通道403。在模封过程中，模流通道403允许成型模料从金属柱强化胶体墙410的外部流入由金属柱强化胶体墙410包围的区域。为了形成多个模流通道403，可以将胶体401间隔地喷涂到金属柱310的表面上，而在胶体401的局部液滴401a～401c之间形成模流通道403。

根据本发明的实施例，胶体401可以是热固性树脂、热塑性树脂、uv固化树脂等，但不限于此。根据本发明的实施例，胶体401可以是导电胶，例如，银胶或铝胶。根据本发明的实施例，胶体401可以包括诸如铜、银、金、铝、镍、钯，其任何组合或合金、石墨烯或任何合适的导电材料的导电颗粒。根据本发明的实施例，胶体401可以进一步包括填充剂，例如，石英颗粒、金刚石颗粒等。根据本发明的实施例，胶体401可以进一步包括溶剂或添加剂(例如，交联剂、催化剂或改质剂)等。

在图12中，局部液滴401a悬挂在较低的水平高度，局部液滴401b悬挂在中间的水平高度，而局部液滴401c悬挂在较高的水平高度。局部液滴401a彼此间隔开，并且两个相邻的局部液滴401a之间的空间产生模流通道403a。局部液滴401b不与下面的局部液滴401a对准。局部液滴401b彼此间隔开，并且两个相邻的局部液滴401b之间的空间产生模流通道403b。局部液滴401c不与下面的局部液滴401b对准。局部液滴401c彼此间隔开，并且两个相邻的局部液滴401c之间的空间产生模流通道403c。为了形成这样的局部液滴401a～401c，可以选择胶体401的黏度和在胶喷涂期间的处理温度的合适范围。

图15至图27例示本发明一些实施例的金属柱强化胶体墙410的局部液滴的构造的各种示意性截面图。如图15所示，包括第一层金属柱310a和第二层金属柱310b的两层金属柱310被接合在接地环210上。第一层金属柱310a和第二层金属柱310b可以交错排列，如图6所示。在图15中，局部液滴401a可以不与接地环210以及金属柱310a和310b的底部pb直接接触。因此，局部液滴401a可以悬浮在接地环210的顶表面上方的高度h处。金属柱310a和310b的底部pb可以是由打线机台形成的突起，如在反向打线接合处理过程(reversewirebondingprocess)中形成的突起。金属柱310的各个底部pb的直径可以大于各个金属柱310的其余部分的直径。处于中间水平位置的局部液滴401b可以与局部液滴401a部分重叠。处于较高水平位置的局部液滴401c可以与局部液滴401b部分重叠。在局部液滴401a～401c之间分别形成有模流通道403a～403c。

在图16中，位于较低水平位置的局部液滴401a仅覆盖并与金属柱310a和310b的下部重叠，位于中间水平位置的局部液滴401b仅覆盖并与金属柱310a和310b的中间部分重叠，位于较高水平位置的局部液滴401c仅覆盖并与金属柱310a和310b的较高部分重叠。局部液滴401a可以彼此重叠，从而在较低水平位置上形成连续的胶条。局部液滴401b可以彼此重叠，在中间水平位置形成连续的胶条。局部液滴401c可以彼此重叠，在较高水平位置形成连续的胶条。连续的胶条和接地环210之间的空间分别产生模流通道403a～403c。

如图16中所示的局部液滴401b可以被省略。在图17中，较低水平位置的局部液滴401a仅覆盖并与金属柱310a和310b的下部重叠。局部液滴401b可以彼此重叠，从而在较低水平位置形成连续的胶条。在较高水平位置的局部液滴401c仅覆盖并与金属柱310a和310b的较高部分重叠。同样地，局部液滴401c可以彼此重叠，从而在较高水平位置形成连续的胶条。较低水平位置的连续胶条与接地环210之间的空间、较低水平位置的连续胶条与较高水平位置的连续胶条之间的空间、较高水平位置的连续胶条上方的空间，分别产生模流通道403a～403c。

在图18中，位于较低水平位置的局部液滴401a仅覆盖并与金属柱310a和310b的下部重叠，位于中间水平位置的局部液滴401b仅覆盖并与金属柱310a和310b的中间部分重叠，较高水平位置的局部液滴401c仅覆盖并与金属柱310a和310b的较高部分重叠。局部液滴401a在较低水平位置不彼此重叠。局部液滴401b在中间水平位置不彼此重叠。局部液滴401c在较高水平位置不彼此重叠。局部液滴401a～401c与接地环210之间的空间分别产生模流通道403a～403c。另外，局部液滴401pb设置为覆盖金属柱310的底部pb。局部液滴401pb可以与接地环210直接接触。局部液滴401pb不与局部液滴401a直接接触。

在图19中，较低水平位置的局部液滴401a仅覆盖并与金属柱310a和310b的下部重叠。局部液滴401a可以彼此重叠，从而在较低的水平位置形成连续的胶条。在较高水平位置的局部液滴401c仅覆盖并与金属柱310a和310b的较高部分重叠。同样地，局部液滴401c可以彼此重叠，从而在较高水平位置形成连续的胶条。较低水平位置的连续胶条与接地环210之间的空间、较低水平位置的连续胶条与较高水平位置的连续胶条之间的空间、较高水平位置的连续胶条上方的空间，分别产生模流通道403a～403c。另外，局部液滴401pb设置为覆盖金属柱310的底部pb。局部液滴401pb可以与接地环210直接接触。局部液滴401pb可以彼此重叠以形成连续胶条直接位于接地环210上。局部液滴401pb不与局部液滴401a直接接触。

图20和图21例示局部液滴401d可以在与金属柱310a和310b的长度方向平行的垂直方向上延伸。局部液滴401d之间的间隙或狭缝产生模流通道403d。在图20中，仅每两个相邻的金属柱310a和310b被局部液滴401d覆盖。在图21中，每三个相邻的金属柱310a和310b被局部液滴401d覆盖。因此，图21中的每个局部液滴401d与图21中的每个局部液滴401d相比，图21中各局部液滴401d具有较大的体积。

在图22中，将图19中的较低水平位置的局部液滴401a和局部液滴401pb合并在一起以形成连续胶条401e，其覆盖金属柱310a和310b的下部并且还覆盖底部pb。金属柱310a和310b的上部包括其尖端未被连续胶条401e覆盖。金属柱310a和310b的上部从连续胶条401e突出。因此，连续胶条401e上方的金属柱310a和310b之间的间隙或狭缝产生模流通道403e。

在图23中，将图19中的中间水平位置的局部液滴401b和较高水平位置的局部液滴401c合并在一起以形成连续胶条401f，其覆盖金属柱310a和310b的较高部分。金属柱310a和310b的下部以及底部pb未被连续胶条401f覆盖。因此，在连续胶条401f下方的金属柱310a和310b之间的间隙或狭缝产生模流通道403f。

图24和图25例示垂直局部液滴和水平局部液滴可用于在金属柱310a和310b上形成胶体网络。在图24中，垂直的局部液滴401d和水平的局部液滴401c在金属柱310a和310b上形成倒u形胶体图案。倒u形胶体图形在金属柱310a和310b之间产生模流通道403g。在图25中，图22的垂直的局部液滴401d和水平的局部液滴401e在金属柱310a和310b上形成u形胶体图案。u形胶体图案在金属柱310a和310b之间产生模流通道403h。

在图26中，连续胶条401h仅覆盖金属柱310a和310b的下部以及底部pb，且连续胶条401i仅覆盖金属柱310a和310b的上部，从而在它们之间形成模流通道403i。

在图27中，胶体401覆盖每个金属柱310a和310b的整个表面。在接地环210顶表面以上，金属柱310a和310b具有较小的高度，使得在模封过程中，在上模具510的底表面与胶体401的顶表面之间形成模流通道403j。

如图13所示，执行模封制程以在基板100的顶表面100a上形成密封剂或成型模料500。根据本发明的实施例，成型模料500可以包括诸如热固性树脂、热塑性树脂、uv固化树脂等，但不限于此。根据本发明的实施例，成型模料500的组成不同于胶体401的组成。例如，胶体401可以包含导电颗粒，而成型模料500基本上不含导电颗粒。然而，本发明不限于此，而在一些实施例中，成型模料500的成分可以与胶体401的成分相同，或者诸如热膨胀系数、应力或弹性系数等物理性质，成型模料500和胶体401可以相互匹配。

根据本发明的实施例，成型模料500可以从外部流过金属柱强化胶体墙410中的模流通道，并覆盖由金属柱强化胶体墙410包围的区域，包括半导体芯片10、打线102和金属柱强化胶体墙410本身，均被成型模料500模封住。根据本发明的实施例，成型模料500可以通过各种合适的方法形成，例如压缩模制，但不限于此。根据本发明的实施例，模封制程可以进一步包括固化过程，诸如热固化过程。在模封制程完成之后，可以执行研磨制程以减小成型模料500的厚度，使得金属柱强化胶体墙410的顶表面被显露出来，并且金属柱310的尖端也被显露出来。成型模料500的上表面与金属柱强化胶体墙410的顶表面大致齐平。

如图14所示，在模封制程完成之后，将导热层602施加到成型模料500的顶表面和金属柱强化胶体墙410的显露出的顶表面上。根据一实施例，导热层602可以包括银、铜、金或任何合适的导热材料。根据一实施例，导热层602与金属柱310的尖端直接接触。因此，导热层602也接地。随后，将散热器604安装在导热层602上。

图28至图31例示根据本发明又一实施例的具有封装内隔室屏蔽的半导体封装的制造方法的示意图，其中，相同的元件、区域或层仍以相同的符号来表示。如图28所示，首先提供基板100，例如电路板或封装基板。根据本发明的实施例，例如，基板100可以是多层基板，例如，具有核心层和两个金属层的基板，但不限于此。基底100可以包括陶瓷材料、层压绝缘材料或其他合适类型的材料。尽管未在图28中示出，基板100还可包括在其顶表面100a和底表面100b上的图案化的金属层或迹线以及用于电连接图案化金属层或迹线的通孔。另外，可以在基板100的顶表面100a和底表面100b上另外设置防焊层120(也称为绿漆)。

根据一实施例，彼此相邻的多个半导体芯片10～12可以设置在基板100的顶表面100a上。例如，半导体芯片10可以是电源管理ic(pmic)，半导体芯片11可以是射频芯片(rfic)，而半导体芯片12可以是功率放大器ic(paic)，但不限于此。本领域技术人员将理解，上述半导体芯片10～12的类型仅是示例性的。为了实现不同的电路功能，可以在基板100上设置不同的半导体芯片或组件，例如处理器、快闪存储器、动态随机存取存储器(dram)、控制器等。根据一实施例，至少一个高频芯片或裸晶，例如半导体芯片11，以及至少一个容易受到高频信号干扰的电路元件或裸晶，例如半导体芯片12，被布置在基板100的顶表面100a上。

根据一实施例，例如，可以以打线接合的方式将半导体芯片10和12设置在基板100的顶表面100a上，并且可以覆晶接合方式将半导体芯片11设置在基板100的顶表面100a上，但不限于此。根据一实施例，半导体芯片10～12可以是裸晶或芯片封装的形式。

例如，半导体芯片10的主动面上可以设置有多个输出/输入垫(input/outputpad，i/opad)101，经由打线102电连接至基板100的顶表面100a上的相应接合垫202。根据本发明一实施例，打线102可以是金线或铜线等，而接合垫202的表面通常设置有可焊接镀层，例如，镍金层或铜金层等。例如，半导体芯片12可以透过打线122电连接至基板100的顶表面100a。

根据本发明一实施例，在基板100的顶表面100a上可以另设置有多个被动元件13。例如，被动元件13可以是电容元件、电感元件、电阻元件等，但不限于此。根据本发明一实施例，被动元件13可以是利用表面黏着技术设置在基板100的顶表面100a上，但不限于此。根据本发明一实施例，被动元件13可以设置在半导体芯片10～12之间的基板100的顶表面100a上。

根据本发明一实施例，例如，在半导体芯片11及12的周围的基板100的顶表面100a上，分别设置有接地环211及212，其中，接地环211环绕着半导体芯片11，而接地环212环绕着半导体芯片12。根据本发明一实施例，接地环211及212可以是不连续的环状图案。例如，接地环211及212可以具有缝隙2111，其宽度可以小于半导体芯片11操作频率的波长的一半。接地环211可以通过基板100中的通孔811电连接到接地面810。可以理解的是，接地环的不连续的环形图案可以应用于图12至图14所示的实施例。

例如，接地环211和212可以由基板100中的图案化金属层形成，在图案化金属层的表面上具有可焊接镀层，例如，镍金层或铜金层。根据实施例，接地环211和212可以具有部分重叠或共享的部分，例如，半导体芯片11和12之间的重叠处213，但不限于此。在一些实施例中，接地环211和212可以是彼此独立的环形图案。

根据一实施例，在接地环211上设置有多个金属柱311，而在接地环212上设置有多个金属柱312。根据本发明一实施例，金属柱311、312可以是包含铜、银、金、铝、镍、钯、其任何组合或合金，或任何合适的导电材料。例如，金属柱311、312可以是铜柱或铜镍合金柱，但不限于此。根据本发明一实施例，金属柱311至少排列成一列，且金属柱312至少排列成一列，但不限于此。根据本发明一实施例，在前述的半导体芯片11及12的之间的重叠处213，金属柱311与金属柱312之间是彼此交错的排列，如图1中右侧放大侧视图所示，如此以达到较佳的电磁干扰屏蔽效果。

根据本发明一实施例，金属柱311、312可以是利用打线方式形成的，其中各金属柱311、312一端固定在接地环211、212上，另一端则是悬置的，如图28所示。各金属柱311、312笔直的朝向上，如同围篱般分别围绕着半导体芯片11及12。根据本发明一实施例，金属柱311、312具有一约略相同的高度，其高于后续预定形成的成型模料的目标厚度(研磨后)。图28虽绘示金属柱311、312分别围绕着半导体芯片11及12，然而，熟习该项技艺者应理解，金属柱311、312可以分别围绕着半导体芯片11及12的部分周边，例如，半导体芯片11及12的单边或双边等，而不是完全围绕，例如，在另一实施例中，金属柱311、312仅设置在半导体芯片11及12的之间的重叠处213。

在完成金属柱311、312的设置后，接着进行一喷胶制程，利用一喷头40将一胶体401沿着接地环211及212喷洒在金属柱311、312上，其中使胶体401附着在金属柱311、312的表面上并填入金属柱311、312之间的空隙。胶体401可以形成如图15至27所示的任何合适的网络，以产生模流通道403。根据本发明一实施例，胶体401可以是热固性树脂、热塑性树脂、uv固化树脂等，但不限于此。根据本发明一实施例，胶体401可以是导电胶，例如，银胶或铝胶。根据本发明一实施例，胶体401可以包含有导电颗粒，例如，铜、银、金、铝、镍、钯、其任何组合或合金、石墨烯，或任何合适的导电材料。根据本发明一实施例，胶体401还可以包含有填充物(filler)，例如，石英颗粒、钻石颗粒等。根据本发明一实施例，胶体401还可以包含有溶剂或添加剂(例如，交联剂、催化剂或改质剂)等。

后续，可以进行一固化制程，例如，加热或uv照射，使得黏附在金属柱311、312表面上的胶体401达到固化或者半固化的程度。胶体401可以强化金属柱311、312，使其在制程中不会倒塌，此外，也可以提升电磁干扰的屏蔽效果及散热效能。在完成固化制程之后，即在基板100的顶表面100a上形成金属柱强化胶体墙411及412，其中金属柱强化胶体墙411包含环绕着半导体芯片11的金属柱311及经过固化或半固化的胶体401，金属柱强化胶体墙412包含环绕着半导体芯片12的金属柱312及经过固化或半固化的胶体401。

如图29所示，接着进行一模封制程，在基板100的顶表面100a上形成一成型模料500。根据本发明一实施例，成型模料500可以包含树脂材料，例如，热固性树脂、热塑性树脂、uv固化树脂等，但不限于此。根据本发明一实施例，成型模料500的组成与胶体401的组成不同，例如，胶体401的组成中可以包含有导电颗粒，而成型模料500的组成中则基本不含有导电颗粒。然而，本发明并不限于此，在其它实施例中，成型模料500的组成与胶体401的组成可以相同，或者使成型模料500与胶体401的热膨胀系数、应力或弹性系数等物性能够互相匹配。

在模封制程中，成型模料500流过金属柱强化胶体墙411和412中的模流通道403，并覆盖除金属柱强化胶体墙411和412之外的区域，包括半导体芯片10、打线102、122和被动元件13，均被成型模料500模封住。根据一实施例，成型模料500可以通过各种合适的方法形成，例如压缩模制，但不限于此。根据一实施例，模封制程可以进一步包括固化过程，例如热固化过程。在模封制程完成之后，可以执行研磨制程以减小成型模料500的厚度，从而显露出金属柱强化胶体墙411和412的顶表面以及金属柱311、312的上端面。此时，成型模料500的上表面与金属柱增强的胶壁411和412的顶表面大致齐平。

如图30所示，在成型模料500上的预定区域上，形成一导热层902。根据一实施例，导热层902可以直接位于半导体芯片11和12以及金属柱强化胶体墙411和412上方。导热层902可以包括导电涂层，例如导电墨水，其可以包括铜、银或其他导电金属。在另一实施例中，导热层902可以包括铜、铝或其他合适的金属的层。在又一个实施例中，导热层902可以包括锡膏，其中锡膏可以被施加到已涂覆在成型模料500上的金属上，并且锡膏可以与散热器的底表面直接接触。导热层902直接接触金属柱311、312的显露出的上端面，并通过金属柱311、312形成接地组态。应当理解，图30中的导热层902的覆盖范围和图案仅是例示说明的，本发明不限于此。在一些实施例中，成型模料500上的整个表面，包括上表面和侧表面，可以被导热层902覆盖。在一些实施例中，导热层902可以仅覆盖半导体芯片11或12。此时，导热层902与第一金属柱强化胶体墙411或412以及成型模料500的上表面的一部分接触。

接下来，如图31所示，将散热器904安装在导热层902上。应当理解，图31中的散热器904的尺寸、覆盖范围和形状仅是例示说明的，本发明不限于此。在一些实施例中，散热器904可以具有多个鳍片以增加散热表面。在一些实施例中，散热器904还可以延伸到半导体芯片10正上方的区域。

以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。