一种记忆体结构的制作方法

本实用新型是有关于一种记忆体结构及其制造方法，特别是关于一种双位元记忆体结构及其制造方法。

背景技术：

记忆体是电子装置中的重要组成元件。其中，快闪记忆体(flash memory)是属于非挥发性记忆体(non-volatile memory)，在未供电的状态下仍可保持所储存的数据。此外，快闪记忆体具有可编程与可抹除信息的储存能力，可允许在操作中被多次写入(program)、读取(read)及抹除(erase)。因此，快闪记忆体已广泛地作为手机、数字相机、笔记型电脑等各种电子产品的储存媒体。

技术实现要素：

根据本实用新型的各种实施方式，提供一种记忆体结构包含基板、位于该基板之上的浮栅介电层、位于浮栅介电层之上的第一浮栅及第二浮栅、分别位于第一浮栅及第二浮栅之上的第一控制栅极堆叠及第二控制栅极堆叠、选择栅极介电层、以及选择栅极。第一浮栅及第二浮栅通过第一凹槽彼此分离，且第一凹槽具有第一侧壁。第一控制栅极堆叠及第二控制栅极堆叠通过第二凹槽彼此分离，且第二凹槽具有第二侧壁由第一凹槽的第一侧壁凹陷。选择栅极介电层共形地覆盖第一凹槽及第二凹槽。选择栅极覆盖该选择栅极介电层，其中选择栅极具有底部部分填充于第一凹槽中，以及顶部部分填充于第二凹槽中。

根据本实用新型的某些实施方式，第一浮栅及第二浮栅分别具有尖端突出于第一控制栅极堆叠的侧壁及第二控制栅极堆叠的侧壁，且尖端朝向第一凹槽。

根据本实用新型的某些实施方式，选择栅极的顶部部分具有宽度大于选择栅极的底部部分的宽度。

根据本实用新型的某些实施方式，第一控制栅极堆叠具有宽度小于第一浮栅的宽度，且第二控制栅极堆叠具有宽度小于第二浮栅的宽度。

根据本实用新型的某些实施方式，基板包含多个源极/漏极区域，且第一浮栅、第二浮栅及选择栅极位于两相邻的源极/漏极区域之间。

根据本实用新型的某些实施方式，第一控制栅极堆叠包含第一控制栅极介电层位于第一浮栅之上、第一控制栅极位于第一控制栅极介电层之上、第一间隔层位于第一控制栅极之上、以及第一间隙壁位于第一浮栅之上，并贴附于第一控制栅极介电层、第一控制栅极及第一间隔层的共同侧壁，其中选择栅极介电层覆盖第一间隙壁。

根据本实用新型的某些实施方式，第二控制栅极堆叠包含第二控制栅极介电层位于第二浮栅之上、第二控制栅极位于第二控制栅极介电层之上、第二间隔层位于第二控制栅极之上、以及第二间隙壁位于第二浮栅之上，并贴附于第二控制栅极介电层、第二控制栅极及第二间隔层的共同侧壁，其中选择栅极介电层覆盖第二间隙壁。

附图说明

当读到随附的附图时，从以下详细的叙述可充分了解本揭露的各方面。值得注意的是，根据工业上的标准实务，各种特征不是按比例绘制。事实上，为了清楚的讨论，各种特征的尺寸可任意增加或减少。

图1为根据本实用新型的某些实施方式绘示的记忆体结构的制造方法流程图；

图2A-2C为根据本实用新型的某些实施方式绘示的记忆体结构的制程各步骤的示意图，其中图2A为上视图，图2B为沿着图2A中BL方向的剖面图，图2C为沿着图2A中WL方向的剖面图；

图3A-3C为根据本实用新型的某些实施方式绘示的记忆体结构的制程各步骤的示意图，其中图3A为上视图，图3B为沿着图3A中BL方向的剖面图，图3C为沿着图3A中WL方向的剖面图；

图4A-4C为根据本实用新型的某些实施方式绘示的记忆体结构的制程各步骤的示意图，其中图4A为上视图，图4B为沿着图4A中BL方向的剖面图，图4C为沿着图4A中WL方向的剖面图；

图5A-5C为根据本实用新型的某些实施方式绘示的记忆体结构的制程各步骤的示意图，其中图5A为上视图，图5B为沿着图5A中BL方向的剖面图，图5C为沿着图5A中WL方向的剖面图；

图6A-6C为根据本实用新型的某些实施方式绘示的记忆体结构的制程各步骤的示意图，其中图6A为上视图，图6B为沿着图6A中BL方向的剖面图，图6C为沿着图6A中WL方向的剖面图；

图7A-7C为根据本实用新型的某些实施方式绘示的记忆体结构的制程各步骤的示意图，其中图7A为上视图，图7B为沿着图7A中BL方向的剖面图，图7C为沿着图7A中WL方向的剖面图；

图8A-8C为根据本实用新型的某些实施方式绘示的记忆体结构的制程各步骤的示意图，其中图8A为上视图，图8B为沿着图8A中BL方向的剖面图，图8C为沿着图8A中WL方向的剖面图；

图9A-9C为根据本实用新型的某些实施方式绘示的记忆体结构的制程各步骤的示意图，其中图9A为上视图，图9B为沿着图9A中BL方向的剖面图，图9C为沿着图9A中WL方向的剖面图；

图10A-10C为根据本实用新型的某些实施方式绘示的记忆体结构的制程各步骤的示意图，其中图10A为上视图，图10B为沿着图10A中BL方向的剖面图，图10C为沿着图10A中WL方向的剖面图；

图11-13为根据本实用新型的某些实施方式绘示的沿着BL方向的剖面图；

图14A-14C为根据本实用新型的某些实施方式绘示的记忆体结构的制程各步骤的示意图，其中图14A为上视图，图14B为沿着图14A中BL方向的剖面图，图14C为沿着图14A中WL方向的剖面图；

图15A-15C为根据本实用新型的某些实施方式绘示的记忆体结构的制程各步骤的示意图，其中图15A为上视图，图15B为沿着图15A中BL方向的剖面图，图15C为沿着图15A中WL方向的剖面图；

图16为根据本实用新型的某些实施方式绘示的记忆体结构的剖面图。

具体实施方式

以下将以附图揭露本实用新型的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本实用新型。也就是说，在本实用新型部分实施方式中，这些实务上的细节是非必要的。并且为求清楚说明，元件的大小或厚度可能夸大显示，并未依照原尺寸作图。此外，为简化图示起见，一些已知惯用的结构与元件在图示中将以简单示意的方式绘示。

在本文中使用空间相对用语，例如“下方”、“之下”、“上方”、“之上”等，这是为了便于叙述一元件或特征与另一元件或特征之间的相对关系，如图中所绘示。这些空间上的相对用语的真实意义包含其他的方位。例如，当图示上下翻转180度时，一元件与另一元件之间的关系，可能从“下方”、“之下”变成“上方”、“之上”。此外，本文中所使用的空间上的相对叙述也应作同样的解释。

虽然下文中利用一系列的操作或步骤来说明在此揭露的方法，但是这些操作或步骤所示的顺序不应被解释为本实用新型的限制。例如，某些操作或步骤可以按不同顺序进行及/或与其它步骤同时进行。此外，并非必须执行所有绘示的操作、步骤及/或特征才能实现本实用新型的实施方式。此外，在此所述的每一个操作或步骤可以包含数个子步骤或动作。

图1为根据本实用新型的某些实施方式绘示的记忆体结构的制造方法10流程图。如图1所示，方法10包含操作12、操作14、操作16、操作18、操作20、操作22、操作24及操作26。图2A至图15C分别为根据本实用新型的某些实施方式的方法10在各制程步骤的上视图及剖面图。在图2A至图15C中，结尾标记为“A”的附图为记忆体结构的上视图，结尾标记为“B”的附图为记忆体结构沿BL方向的剖面图，结尾标记为“C”的附图为记忆体结构沿WL方向的剖面图。

请参照图1，在方法10的操作12中，形成前驱基板。图2A-5C是本实用新型一实施例的实现操作12的详细步骤。请先参考图2A-2C，依序形成介电材料层210、浮栅材料层200及图案化硬遮罩层220于基板100之上。图案化硬遮罩层220具有开口H1暴露出浮栅材料层200，如图2C所示。

基板100可以为半导体基板。在某些实施方式中，基板100包含半导体材料，例如硅、锗或其类似者。在一些实例中，基板100可以为经掺杂或未经掺杂的半导体材料。在某些实施方式中，介电材料层210可以为氧化物，例如，硅氧化物。介电材料层210可以通过基板100的炉管氧化或是电浆法而形成。在某些实施方式中，浮栅材料层200可以为经掺杂的多晶硅材料。在某些实施方式中，图案化硬遮罩层220可以包含氮化硅材料。

接着，请参考图3A-3C，以图案化硬遮罩层220为遮罩蚀刻浮栅材料层200、介电材料层210及基板100，以形成浮栅层202、图案化介电材料层212、图案化基板102及沟渠104。如图3C所示，沟渠104分隔图案化基板102相邻的高地部分106、相邻的浮栅层202及相邻的图案化介电材料层212，且沟渠104沿BL方向延伸(绘示于图3A)。之后，可以通过任何合适的方法移除图案化硬遮罩层220。

然后，请参考图4A-4C，形成沟渠介电层214填满沟渠104。形成沟渠介电层214可以包含高密度电浆法(HDP)，但不限于此。在某些实施方式中，沟渠介电层214具有一上表面与图案化介电材料层212的一上表面齐平，如图4C所示。在某些实施方式中，沟渠介电层214的材料可以与图案化介电材料层212相同。在其他实施方式中，沟渠介电层214的材料可以与图案化介电材料层212不同。

接着，请参考图5A-5C，形成控制栅极介电材料层310共形地覆盖浮栅层202及沟渠介电层214。在某些实施方式中，控制栅极介电材料层310可以为复合材料层。例如，控制栅极介电材料层310可以为氧化物-氮化物-氧化物(O-N-O)复合材料叠层。

请继续参考图5A-5C，形成控制栅极材料层300于控制栅极介电材料层310之上。控制栅极材料层300的形成可以包含任何合适的沉积方法。在某些实施方式中，控制栅极材料层300可以为经掺杂的多晶硅材料，或其类似者。在某些实施方式中，控制栅极材料层300的材料可以与浮栅层202相同。在其他实施方式中，控制栅极材料层300的材料可以与浮栅层202不同。

请继续参考图5A-5C，形成间隔材料层400于控制栅极材料层300之上。形成间隔材料层400的方法可以包含任何合适的沉积方法。在某些实施方式中，间隔材料层400可以为氮化硅，但不限于此。

此时，如图5A-5C所示，形成前驱基板800。前驱基板800包含图案化基板102、浮栅介电材料层216、浮栅层202、控制栅极介电材料层310、控制栅极材料层300、以及间隔材料层400。

如图5C所示，图案化基板102具有多个高地部分106及多个沟渠104，其中沟渠104分隔相邻的高地部分106。在某些实施方式中，沟渠104沿第一方向(即BL方向)延伸(绘示于图5A)。浮栅介电材料层216位于图案化基板102之上，其中浮栅介电材料层216包含沟渠介电层214填满沟渠104。浮栅层202位于图案化基板102的高地部分106之上。控制栅极介电材料层310共形地覆盖浮栅层202及沟渠介电层214。控制栅极材料层300位于控制栅极介电材料层310之上。间隔材料层400位于控制栅极材料层300之上。

请参照图1及图6A-6C，在方法10的操作14中，蚀刻间隔材料层400、控制栅极材料层300及控制栅极介电材料层310以形成多个堆叠结构410位于浮栅层202之上。如图6A所示，在某些实施方式中，堆叠结构410沿第二方向(即WL方向)延伸，且第二方向垂直于第一方向(即BL方向)。如图6B所示，这些堆叠结构410彼此分离，并暴露出一部分的浮栅层202。每个堆叠结构410包含间隔材料层402、控制栅极材料层302、以及控制栅极介电材料层312。

请参照图1及图7A-7C，在方法10的操作16中，形成间隙材料层500共形地覆盖堆叠结构410。更详细地说，间隙材料层500共形地覆盖堆叠结构410及被堆叠结构410暴露出的一部分浮栅层202，如图7B所示。在某些实施方式中，间隙材料层500的材料可以为氮化硅，但不限于此。在某些实施方式中，间隙材料层500的材料与间隔材料层400相同。

请参照图1及图8A-8C，在方法10的操作18中，蚀刻间隙材料层500及浮栅层202，以形成图案化间隙材料层502及图案化浮栅层204，其中图案化间隙材料层502位于堆叠结构410的相对两侧，图案化浮栅层204具有多个第一凹槽R1暴露浮栅介电材料层216的一部分。更详细地说，等向蚀刻位于相邻堆叠结构410之间的一部分间隙材料层500及浮栅层202以形成第一凹槽R1暴露出浮栅介电材料层216，如图8B所示。在某些实施方式中，第一凹槽R1沿WL方向延伸。也就是说，第一凹槽R1与堆叠结构410沿相同方向延伸，并与沟渠104延伸的方向(即BL方向)垂直。在某些实施方式中，第一凹槽R1具有第一宽度W1。

请参照图1及图9A-9C，在方法10的操作20中，蚀刻图案化间隙材料层502以形成多个间隙壁504及多个第二凹槽R2暴露图案化浮栅层204的一部分。详细地说，可以通过蚀刻方法使每个图案化间隙材料层502的宽度缩小而形成间隙壁504，进而暴露每个图案化浮栅层204的两个尖端P，如图9B所示。在某些实施方式中，第二凹槽R2沿WL方向延伸，且垂直于沟渠104延伸的方向(即BL方向)。在某些实施方式中，第二凹槽R2具有第二宽度W2，且第二宽度W2大于第一凹槽R1的第一宽度W1。

请参照图1及图10A-10C，在方法10的操作22中，形成选择栅极介电层610共形地覆盖第一凹槽R1及第二凹槽R2。在某些实施方式中，选择栅极介电层610可以为氧化物，但不限于此。如图10B所示，选择栅极介电层610完全覆盖间隙壁504、被第一凹槽R1暴露的浮栅介电材料层216、以及图案化浮栅层204被暴露的部分。

接着，请继续参照图1及图10A-10C，在方法10的操作24中，形成多个选择栅极600于第一凹槽R1及第二凹槽R2中。如图10B所示，选择栅极600完全覆盖选择栅极介电层610，且填充于第一凹槽R1及第二凹槽R2之中。在某些实施方式中，选择栅极600可以为经掺杂的多晶硅，但不限于此。选择栅极600的形成可以包含任何合适的沉积方法，并且可以通过化学机械平坦化制程(Chemical-Mechanical Planarization,CMP)来移除多余的选择栅极600。

请参照图1及图11-15C，在方法10的操作26中，蚀刻堆叠结构410、图案化浮栅层204、及浮栅介电材料层216以形成多个双位元记忆体结构700(绘示于图15B)。操作26还可以包含一或多个子操作，将在以下详述之。

在某些实施方式中，操作26还可以包含形成多个间隔层404(绘示于图14B)贴附于间隙壁504，并暴露出堆叠结构410的控制栅极材料层302，其详细步骤将在以下搭配图11-14C详述之。请先参考图11，在选择栅极600上形成顶部选择栅极介电层612。如图11所示，在某些实施方式中，选择栅极介电层610及顶部选择栅极介电层612覆盖选择栅极600的上表面。在某些实施方式中，顶部选择栅极介电层612的材料可以与栅极介电层610相同。在某些实施方式中，选择栅极600被完全包覆在选择栅极介电层610及顶部选择栅极介电层612之中，且选择栅极600的上表面与堆叠结构410的上表面齐平。

接着，请参考图12，地毯式沉积绝缘层412共形地覆盖顶部选择栅极介电层612与间隔材料层402。在某些实施方式中，绝缘层412的材料可以与间隔材料层402的材料相同。在某些实施方式中，绝缘层412的材料可以为氮化硅，但不限于此。

请参考图13，以第一非等向性蚀刻去除位于顶部选择栅极介电层612上的绝缘层412，以及位于间隔材料层402上的绝缘层412的一部分，以形成绝缘间隙壁414在顶部选择栅极介电层612的相对两侧壁，暴露出间隔材料层402的一部分。

请参考图14A-14C，以第二非等向性蚀刻去除绝缘间隙壁414及间隔材料层402的暴露部分，以形成间隔层404。如图14B所示，在第一及第二非等向性蚀刻制程后形成的间隔层404分别贴附于两侧的间隙壁504，并被凹口R3分隔开，且凹口R3暴露出堆叠结构410中的控制栅极材料层302。

接着，请参考图15A-15C，操作26还可以包含以间隔层404为遮罩，以自行对准方式蚀刻暴露的控制栅极材料层302、控制栅极介电材料层312、图案化浮栅层204、及浮栅介电材料层216。在蚀刻制程之后，形成包含控制栅极304、控制栅极介电层314、浮栅206、以及浮栅介电层218的多个双位元记忆体结构700。如图15B所示，控制栅极304、控制栅极介电层314、浮栅206的宽度可以与间隔层404的底部宽度实质上相同。详细地说，可以通过蚀刻出的凹口R3的宽度控制间隔层404的底部宽度，进一步控制控制栅极304、控制栅极介电层314、浮栅206的宽度。此外，相邻的双位元记忆体结构700之间的间距也可以通过凹口R3的宽度控制。在某些实施方式中，制造方法10更包含形成多个源极/漏极区域S/D位于双位元记忆体结构700的相对两侧(绘示于图16)。

图16为根据本实用新型的某些实施方式绘示的记忆体结构700的剖面图。记忆体结构700包含基板102、浮栅介电层218、第一浮栅206a及第二浮栅206b、第一控制栅极堆叠420a及第二控制栅极堆叠420b、选择栅极介电层610以及选择栅极600。应了解到，已叙述过的元件材料将不再重复赘述，合先叙明。记忆体结构700还可以包含其他元件，将在以下叙述之。

如图16所示，基板100包含多个源极/漏极区域S/D，且第一浮栅206a、第二浮栅206b、第一控制栅极堆叠420a、第二控制栅极堆叠420b及选择栅极600位于两相邻的源极/漏极区域S/D之间。浮栅介电层218位于基板102之上，并暴露出一部分的源极/漏极区域S/D。

第一浮栅206a及第二浮栅206b位于浮栅介电层218之上，其中第一浮栅206a及第二浮栅206b通过第一凹槽R1彼此分离(绘示于图9B)，且第一凹槽R1具有第一侧壁S1。在某些实施方式中，第一浮栅206a及第二浮栅206b分别具有尖端P1突出于第一控制栅极堆叠420a的侧壁及尖端P2突出于第二控制栅极堆叠420b的侧壁，且尖端P1、P2朝向第一凹槽R1。尖端P1及P2的设计可以进行尖端放电，具有较大的电场，使得电子通过F-N穿隧(Fowler-Nordheim tunneling)方式由第一浮栅206a和/或第二浮栅206b抹除(erase)至选择栅极600的过程更容易。

第一控制栅极堆叠420a及第二控制栅极堆叠420b分别位于第一浮栅206a及第二浮栅206b之上。第一控制栅极堆叠420a及第二控制栅极堆叠420b通过第二凹槽R2(绘示于图9B)彼此分离，且第二凹槽R2具有第二侧壁S2由第一凹槽R1的第一侧壁S1凹陷。在某些实施方式中，第一控制栅极堆叠420a的宽度小于第一浮栅206a的宽度，且第二控制栅极堆叠420b的宽度小于第二浮栅206b的宽度。

在某些实施方式中，第一控制栅极堆叠420a包含第一控制栅极介电层314a、第一控制栅极304a、第一间隔层404a、及第一间隙壁504a。如图16所示，第一控制栅极介电层314a位于第一浮栅206a之上。第一控制栅极304a位于第一控制栅极介电层314a之上。第一间隔层404a位于第一控制栅极304a之上。第一间隙壁504a位于第一浮栅206a之上，并贴附于第一控制栅极介电层314a、第一控制栅极304a及第一间隔层404a的共同侧壁，其中选择栅极介电层610覆盖第一间隙壁504a未与第一控制栅极介电层314a、第一控制栅极304a及第一间隔层404a贴附的一侧。

在某些实施方式中，第二控制栅极堆叠420b包含第二控制栅极介电层314b、第二控制栅极304b、第二间隔层404b及第二间隙壁504b。第二控制栅极介电层314b位于第二浮栅206b之上。第二控制栅极304b位于第二控制栅极介电层314b之上。第二间隔层404b位于第二控制栅极304b之上。第二间隙壁504b位于第二浮栅206b之上，并贴附于第二控制栅极介电层314b、第二控制栅极304b及第二间隔层404b的共同侧壁，其中选择栅极介电层610覆盖第二间隙壁504b未与第二控制栅极介电层314b、第二控制栅极304b及第二间隔层404b贴附的一侧。

选择栅极介电层610共形地覆盖第一凹槽R1及第二凹槽R2。选择栅极600覆盖选择栅极介电层610，其中选择栅极600具有底部部分602填充于第一凹槽R1中，以及顶部部分604填充于第二凹槽R2中。在某些实施方式中，选择栅极600的顶部部分604具有宽度W4大于选择栅极600的底部部分602的宽度W3。

以下结合各种实施例说明本实用新型的记忆体结构700的读取、写入及抹除方法，但本实用新型并不限于以下实施例。

实施例1:双位元快闪记忆体的写入(program)

请参考图16及以下表一，写入位元1时，在第一控制栅极304a施加8V电压，在选择栅极600施加1.5V电压，在第二控制栅极304b施加Vpass电压，使电子以通道热载子注入(channel hot carrier injection)方式进入第一浮栅206a中。或者，写入位元2时，在第二控制栅极304b施加8V电压，在选择栅极600施加1.5V电压，在第一控制栅极304a施加Vpass电压，使电子以通道热载子注入方式进入第二浮栅206b中，其中Vpass电压为控制使浮栅介电层208下的元件通道导通。

表一

实施例2:双位元快闪记忆体的抹除(erase)

请参考图16及以下表二，移除位元1与位元2的数据时，在选择栅极施加10～12V电压，使电子以F-N穿隧(Fowler-Nordheim tunneling)方式由第一浮栅206a的尖端P1和/或第二浮栅206b的尖端P2移出至选择栅极600中。

表二

实施例3:双位元快闪记忆体的读取(read)

请参考图16及以下表三，读取位元1时，在第一控制栅极304a施加Vread电压，选择栅极600施加1.5V电压，第二控制栅极304b施加Vpass电压，以判定通道状态是否导通。读取位元2时，在第二控制栅极304b施加Vread电压，选择栅极600施加1.5V电压，第一控制栅极304b施加Vpass电压以判定通道状态是否导通。

表三

如上所述，根据本实用新型的实施方式，提供一种记忆体结构及其制造方法。本实用新型的记忆体结构为双位元记忆体结构，其浮栅突出于控制栅极堆叠的一侧，即浮栅具有一尖角突出于控制栅极堆叠，使得此双位元记忆体结构具有特殊的选择栅极形状。在此记忆体结构中，抹除(erase)信息的方法有别于现有的双位元快闪记忆体，在本实用新型中，浮栅突出于控制栅极堆叠的尖端可以进行尖端放电，具有较大的电场，使得电子通过F-N穿隧(Fowler-Nordheim tunneling)方式由浮栅抹除(erase)至选择栅极的过程更容易，进而降低操作电压。

虽然本实用新型已以实施方式揭露如上，然其并非用以限定本实用新型，任何熟悉此技艺者，在不脱离本实用新型的精神和范围内，当可作各种的更动与润饰，因此本实用新型的保护范围当视所附的权利要求书所界定的范围为准。