一种半导体器件的制作方法

本实用新型属于半导体技术领域，特别是涉及一种半导体器件。

背景技术：

随着电子电力技术高频化和高功率密度化的发展，开关电源对电力电子器件性能和可靠性的要求日益苛刻，需要开发新型的半导体器件以适应高频高功率密度的应用场合，从而满足市场需求。

而现有的半导体器件大多存在导通电阻高，漏电流多的问题，从而导致很难获得具有高频高功率密度的半导体器件。

技术实现要素：

本实用新型的目的在于提供一种半导体器件，通过降低器件的导通电阻，减小漏电流，从而获得具有更加优异性能的半导体器件。

为解决上述技术问题，本实用新型是通过以下技术方案实现的：

本实用新型提供了一种半导体器件，其包括：

第一部分，其包括：

第一衬底；

第一外延层，其设置在所述第一衬底上；

钝化层，其设置在所述外延层上；

第一源极、第一栅极和第一漏极，所述第一源极、第一栅极和第一漏极贯穿所述钝化层与所述外延层连接；

第一绝缘层，其设置在所述钝化层上，且覆盖所述第一栅极和第一漏极和部分第一源极；

第二部分，其与所述第一部分横向连接，且所述第二部分与所述第一部分共面且彼此电介质绝缘，所述第二部分包括：

碳化硅衬底，其与所述第一衬底横向并排连接；

p型材料区，其设置在所述碳化硅衬底上；

n型扩散区，其设置在所述p型材料区上；

第三绝缘层，其覆盖在所述p型材料区和n型扩散区上；所述第三绝缘层与所述第一绝缘层厚度相同且共面设置；

第二源极和第二漏极，所述第二源极和第二漏极贯穿所述第三绝缘层与所述n型扩散区连接；所述第二源极与所述碳化硅衬底连接；

第二栅极，其设置在所述第三绝缘层上，且位于所述第二源极和第二漏极之间。

在本实用新型的一个实施例中，所述第一部分包括hemt结构。

在本实用新型的一个实施例中，所述第二部分包括sicmosfet结构。

在本实用新型的一个实施例中，所述第一衬底包括蓝宝石、碳化硅、硅、氧化锌、氧化铝、铝酸锂或氮化镓中的一种。

在本实用新型的一个实施例中，所述半导体器件还包括基板，所述第一部分与所述第二部分设置在所述基板上，且在所述基板上并排连接。

在本实用新型的一个实施例中，所述第一栅极到第一漏极之间的距离为8-10μm。

在本实用新型的一个实施例中，所述第一衬底与第一外延层之间还包括第一缓冲层。

在本实用新型的一个实施例中，所述第一缓冲层所用材料包括三氧化二铝、氧化铪、氧化钛、氮化钛、氮化铝、氮化铝镓或氮化镓中的一种或多种。

在本实用新型的一个实施例中，所述第一部分还包括场板层，所述场板层设置在所述第一绝缘层上。

在本实用新型的一个实施例中，所述第一部分与所述第二部分的侧面交界面上设有第四绝缘层。

在本实用新型的一个实施例中，所述第一栅极包括多个栅极结构。

本实用新型的半导体器件具有卓越的体二极管特性，同时非常容易驱动，设计人员可使用像普通mosfet一样的传统门极驱动器，采用电压驱动即可。本实用新型相比现有的半导体集成器件，导通电阻更低，漏电流更少，输出电容提高，系统的效率提高。

当然，实施本实用新型的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型一种半导体器件的结构示意图；

图2为本实用新型半导体器件的另一实施例的结构示意图；

图3为图1中半导体器件的制备方法流程图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本实用新型保护的范围。

请一并参阅图1及图2所示，本实用新型为一种半导体器件，包括：基板1、第一部分2和第二部分3。

请一并参阅图1及图2所示，第一部分2设置在基板1上，第一部分2包括hemt结构，即包括：第一衬底4、第一缓冲层5、第一外延层6、钝化层14、第一源极20、第一栅极24、第一漏极22、场板层25。

请一并参阅图1及图2所示，其中第一衬底4设置在基板1上，第一缓冲层5设置在第一衬底4上远离基板1的一侧，第一缓冲层5的厚度可以为10nm-300nm，第一缓冲层5的设置可以有效的缓解后期生长第一外延层6的应力，还可以减少半导体器件的垂直漏电，提高器件的耐压性。

请一并参阅图1及图2所示，第一缓冲层5可以是单层结构，也可以是由不同材料层组成的复合结构。所述第一缓冲层5材料包括：三氧化二铝、氧化铪、氧化钛、氮化钛、氮化铝、氮化铝镓或氮化镓中的一种或多种。所述第一缓冲层5为复合结构时，不同层的晶格常数逐渐发生变化，位于第一衬底4表面附近的材料的晶格常数最接近第一衬底4的晶格常数，顶层的材料的晶格常数最接近后续形成的第一外延层6的晶格常数，从而可以降低所述第一缓冲层5内由于与第一衬底4的晶格常数导致的晶格缺陷，减少第一缓冲层5与第一衬底4界面上的界面态，减少界面上的界面漏电流。当所述第一缓冲层5为单层结构时，可以选择晶格常数最接近iii族金属氮化物的材料作为第一缓冲层5的材料。本实施例中第一缓冲层5可以采用氮化铝作为缓冲层材料，第一缓冲层5厚度例如为100-200nm，此范围内的氮化铝缓冲层能有效缓解后期生长第一外延层6的应力，同时减少半导体器件的垂直漏电，提高器件的耐压性。

请一并参阅图1及图2所示，本申请的半导体器件还包括第一外延层6，第一外延层6设置在第一缓冲层5上远离基板1的一侧，第一外延层6可以包括沟道层7、背势垒层8、势垒层10和盖帽层12，其中沟道层7设置在第一缓冲层5上远离第一衬底4的一侧，其中背势垒层8设置在沟道层7上远离第一缓冲层5的一侧，其中势垒层10设置在背势垒层8上远离沟道层7的一侧，其中盖帽层12设置在势垒层10上远离背势垒层8的一侧。

请一并参阅图1及图2所示，钝化层14设置在第一外延层6上远离第一缓冲层5的一侧。第一源极20、第一漏极22贯穿钝化层14、盖帽层12与第一外延层6中的势垒层10连接，第一栅极24贯穿钝化层14伸向第一外延层6中的盖帽层12。第一栅极24的长度例如为0.5μm，可实现半导体器件的工作频率达到2.6ghz。第一栅极24到第一漏极22之间间距例如为8-10μm，可实现半导体器件耐600-800v击穿电压。

请一并参阅图1及图2所示，在其他实施例中，还可以包括多个第一栅极24，可以进一步提高栅极控制能力，减少栅极漏电和关态漏电。

请一并参阅图1及图2所示，本实施例中在钝化层14上还可以设有第一绝缘层16，第一绝缘层16覆盖第一栅极24、第一漏极22和部分第一源极20。在其他实施例中，为了第一栅极24与盖帽层12的绝缘还可以在第一栅极24与盖帽层12之间设置第二绝缘层18，第二绝缘层18的厚度例如为35nm，使半导体器件的阈值电压达到-10v。

请一并参阅图1及图2所示，在其他实施例中，本申请的半导体器件还包括场板层25，场板层25设置在第一绝缘层16远离钝化层14的一侧，场板层25与第一源极20连接。

请一并参阅图1及图2所示，其中第一衬底4可以选用蓝宝石、碳化硅、硅、氧化锌、氧化铝、铝酸锂或氮化镓中的一种或多种。其中碳化硅(sic)作为衬底具有耐高压、耐高频等突出特点。sic材料具有与gan晶格失配小、热导率高、器件尺寸小、抗静电能力强、可靠性高等优点是gan系外延材料的理想衬底，由于其良好的热导率，可以解决功率型gan器件的散热问题。

请一并参阅图1及图2所示，其中沟道层7的材料例如可以为gan，背势垒层8的材料例如可以为aln，势垒层10的材料例如可以为algan，盖帽层12的材料例如可以为n-gan，钝化层14的材料例如可以为硅的氮化物sinx，第一绝缘层16例如可以为二氧化硅，第二绝缘层18例如可以为氧化铝，场板层25的材料例如可以为铝硅铜金属层，第一源极20的材料可以选用欧姆接触金属、第一漏极22的材料可以选用欧姆接触金属、第一栅极24的材料可以选用第一栅极24金属及欧姆接触金属。

请一并参阅图1及图2所示，第二部分3设置在基板1上且与第一部分2横向连接，第二部分3与第一部分2共面且彼此通过电介质绝缘，第二部分3与第一部分2的侧面交界面上设有第四绝缘层26，例如二氧化硅层。第二部分3包括sicmosfet结构，即包括：碳化硅衬底27、p型材料区30、n型扩散区32、第三绝缘层33、第二源极34、第二漏极36和第二栅极38。

请一并参阅图1及图2所示，其中碳化硅衬底27设置在基板1上且与第一衬底4横向并排连接，本申请采用碳化硅作为第二部分3的衬底，是因为sic具有禁带宽、热导率高，击穿场强高，饱和电子漂移速率高，化学性能稳定，硬度高，抗磨损，高键和高能量以及抗辐射等优点，非常适合用于制造高温，高频，高功率，抗辐射，大功率和高密集集成电子器件，用sic衬底开发的半导体器件可以降低电力损失，减少发热量，高温工作，提高效率，增加可靠性，可确保利用其制造的半导体器件能够在最苛刻的环境下使用。

请一并参阅图1及图2所示，其中p型材料区30设置在碳化硅衬底27上，本实施例中p型材料区30完全覆盖碳化硅衬底27，在其他实施例中还可以在碳化硅衬底27上设置第二外延层28，在第二外延层28中设置例如两个p型材料区30，此处的p型材料区30可以呈现任意形状。本申请的半导体器件还包括例如两个n型扩散区32，两个n型扩散区32设置在p型材料区30中，两个n型扩散区32之间相互隔离或连通，两个n型扩散区32的顶部与p型材料区30的顶部平齐。第三绝缘层33设置在p型材料区30和n型扩散区32上，完全或部分覆盖p型材料区30和n型扩散区32，第三绝缘层33与第一部分2中的第一绝缘层16厚度相同且共面设置，以此保证第二部分3与第一部分2共面。第二源极34和第二漏极36分别贯穿第三绝缘层33与例如两个n型扩散区32连接，第二源极34与碳化硅衬底27连接。第二栅极38设置在第三绝缘层33上，且位于第二源极34和第二漏极36之间。

请一并参阅图1及图2所示，第三绝缘层33的材料可以选用二氧化硅、第二源极34的材料可以选用欧姆接触金属、第二漏极36的材料可以选用欧姆接触金属、第二栅极38的材料可以选用第二栅极38金属及欧姆接触金属。

请一并参阅图1及图2所示，第二部分3中的第二漏极36、第二源极34分别与第一部分2中的第一源极20、第一栅极24相连。

请一并参阅图1及图2所示，在本实施例中，由于algan和gan禁带宽度的不同，这两种材料构成的接触面形成了异质结。由于异质结接触面处半导体材料费米能级的突变，电子会从algan向gan的方向转移，而电子的转移使异质结接触面处的电场发生变化，algan失去电子而形成耗尽层，阻止距离异质结较远的电子的运动，而gan的电子势能较低，会束缚电子、驱赶空穴，在异质结接触面的gan半导体材料一侧形成存在自有电子的势阱区域。随着自由电子在势阱中的积累，形成二维电子气(2deg)，2deg受到两侧半导体的约束，只能在平行于异质结接触面的方向移动。由于2deg脱离了提供它的algan进入了gan，不再受到电离杂质散射作用控制，因而呈现出很高的电子迁移率。具有高电子迁移率的2deg可以在algan和gan构成的异质结面上高速移动，从而构成耗尽型gan晶体管的导电沟道，通过控制gan/algan异质结中2deg的浓度，可以实现控制耗尽型hemt晶体结构的导通和关断。

请一并参阅图1及图2所示，将高压的耗尽型第一部分2(hemt)与低压增强型第二部分3(sicmosfet)结合起来，组合成增强型的半导体器件。由于低压增强型sicmosfet的漏、源极分别与高压耗尽型hemt晶体结构的源、栅极相连，因此低压增强型sicmosfet的漏源电压给高压耗尽型hemt晶体结构器件的栅源电压提供负向偏置，以实现高压耗尽型hemt晶体结构器件的关断。

请一并参阅图1、图2及图3所示，本实用新型还提供一种半导体器件制备方法，其包括以下步骤：

s01：提供一基板1；s02：在所述基板1上设置第一衬底4和碳化硅衬底27，所述第一衬底4和碳化硅衬底27横向并排设置；s03：在所述第一衬底4上制备第一部分2；s04：在所述碳化硅衬底27上制备第二部分3，所述第二部分3与所述第一部分2之间共面且绝缘设置。

请一并参阅图1、图2及图3所示，在步骤s01和步骤s02中，首先提供一基板1，在基板1上设置第一衬底4和碳化硅衬底27，第一衬底4和碳化硅衬底27横向并排设置。第一衬底4的材料可以为蓝宝石、碳化硅、硅、氧化锌、铝酸锂、氮化铝或氮化镓等。并且在进行后续工艺之前，需要对第一衬底4表面进行充分清洗。第一衬底4的尺寸可以是2英寸、4英寸、6英寸、8英寸或12英寸。

请一并参阅图1、图2及图3所示，在步骤s03中，在第一衬底4上制备第一部分2，第一部分2包括hemt结构，即包括：第一衬底4、第一缓冲层5、第一外延层6、钝化层14、第一源极20、第一栅极24、第一漏极22、场板层25。

请一并参阅图1、图2及图3所示，在步骤s03中，在第一衬底4表面形成第一缓冲层5，第一缓冲层5可以采用金属有机物化学气相沉积工艺、分子束外延工艺、氢化物气相外延工艺或原子层外延工艺形成。第一缓冲层5的晶格常数通常介于第一衬底4和第一外延层6之间，所述第一缓冲层5用于缓解后续待形成的第一外延层6与第一衬底4之间的应力，减少后续形成的第一外延层6内的位错等缺陷。

请一并参阅图1、图2及图3所示，在步骤s03中，第一缓冲层5可以是单层结构，也可以是由不同材料层组成的复合结构。所述第一缓冲层5材料包括：三氧化二铝、氧化铪、氧化钛、氮化钛、氮化铝、氮化铝镓或氮化镓中的一种或多种。所述第一缓冲层5为复合结构时，不同层的晶格常数逐渐发生变化，位于第一衬底4表面附近的材料的晶格常数最接近第一衬底4的晶格常数，顶层的材料的晶格常数最接近后续形成的第一外延层6的晶格常数，从而可以降低所述第一缓冲层5内由于与第一衬底4的晶格常数导致的晶格缺陷，减少第一缓冲层5与第一衬底4界面上的界面态，减少界面上的界面漏电流。当所述第一缓冲层5为单层结构时，可以选择晶格常数最接近iii族金属氮化物的材料作为第一缓冲层5的材料。第一缓冲层5的厚度可以为10nm-300nm。本实施例中采用氮化铝作为第一缓冲层5的材料，通过pvd的方法，在780-840℃的温度范围内，在第一衬底4上沉积氮化铝第一缓冲层5，获得厚度为100-200nm的氮化铝第一缓冲层5。

请一并参阅图1、图2及图3所示，在步骤s03中，可以采用金属有机物化学气相沉积工艺、分子束外延工艺、氢化物气相外延工艺或原子层外延工艺中的一种或多种工艺在第一缓冲层5上形成第一外延层6，第一外延层6依次包括沟道层7、背势垒层8、势垒层10和盖帽层12，其中沟道层7的材料例如可以为gan，背势垒层8的材料例如可以为aln，势垒层10的材料例如可以为algan，盖帽层12的材料例如可以为n-gan。

请一并参阅图1、图2及图3所示，在步骤s03中，可以采用金属有机物化学气相沉积工艺、分子束外延工艺、氢化物气相外延工艺或原子层外延工艺中的一种或多种工艺在第一缓冲层5表面形成沟道层7，由于第一缓冲层5与沟道层7的晶格常数差异较低，可以有效提高沟道层7的晶体质量，降低沟道层7内的位错密度，在此基础上有效的提高第一外延层6的质量。

请一并参阅图1、图2及图3所示，在步骤s03中，可以采用金属有机物化学气相沉积工艺、分子束外延工艺、氢化物气相外延工艺或原子层外延工艺中的一种或多种工艺在第一外延层6上形成钝化层14，钝化层14的材料例如可以为硅的氮化物sinx，同时刻蚀钝化层14、盖帽层12和第一外延层6，形成贯穿钝化层14、盖帽层1212且与第一外延层6中的势垒层10连接的第一源极接触孔和第一漏极接触孔。在第一源极接触孔和第一漏极接触孔内沉积欧姆接触金属，获得第一源极20和第一漏极22。所述欧姆接触金属从下至上例如依次包括：第一钛金属层、铝金属层、第二钛金属层和氮化钛层。其中，所述第一钛金属层和所述第二钛金属层的成分为钛(ti)，所述铝金属层的成分为铝(al)，所述氮化钛层的成分为氮化钛(tin)。

请一并参阅图1、图2及图3所示，在步骤s03中，所述欧姆接触金属的沉积可例如采用磁控溅射的方式，为使欧姆接触良好，需要使各个接触孔也即第一源极接触孔和第一漏极接触孔清洁少杂质，因此，在第一源极20和第一漏极22的制作过程中还可以包括除杂步骤，具体地，例如在沉积所述欧姆接触金属前用氢氟酸(hf)清洗各个接触孔，沉积所述欧姆接触金属后要在氮气(n2)环境下进行850℃、45s的快速退火(rts)。

请一并参阅图1、图2及图3所示，在步骤s03中，刻蚀钝化层14形成贯穿钝化层14伸向第一外延层6中的盖帽层12的第一栅极接触孔，在第一栅极接触孔内可以采用金属有机物化学气相沉积工艺、分子束外延工艺、氢化物气相外延工艺或原子层外延工艺中的一种或多种工艺形成第二绝缘层，第二绝缘层是为了第一栅极24与盖帽层12之间的绝缘而设置的。第二绝缘层例如可以为氧化铝，第二绝缘层的厚度例如为35nm，使半导体器件的阈值电压达到-10v。在第二绝缘层上依次沉积第一栅极24金属和欧姆接触金属，所述第一栅极24金属的材质为氮化钛(tin)，所述栅极金属的厚度例如为220nm。

请一并参阅图1、图2及图3所示，在步骤s03中，可以采用金属有机物化学气相沉积工艺、分子束外延工艺、氢化物气相外延工艺或原子层外延工艺中的一种或多种工艺在钝化层14上形成第一绝缘层，第一绝缘层覆盖第一栅极24、第一漏极22和部分第一源极20。所述第一绝缘层的材质例如为二氧化硅。

请一并参阅图1、图2及图3所示，在步骤s03中，在其他实施例中，半导体器件还包括场板层25，场板层25设置在钝化层14远离第一外延层6的一侧，场板层25与第一源极20连接，所述场板层25的材质为铝硅铜金属层。

请一并参阅图1、图2及图3所示，在步骤s04中，在碳化硅衬底27上制备第二部分3，第二部分3与第一部分2之间共面且绝缘设置。第二部分3与第一部分2的侧面交界面上设有第四绝缘层，第四绝缘层例如可以为二氧化硅。第二部分3包括sicmosfet结构，即包括：碳化硅衬底27、p型材料区30、n型扩散区32、第三绝缘层33、第二源极34、第二漏极36和第二栅极38。

请一并参阅图1、图2及图3所示，在步骤s04中，在基板1上设置碳化硅衬底27，使碳化硅衬底27与第一衬底4横向并排连接，本申请采用碳化硅作为第二部分3的衬底，是因为sic具有禁带宽、热导率高，击穿场强高，饱和电子漂移速率高，化学性能稳定，硬度高，抗磨损，高键和高能量以及抗辐射等优点，非常适合用于制造高温，高频，高功率，抗辐射，大功率和高密集集成电子器件，用sic衬底开发的半导体器件可以降低电力损失，减少发热量，高温工作，提高效率，增加可靠性，可确保利用其制造的半导体器件能够在最苛刻的环境下使用。

请一并参阅图1、图2及图3所示，在步骤s04中，在碳化硅衬底27上可以沉积第二外延层28，第二外延层28可以采用金属有机物化学气相沉积工艺、分子束外延工艺、氢化物气相外延工艺或原子层外延工艺中的一种或多种工艺，第二外延层28可以采用gan或algan材料。

请一并参阅图1、图2及图3所示，在步骤s04中，在碳化硅衬底27或第二外延层28上扩散出p型材料区30，p型材料区30可以完全覆盖碳化硅衬底27，也可以在第二外延层28中扩散例如两个相互隔离的p型材料区30，此处的p型材料区30可以呈现任意形状。

请一并参阅图1、图2及图3所示，在步骤s04中，在p型材料区30中扩散例如两个n型扩散区32，两个n型扩散区32分别设置在p型材料区30中，两个n型扩散区32之间相互隔离或连通，两个n型扩散区32的顶部与p型材料区30的顶部平齐。

请一并参阅图1、图2及图3所示，在步骤s04中，可以采用金属有机物化学气相沉积工艺、分子束外延工艺、氢化物气相外延工艺或原子层外延工艺中的一种或多种工艺在p型材料区30和n型扩散区32上沉积第三绝缘层33，第三绝缘层33可以例如为二氧化硅，第三绝缘层33完全或部分覆盖p型材料区30和n型扩散区32，第三绝缘层33与第一部分2中的第一绝缘层厚度相同且共面设置，以此保证第二部分3与第一部分2共面。

请一并参阅图1、图2及图3所示，在步骤s04中，刻蚀第三绝缘层33，形成贯穿第三绝缘层33与n型扩散区32连接的第二源极34接触孔和第二漏极36接触孔。在第二源极34接触孔和第二漏极36接触孔内沉积欧姆接触金属，获得第二源极34和第二漏极36。所述欧姆接触金属从下至上例如依次包括：第一钛金属层、铝金属层、第二钛金属层和氮化钛层。其中，所述第一钛金属层和所述第二钛金属层的成分为钛(ti)，所述铝金属层的成分为铝(al)，所述氮化钛层的成分为氮化钛(tin)。第二源极34与碳化硅衬底27连接。第二部分3中的漏源极分别与第一部分2中的源栅极相连。

请一并参阅图1、图2及图3所示，在步骤s04中，在第三绝缘层33上沉积第二栅极38，使第二栅极38位于第二源极34和第二漏极36之间。第二栅极38包括由下至上的第二栅极38金属及欧姆接触金属。

最为第三代半导体材料，氮化镓具有宽禁带，高临界击穿电场，高电子迁移率等优点。随着发光二极管led和射频放大器两个领域的发展和成熟，氮化镓材料的制备不断进步，氮化镓hemt器件也在电子电力领域受到广泛关注。另外，基于碳化硅(sic)材料制备的sicmosfet相比simosfet具有更加明显的优势：更小的导通电阻、更快的开关过程、更小的寄生电容、更高的工作温度、更好的二极管反向恢复特性。sic基器件的反向恢复电流很小，而且负载电流变化时其变化不大。而si基二极管的反向恢复需要电子和空穴的复合，使其反向恢复时间长，反向恢复电流大，同时也受负载电流影响。基于上述氮化镓hemt器件与sicmosfet器件的优势，考虑将氮化镓hemt器件与sicmosfet器件集成，形成增强型器件。

在本说明书的描述中，参考术语“一个实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上公开的本实用新型优选实施例只是用于帮助阐述本实用新型。优选实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本实用新型。本实用新型仅受权利要求书及其全部范围和等效物的限制。