利用保护层的原位形成的新颖蚀刻工艺的制作方法

集成电路中广泛使用了诸如nand存储器的半导体存储器。半导体存储器可以充当集成电路中的数据存储部件。随着半导体存储器的临界尺寸缩小到常见存储单元技术的极限，设计者已经在寻找用于将存储单元的多个平面堆叠以实现更大存储容量并实现更低的每比特成本的技术。

3d-nand存储器件是将存储单元的多个平面堆叠以实现更大存储容量并实现更低的每比特成本的示例性器件。随着3d-nand技术朝向高密度和高容量迁移，尤其从64l到128l架构迁移，器件的数量、以及用于制造器件的掩模层的数量已经显著增加。掩模层中的每个可能表示增加的制造成本和增加的制造时间。此外，增加的掩模层带来了工艺复杂性，尤其是在干法蚀刻工艺和光刻工艺中。

技术实现要素：

发明性概念涉及新颖蚀刻工艺。在相关蚀刻工艺中，难以经由单一掩模层形成具有不同尺寸的图案。例如，为了在微结构中形成第一和第二图案，其中第一图案具有比第二图案更小的临界尺寸和/或更小的深度，通常需要第一掩模层来形成第一图案，并且需要第二掩模层来形成第二图案。在公开的蚀刻工艺中，微结构的第一和第二图案是经由单一掩模层形成的。根据本公开，第一图案可以由蚀刻工艺形成，并且然后由原位形成的保护(或聚合)层保护。蚀刻工艺接下来完成微结构中的第二图案的形成。之后去除保护层和掩模层。本公开提供了一种新颖蚀刻工艺，其通过在单个掩模层中形成具有不同尺寸的图案而具有低成本和更低工艺复杂度。

根据本公开的一方面，提供了一种用于处理晶片的方法。在公开的方法中，在微结构上形成掩模。掩模包括定位于所述微结构的第一区域之上的第一图案以及定位于所述微结构的第二区域之上的第二图案。执行第一蚀刻工艺以根据掩模中形成的第一和第二图案来蚀刻微结构。第一蚀刻工艺分别将掩模的第一和第二图案转移到微结构的第一和第二区域中。接下来在掩模的定位于微结构的第一区域之上的第一图案之上形成保护层。在形成保护层时，执行第二蚀刻工艺。第二蚀刻工艺蚀刻微结构并将掩模的第二图案进一步转移到微结构的第二区域中。该方法还包括从所述微结构去除所述掩模和所述保护层。

在一些实施例中，微结构上形成的掩模包括具有第一临界尺寸的第一图案。该掩模还包括在第二区域之上、具有第二临界尺寸的掩模的第二图案。在示例中，第一临界尺寸小于第二临界尺寸。

在公开的蚀刻工艺中，微结构的第一区域在所述第二蚀刻工艺期间受到所述保护层的保护。

在一些实施例中，微结构的第一区域包括定位于电介质层中的多个顶部沟道触点。在公开的蚀刻工艺中，第一蚀刻工艺将掩模的第一图案转移到微结构的第一区域中以暴露所述多个顶部沟道触点，并在所述电介质层中形成多个沟道触点开口。

在实施例中，形成保护层以填充多个沟道触点开口并覆盖掩模的第一图案的顶表面。由包括碳元素、氢元素或氟元素的处理气体形成保护层。可以通过改变处理气体中碳和氢的比例来调节保护层的密度、厚度和组分。

在一些实施例中，微结构的第二区域包括多个字线。在公开的蚀刻工艺中，第二蚀刻工艺蚀刻所述微结构，以将所述掩模的第二图案进一步转移到所述微结构中，以暴露多个字线。

在实施例中，第一和第二蚀刻工艺和保护层的形成是在同一处理室中执行的。在又一实施例中，第一和第二蚀刻工艺是在第一处理室中执行的，并且保护层形成于第二处理室中。

根据本公开的另一方面，提供了一种用于制造存储结构的方法。在公开的方法中，形成掩模堆叠体以用于在存储结构上进行图案转移。该存储结构形成于衬底之上并且至少包括沟道区和字线区。掩模堆叠体具有定位于沟道区之上的第一图案和定位于字线区之上的第二图案。然后执行第一蚀刻工艺。第一蚀刻工艺根据掩模堆叠体中形成的第一和第二图案来蚀刻存储结构，以将第一和第二图案分别转移到存储结构的沟道区和字线区中。

在完成第一蚀刻工艺时，通过第一蚀刻工艺在沟道区中形成多个沟道触点开口。接下来，在掩模堆叠体的定位于所述存储结构的沟道区上的第一图案之上形成保护层。在形成保护层时，执行第二蚀刻工艺。第二蚀刻工艺蚀刻存储结构并将掩模堆叠体的第二图案进一步转移到存储结构的字线区中。通过第二蚀刻工艺在字线区中形成多个字线触点开口。在第二蚀刻工艺之后，从沟道区去除掩模堆叠体和保护层。

根据本公开的又一方面，形成掩模堆叠体，以用于在3d-nand结构上进行图案转移。3d-nand结构形成于衬底之上并包括沟道区和阶梯区。沟道区包括设置于电介质层中的多个顶部沟道触点，并且阶梯区包括堆叠成阶梯配置的多个字线。在掩模堆叠体中形成第一和第二图案。第一图案定位于沟道区之上，并且第二图案定位于阶梯区之上。第一图案具有比第二图案更小的临界尺寸(cd)。

接下来根据掩模堆叠体中形成的第一和第二图案蚀刻3d-nand结构，以将掩模堆叠体的第一和第二图案转移到3d-nand结构中。将掩模堆叠体的第一图案转移到沟道区中以暴露多个顶部沟道触点，并且在电介质层中形成多个沟道触点开口。然后在掩模堆叠体的定位于3d-nand结构的沟道区之上的第一图案之上形成保护层。保护层覆盖沟道区并进一步填充多个沟道触点开口。

在形成保护层时，蚀刻3d-nand结构以将掩模堆叠体的第二图案进一步转移到阶梯区中。掩模堆叠体的第二图案被转移到阶梯区中以暴露多个字线并在阶梯区中形成多个字线触点开口。之后，从3d-nand结构去除掩模堆叠体和保护层。

附图说明

在阅读附图时根据以下具体实施方式可以最好地理解本公开的各方面。要指出的是，根据业内标准实践，各种特征不是按比例绘制的。实际上，为了论述清晰，可以任意增大或减小各种特征的尺寸。

图1到图6是根据本公开的示例性实施例的制造3d-nand结构的各种中间步骤的截面图和俯视图。

图7是根据本公开的示例性实施例的用于制造3d-nand结构的工艺的流程图。

具体实施方式

以下公开内容提供了很多不同实施例或示例，以用于实施所提供主题的不同特征。下文描述了部件和布置的具体示例以简化本公开。这些当然仅仅是示例而并非旨在进行限制。例如，以下描述中的在第二特征之上或上形成第一特征可以包括第一和第二特征被形成为可以直接接触的特征的实施例，并且还可以包括可以在第一和第二特征之间形成附加特征以使第一和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复附图标记和/或字母。这种重复的目的在于简化和清晰，而并非自身指明所论述的各种实施例和/或配置之间的关系。

此外，诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等空间相关术语可以在本文中用于容易描述以描述一个元件或特征相对于另外一个或多个元件或一个或多个特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在设备使用或操作中的不同取向。设备可以另外的方式被定向(旋转90度或在其它的取向)，并且本文中使用的空间相对描述词可以类似地被相应地解释。

图1示出了根据本公开的示例性实施例的在半导体制造工艺期间的3d-nand存储器件100的一部分的截面图。存储器件100可以被分成两个区域：沟道区(或第一区域)100b和阶梯区(或第二区域)100a。在阶梯区100a中，多个字线104a-120j顺序堆叠在衬底102之上。多个字线104由多个绝缘层106a-106j彼此间隔开。字线104和绝缘层106堆叠成阶梯配置，其中字线104a和绝缘层106a具有最小长度，并且字线104j和绝缘层106j具有最大长度，如图1所示。尽管图示为具有十个字线，但应当理解，可以使用任何数量的字线。

在一些实施例中，衬底102可以是利用n型掺杂剂或p型掺杂剂重掺杂以分别形成n阱或p阱的体硅晶片。图1中示出的字线104是使用由sin制成的牺牲层形成的。可以去除牺牲层并利用高k层和金属层替换牺牲层。高k层可以由氧化铝制成，并且金属层可以由例如钨(w)制成。根据制造要求，字线104可以具有10nm到100nm的范围内的厚度。在图1的实施例中，绝缘层106可以由具有5nm到50nm的厚度的sio制成。

仍然在阶梯区100a中，在由阶梯区100a中的字线104和绝缘层106形成的阶梯之上沉积第一电介质层108。在第一电介质层108上，形成第二电介质层110。在第二电介质层110之上，沉积掩模堆叠体112，其包括第一图案126和第二图案124。第二图案124定位于阶梯区100a中。第二图案124可以具有圆柱形状，其包括侧面部分和底部部分，以暴露第二电介质层110。

在图1的实施例中，第一电介质层108可以由具有从4μm到8μm的范围内的厚度的sio制成。根据技术要求，第二电介质层110也可以由具有从50nm到300nm的范围内的厚度的sio制成。取决于制造要求，掩模堆叠体112可以包括非晶碳层、电介质抗反射涂层(darc)层、底部抗反射涂层(barc)层和光致抗蚀剂层。

在存储器件100的沟道区100b中，包括多个沟道结构136a-136f。沟道结构136穿过多个字线104和绝缘层106。沟道结构136可以具有带有侧壁和底部区域的圆柱形状。当然，其它形状是可能的。沟道结构136沿垂直于衬底102的方向形成，并且经由底部沟道触点114与衬底102电耦合。例如，沟道结构136a经由底部沟道结构114a与衬底102电耦合，如图1所示。沟道结构136还包括沟道电介质区116、沟道层118、沟道绝缘层120和顶部沟道触点122。例如，沟道结构136a具有沟道电介质区116a、沟道层118a、沟道绝缘层120a和顶部沟道触点122a。

仍然参考沟道区110b，沟道结构136从第一电介质层108延伸出来并被第二电介质层110包封。掩模堆叠体112的第一图案126定位于沟道区110b之上。第一图案126可以具有圆柱形状，其包括侧面部分和底部部分，以暴露第二电介质层110。在一些实施例中，第一图案126可以具有比第二图案124更小的临界尺寸(cd)。可以根据任何适当的技术形成图案124和126，所述技术例如光刻工艺(例如，光刻或电子束平版印刷)，其还可以包括光致抗蚀剂涂布(例如，旋涂涂布)、软烘、掩模对准、曝光、曝光后烘焙、光致抗蚀剂显影、清洗、干燥(例如，旋转干燥和/或硬烘)等。

在图2a/2b中，示出了沟道结构136a的放大截面和俯视图。图2a是沟道结构136a的放大截面图，并且图2b是沟道结构136a的放大俯视图。图2a中的截面图是从与图2b中包含线a-a’的竖直平面相同的平面获得的。图2b中的虚线指示透视图。

如图2a/2b中所示，沟道电介质区116a还包括阻挡层144a、电荷捕获层142a和隧穿层140a。沿沟道结构136的侧壁并在底部沟道触点114a之上形成阻挡层144a。阻挡层144a与字线104和绝缘层106直接接触。沿阻挡层144a并在底部沟道触点114a之上形成电荷捕获层142a。沿电荷捕获层142a并在底部沟道触点114a之上形成隧穿层140a。沟道结构136a还包括沿隧穿层140a并在底部沟道触点114a之上形成的沟道层118a。沟道绝缘层120a形成于沟道层118a之上以填充沟道结构136a。

在图2a/2b的实施例中，阻挡层144a由sio制成。在另一个实施例中，阻挡层144a可以包括多个层，例如sio和alo。在图2a/2b的实施例中，电荷捕获层142a由sin制成。在另一个实施例中，电荷捕获层142a可以包括多层配置，例如sin/sion/sin多层配置。在一些实施例中，隧穿层140a可以包括多层配置，例如sio/sion/sio多层配置。在图2a/2b的实施例中，沟道层118a经由炉低压化学气相沉积(cvd)工艺由多晶硅制成。

如图2a/2b所示，沟道结构136a可以具有圆柱形状。然而，本公开不限于此，并且沟道结构136可以形成为其它形状，例如正方柱形形状、椭圆柱形状或任何其它适当形状。

在图3中，执行第一蚀刻工艺。第一蚀刻工艺根据掩模堆叠体112中形成的第一图案126和第二图案124蚀刻存储器件100。第一蚀刻工艺将掩模堆叠体112的第一图案126和第二图案124分别转移到存储器件100的沟道区100b和阶梯区100a中。在完成第一蚀刻工艺时，在阶梯区100a中形成多个第一开口128a-128j，其中第一开口128延伸到第二电介质层110中。第一开口128可以具有圆柱形状，其包括侧面部分和底部部分，以延伸到第二电介质层110中。此外，在沟道区中形成多个沟道触点开口130a-130j。沟道触点开口130可以具有圆柱形状，其包括侧面部分和底部部分，以延伸到第二电介质层110中并且进一步暴露顶部沟道触点122。例如，沟道触点开口120a延伸到第二电介质层110中并暴露顶部沟道触点122a，如图3所示。

在一些实施例中，根据设计要求，阶梯区100a中形成的第一开口128可以具有从100nm到300nm的cd，并且沟道区100b中形成的沟道触点开口130可以具有从20nm到80nm的cd。在一些实施例中，第一蚀刻工艺可以包括rie(反应离子蚀刻)蚀刻、icp(电感耦合等离子体)蚀刻、ccp(电容耦合等离子体)蚀刻、merie(磁性增强反应离子蚀刻)蚀刻、等离子体蚀刻和/或其它蚀刻方法。在第一蚀刻工艺期间，可以向蚀刻室中引入一种或多种适当的处理气体。可以选择处理气体，使得处理气体可以在第二电介质层110(例如，sio)和顶部沟道触点122(例如，多晶硅)之间具有良好的蚀刻选择性。在第一蚀刻工艺中可以选择各种处理气体，例如cf4、chf3、ch2f2、c4f8、c5f8、sf6、nf3或其它适当气体。

在第一蚀刻工艺的示例中，施加ccp蚀刻。在ccp蚀刻中，可以向蚀刻室中引入诸如cf4的处理气体。cf4分解以在蚀刻室中生成的蚀刻等离子体中形成自由f(氟)基团。自由f基团进一步与sio反应以形成挥发性副产品sif4。在一些实施例中，可以向cf4气体中添加o2以提高f自由基团产量，并且因此提高蚀刻速率，并使得蚀刻轮廓更加各向同性。在示例中，第一蚀刻工艺可以具有从30℃到70℃的范围内的处理温度、从10mtorr到80mtorr的处理压力、以及小于2分钟的处理时间。

在图4中，可以在掩模堆叠体112的第一图案和第二图案之上形成保护(或聚合)层132。根据微负载效应，与在具有相对较小尺寸(开口)的微结构中相比，膜优选形成在具有相对较大尺寸(开口)的微结构中。由于第二图案124比第一图案126具有更大的cd，所以保护层132可以在第二图案124中具有更高的沉积速率。通过精确控制沉积时间和工艺条件，保护层132可以在掩模堆叠体112的定位于沟道区100b之上的第一图案126之上累积。在一些实施例中，取决于工艺条件，保护层132可以进一步填充沟道触点开口130或部分填充沟道触点开口130。

同时，可以沿第一图案124的侧面部分、第一开口128的侧面部分并在第一开口128的底部部分之上均匀地形成保护层132。保护层132可以进一步覆盖掩模堆叠体112的顶表面，如图4所示。

在一些实施例中，保护层132可以是在与用于执行第一蚀刻工艺的蚀刻室相同的蚀刻室中形成的聚合物。可以通过应用诸如c4f6、c4f8、chf3、ch2f2的适当的处理气体来形成保护层132。处理气体是具有相对低的氟/碳(f/c)比的聚合物形成气体。优选地，聚合物形成气体的f/c比低于3，并且更优选地，聚合物形成气体的f/c比最大约为2。适当的聚合物形成气体可以是(氢)碳氟化合物气体，其包括氟利昂134(chf2-chf2)、八氟环丁烷(c4f8)和三氟甲烷(chf3)。

形成保护层的工艺条件可以与执行第一蚀刻工艺的工艺条件不同。例如，用于形成保护层132的处理气体可以具有比用于执行第一蚀刻工艺的处理气体更高的c和f比。优选使用包含氢的处理气体来形成保护层，因为包含氢的处理气体往往会聚合。此外，与在第一蚀刻工艺期间耦合到衬底102的偏置电压相比，在形成保护层期间耦合到衬底102的偏置电压可以更小。在一些实施例中，可以通过改变处理气体的c与f比、处理压力和处理时间来调节保护层132的组分、密度和厚度。例如，增大c与f比会增加聚合。

在一些实施例中，保护层132可以包括碳氢化合物、碳氟化合物、氯氟烃(cfc)、或经由在蚀刻室中生成的沉积等离子体中的处理气体的分解而产生的其它含碳化合物。用于形成保护层的示例性处理温度可以在10℃到70℃的范围内，示例性处理压力可以在10mtorr和80mtorr之间，并且示例性处理时间可以少于3分钟。

在其它实施例中，可以在不同的处理室中而非在蚀刻室中，例如在cvd室或扩散室中，形成保护层132。例如，可以通过施加化学气相沉积(cvd)、热线cvd、聚对二甲苯聚合、等离子体增强cvd、等离子体辅助cvd、等离子体cvd、等离子体聚合或扩散工艺来形成保护层132。

在图5中，执行第二蚀刻工艺。第二蚀刻工艺蚀刻存储器件100并将掩模堆叠体112的第二图案进一步转移到存储器件100的阶梯区中。在第二蚀刻工艺期间，第一开口128延伸通过第二电介质层110并延伸到第一电介质层108中。通过选择适当的蚀刻气体和蚀刻时间，第一开口128进一步延伸通过绝缘层106并着陆于字线104上。在完成第二蚀刻工艺时，第一开口128变为第二开口134。第二开口134中的每个具有侧面部分和底部部分，以暴露相应字线。第二开口134可以具有圆柱形状、正方柱形状、椭圆柱形状或其它适当形状。

在第二蚀刻工艺期间，可以通过第二蚀刻工艺中生成的蚀刻等离子体去除保护层132中的覆盖第一开口128(图4中所示)的一部分。保护层132在掩模堆叠体112的第一图案126之上的剩余部分变为132’。同时，沟道区100b可以由第二蚀刻工艺期间形成于沟道区100b之上的保护层132的剩余部分132’保护。在一些实施例中，可以选择适当的处理气体和工艺条件以帮助在第二蚀刻工艺期间在沟道区100b中的掩模堆叠体112的第一图案之上形成附加的保护层。因此，保护层132’可以包括保护层132的处于沟道区110b中的掩模堆叠体112的第一图案之上的剩余部分以及在第二蚀刻工艺期间形成的附加部分。保护层132的剩余部分被在第二蚀刻工艺期间形成的附加部分覆盖。

可以在第二蚀刻工艺中选择适当的处理气体以实现第一/第二电介质层(例如，sio)和字线(例如，sin)之间的良好的蚀刻选择性。例如，第二蚀刻工艺的处理气体可以包括cf4、c4f8、c5f8、sf6、nf3或其它适当气体。为了实现良好的蚀刻选择性，也可以通过端点检测技术来精确地控制处理时间。第二蚀刻工艺可以具有处于从30℃到70℃的范围内的处理温度、从10mtorr到80mtorr的处理压力、以及超过15分钟的处理时间。

在图6中，可以施加等离子体灰化来去除掩模堆叠体112和剩余的保护层132’。等离子体灰化可以是在蚀刻室中执行的原位工艺，或者是在剥离/灰化工具中执行的非原位工艺。在等离子体灰化期间，可以施加o2气体加上形成气体(即，n2中的3-20％的h2)以去除掩模堆叠体112和剩余的保护层132’。等离子体灰化可以具有100℃到300℃之间的温度、从2000w到4000w的功率以及从50torr到200tor的压力。一旦完成等离子体灰化，就可以施加后续的湿法清洁以去除任何剩余的灰化残余物。

仍然参考图6，在通过第二蚀刻工艺去除掩模堆叠体112和剩余保护层132’时，第二开口134变成字线触点开口136，并且沟道触点开口130变成位线触点开口138。如图6所示，字线触点开口136穿过第二电介质层110，延伸到第二电介质层108中，穿过绝缘层106，并着陆于字线104上。字线触点开口136中的每个可以具有圆柱形状并暴露相应的字线104。位线触点开口138形成于第二电介质层110中并暴露顶部沟道触点122。位线触点开口138也可以具有圆柱形状。在一些实施例中，根据设计要求，字线触点开口136可以具有从100nm到300nm的cd和从4μm到8μm的深度，并且位线触点开口可以具有从20nm到80nm的cd和从0.1μm到0.4μm的深度。

图7是根据本公开的一些实施例的用于制造3d-nand存储器件的过程700的流程图。过程700开始于步骤704，在此，在3d-nand存储器件之上形成多个图案。图案具有定位于存储器件的沟道区之上的第一图案、以及定位于存储器件的阶梯区之上的第二图案。第一图案具有比第二图案更小的cd。在一些实施例中，可以执行步骤304，如参考图1所示。

过程700进行到步骤706，在此，执行第一蚀刻工艺以将第一图案和第二图案分别转移到沟道区和阶梯区中。第一蚀刻工艺在沟道区中形成多个位线触点开口。位线触点开口中的每个暴露沟道区中的相应顶部沟道触点。同时，第一蚀刻工艺将第二图案转移到存储器件的阶梯区中，以形成多个字线沟槽。在一些实施例中，可以执行步骤706，如参考图3所示。

在过程700的步骤708中，形成保护层以在沟道区中的位线触点开口之上累积。保护层还填充位线触点开口。由于微负载效应，保护层进一步均匀覆盖存储器件的阶梯区中形成的字线沟槽。在一些实施例中，保护层可以是在执行第一蚀刻工艺的同一蚀刻室中形成的聚合物。可以通过施加诸如c4f6、c4f8、chf3、ch2f2的适当的处理气体来形成保护层132。形成保护层的工艺条件与执行第一蚀刻工艺的工艺条件不同。

在一些实施例中，保护层132可以包括碳氢化合物、碳氟化合物、氯氟烃(cfc)、或经由在蚀刻室中生成的沉积等离子体中的处理气体的分解而产生的其它含碳化合物。在其它实施例中，可以在不同的处理室中而非在蚀刻室中，例如在cvd处理室或扩散室中形成保护层132。例如，可以通过施加化学气相沉积(cvd)、热线cvd、聚对二甲苯聚合、等离子体增强cvd、等离子体辅助cvd、等离子体cvd、等离子体聚合或扩散工艺来形成保护层。在一些实施例中，可以执行步骤708，如参考图4所示。

过程700然后进行到步骤710，在此执行第二蚀刻工艺。第二蚀刻工艺蚀刻存储器件并将掩模堆叠体的第二图案进一步转移到存储器件的阶梯区中。在第二蚀刻工艺期间，沟道区由保护层保护，并且字线沟槽进一步延伸到存储器件的阶梯区中。在完成第二蚀刻工艺时，字线沟槽变为字线触点开口。字线触点开口延伸到存储器件的阶梯中并暴露存储器件的字线。在一些实施例中，可以执行步骤710，如参考图5所示。

在过程700的步骤712中，可以施加等离子体灰化来去除掩模堆叠体和保护层。等离子体灰化可以是在蚀刻室中执行的原位工艺，或者是在剥离/灰化工具中执行的非原位工艺。在等离子体灰化期间，可以施加o2气体加上形成气体(即，n2中的3-20％的h2)以去除掩模堆叠体和剩余的保护层。

应当指出，可以在过程700之前、期间和之后提供附加的步骤，并且对于过程700的附加实施例，所述步骤中的一些可以被替代、消除或按照不同次序执行。在后续工艺步骤中，可以在半导体器件100之上形成各种附加的互连结构(例如，具有导电线和/或过孔的金属化层)。这种互连结构将半导体器件100与其它接触结构和/或有源器件电连接，以形成功能电路。还可以形成附加的器件特征，例如钝化层、输入/输出结构等。

本文描述的各种实施例相对于相关示例提供了几个优点。例如，为了在存储器件中形成具有不同尺寸的图案，例如具有小cd的第一图案和具有大cd的第二图案，相关蚀刻工艺需要超过一个掩模层，这增大了成本和工艺复杂度。在公开的蚀刻工艺中，存储器件的第一和第二图案是经由单一掩模层形成的。根据本公开，可以通过蚀刻工艺形成第一图案，并且然后由原位形成的保护(或聚合物)层保护第一图案。蚀刻工艺接下来完成微结构中的第二图案的形成。之后去除保护层和掩模层。本公开提供了一种新颖的蚀刻工艺，其通过在单一掩模层中形成具有不同尺寸的图案而具有低成本和较低的工艺复杂度。

前文概述了几个实施例的特征，以使得本领域技术人员可以更好地理解本公开的方面。本领域的技术人员应当认识到，他们可以容易地使用本公开作为依据以用于设计或修改用于执行本文所介绍实施例的相同的目的和/或实现相同的优点的其它工艺和结构。本领域的技术人员还应当认识到，这种等价构造并不脱离本公开的精神和范围，并且它们可以在本文做出各种改变、替换和变化而不脱离本公开的精神和范围。