电容器及其制造方法与流程

本发明涉及电容器及其制造方法。

背景技术：

作为公开了电容器的结构的现有文献，具有j.vac.sci.technol.b，vol.13，no.4p.1888-1892(非专利文献1)。非专利文献1所记载的电容器是硅沟槽电容器。该硅沟槽电容器具备使用正硅酸乙酯(teos)+o3气体而形成的sio2膜。sio2膜的膜厚在沟槽的上端部侧变厚，在沟槽的下端部侧变薄。

非专利文献1：j.vac.sci.technol.b，vol.13，no.4p.1888-1892

电容器的电介质部的厚度具有不均匀的情况。非专利文献1所记载的电容器的电介质部沿着基板的凹部而形成，在凹部的上端部的膜厚较厚，在凹部的下端部的膜厚较薄。这样在电介质部的厚度不均匀的情况下，以在电介质部的薄膜部处确保耐压性能的方式设定电介质部的平均厚度。因此，在厚膜部电介质层的厚度变得过厚，电容器的静电电容降低。

技术实现要素：

本发明是鉴于上述问题而完成的，其目的在于提供在电容器的厚度不均匀的电介质部，维持在薄膜部处的耐压性能的同时，能够抑制在厚膜部处的静电电容的降低的电容器以及电容器的制造方法。

基于本发明的电容器具备基板、电介质部以及导电体层。基板包括第一主面、位于与第一主面相反侧的第二主面。电介质部以沿着第一主面的方式层叠在第一主面上。电介质部至少包括一层电介质层。导电体层位于电介质部的与基板侧相反一侧。电介质部包括厚膜部和薄膜部。在与第一主面垂直的方向上，厚膜部比电介质部的平均厚度厚。在与第一主面垂直的方向上，薄膜部比电介质部的平均厚度薄。厚膜部的相对介电常数比薄膜部的相对介电常数大。

根据本发明，在电容器的厚度不均匀的电介质部，通过维持薄膜部的耐压性能的同时，增大厚膜部的相对介电常数，从而能够抑制厚膜部的静电电容的降低。

附图说明

图1是表示本发明的一个实施方式所涉及的电容器的构造的剖视图。

图2是表示本发明的一个实施方式所涉及的电容器的电介质部中的厚膜部和薄膜部各自的范围的剖视图。

具体实施方式

以下，参照附图对本发明的一个实施方式所涉及的电容器进行说明。在以下的实施方式的说明中，在图中的相同或者相当部分标注相同的附图标记，不重复其说明。

图1是表示本发明的一个实施方式所涉及的电容器的构造的剖视图。如图1所示，本发明的一个实施方式所涉及的电容器100具备基板110、电介质部120以及导电体层130。

基板110包括第一主面111和位于与第一主面111相反侧的第二主面119。

在本实施方式中，在第一主面111上形成有凹部112。凹部112包括上端部112a和下端部112b。上端部112a位于凹部112的周侧面的上端，下端部112b位于凹部112的底面。凹部112的深度例如为20.8μm，凹部112的宽度例如为3.9μm。此外，也可以在第一主面111不是必须形成有凹部112。即，第一主面111也可以遍及整个面为平坦面。

基板110是硅基板。但是，基板110的材料不限于硅，也可以是镓砷等其他半导体。

电介质部120以沿着第一主面111的方式层叠在第一主面111上。电介质部120至少包括一层电介质层。在本实施方式中，电介质部120包括多个电介质层，作为至少一层电介质层。多个电介质层具有最外电介质层121以及至少一层内侧电介质层122。但是，电介质部120也可以仅具有最外电介质层121，作为电介质层。

最外电介质层121在电介质部120内位于导电体层130侧。内侧电介质层122位于比最外电介质层121靠基板110侧处。在本实施方式中，多个电介质层具有第一内侧电介质层122a和第二内侧电介质层122b，作为内侧电介质层122。但是，多个电介质层也可以构成为仅包括一层内侧电介质层122。

即，在本实施方式中，第一内侧电介质层122a层叠于基板110的第一主面111上。第二内侧电介质层122b层叠于第一内侧电介质层122a上。最外电介质层121层叠于第二内侧电介质层122b上。

最外电介质层121的最大层厚比内侧电介质层的最大层厚厚。在本实施方式中，最外电介质层121的最大层厚比第一内侧电介质层122a的最大层厚厚，并且，比第二内侧电介质层122b的最大层厚厚。

至少一层电介质层包括掺杂有使相对介电常数增大的杂质的掺杂电介质层。在本实施方式中，最外电介质层121是掺杂电介质层。但是，不限于最外电介质层121为掺杂电介质层的情况，也可以是任一层内侧电介质层为掺杂电介质层。

作为掺杂电介质层的最外电介质层121由作为所掺杂的杂质未扩散的区域的基部121x和作为所掺杂的杂质扩散的区域的掺杂部121y构成。基部121x优选为氧化物。在本实施方式中，基部121x由sio2构成，基部121x的相对介电常数大概为3.9。

掺杂部121y位于基部121x的一部分的导电体层130侧。在本实施方式中，如后所述，掺杂部121y由通过将氮原子作为杂质掺杂到sio2中而形成的氮氧化硅构成。

掺杂部121y包括在与第一主面111垂直的方向上随着接近导电体层130而杂质的浓度变高的区域。此外，掺杂部121y也可以包括在与第一主面111垂直的方向上随着接近基板110而杂质的浓度变高的区域。

在本实施方式中，在掺杂部121y中，在与第一主面111垂直的方向上，随着接近导电体层130而杂质的浓度变高。因此，在掺杂部121y中，在与第一主面111垂直的方向上，随着接近导电体层130而相对介电常数变高。在本实施方式中，掺杂部121y的相对介电常数大概为3.9～7。在本实施方式中，掺杂氮原子作为杂质，但杂质不限于氮原子，也可以是hf、zr或者ta等金属元素。

优选内侧电介质层122的材料由sio2、al2o3、hfo2、ta2o5或zro2等氧化物、或者si3n4等氮化物构成。在本实施方式中，第一内侧电介质层122a是氧化物，具体而言，由sio2构成。第二内侧电介质层122b是氮化物，具体而言，由si3n4构成。

即，在本实施方式中，根据构成第一内侧电介质层122a的氧化物、构成第二内侧电介质层122b的氮化物、以及构成作为掺杂电介质层的最外电介质层121的基部121x的氧化物，形成有所谓的“ono构造”。ono构造是用带隙高的两个层夹持带隙低的层这种构造，因此能够使泄漏电流特性以及绝缘电阻良好，因此，能够容易维持具有ono构造的电介质部120的耐压性能。

这里，对电介质部120中的厚膜部及薄膜部进行说明。图2是表示本发明的一个实施方式所涉及的电容器的电介质部中的厚膜部及薄膜部的各自的范围的剖视图。如图2所示，电介质部120包括厚膜部120a和薄膜部120b。

厚膜部120a是在与第一主面111垂直的方向上比电介质部120的平均厚度厚的部分。厚膜部120a覆盖图1所示的上端部112a。具体而言，厚膜部120a覆盖凹部112的周侧面的上侧部分、以及第一主面111的凹部以外的部分。

薄膜部120b是在与第一主面111垂直的方向上比电介质部120的平均厚度薄的部分。薄膜部120b覆盖图1所示的下端部112b。具体而言，薄膜部120b覆盖凹部112的底面、以及凹部112的周侧面的下侧部分。

在本实施方式中，在作为掺杂电介质层的最外电介质层121中厚膜部120a所包含的部分的平均层厚比在作为掺杂电介质层的最外电介质层121中薄膜部120b所包含的部分的平均层厚厚。在内侧电介质层122中厚膜部120a所包含的部分的平均层厚与在内侧电介质层122中薄膜部120b所包含的部分的平均层厚大致相同或者稍厚。

并且，在本实施方式中，在掺杂电介质层的掺杂部121y中厚膜部120a所包含的部分的平均厚度比在掺杂电介质层的掺杂部121y中薄膜部120b所包含的部分的平均厚度厚。此外，掺杂电介质层的掺杂部121y也可以不包含于薄膜部120b中。即，与薄膜部120b相比，大量的杂质在厚膜部120a中扩散，因此厚膜部120a的相对介电常数比薄膜部120b的相对介电常数大。

电介质部120的平均厚度、最外电介质层121中厚膜部120a所包含的部分的平均层厚、最外电介质层121中薄膜部120b所包含的部分的平均层厚、内侧电介质层122中厚膜部120a所包含的部分的平均层厚、内侧电介质层122中薄膜部120b所包含的部分的平均层厚、掺杂电介质层的掺杂部121y中厚膜部120a所包含的部分的平均厚度、以及掺杂电介质层的掺杂部121y中薄膜部120b所包含的部分的平均厚度，分别例如能够通过从使用透射式电子显微镜拍摄的电介质部120的截面构造的照片中，取在多个点位测定而得到的物理膜厚的测定值的平均值来求出。或者，上述多个平均厚度以及多个平均层厚分别也能够使用光学式膜厚计测定。另外，在基板110和导电体层130的对置面积(s)、以及电介质部120的介电常数(ε)分别已知的情况下，根据电容器100的静电电容(c)，基于式：d＝ε×s/c也能够计算电介质部120的平均厚度(d)。上述多个平均厚度以及多个平均层厚的各个的测定方法并不限于上述的方法。

在掺杂电介质层中厚膜部120a所包含的部分中，包括在与第一主面111垂直的方向上，随着接近导电体层130而杂质的浓度变高的区域。在本实施方式中，在掺杂电介质层中厚膜部120a所包含的部分中，在与第一主面111垂直的方向上，随着接近导电体层130而杂质的浓度变高。具体而言，在作为掺杂电介质层的最外电介质层121的掺杂部121y中厚膜部120a所包含的部分中，在与第一主面111垂直的方向上，杂质的浓度随着接近导电体层130而变高。

杂质的浓度能够在用透射电子显微镜(tem)或者扫描电子显微镜(sem)观察电介质部120的截面构造后，通过二次离子质谱分析法(sims)测定。

如图1所示，导电体层130位于电介质部120的与基板110侧相反一侧。导电体层130以导电体层130的基板110侧沿着电介质部120的方式形成。导电体层130以导电体层130的与基板110侧相反一侧与第一主面111的凹部112以外的面部大致平行的方式形成。

从后述的第一电极140侧观察电容器100时，导电体层130的外缘位于比电介质部120的外缘靠内侧处。在本实施方式中，导电体层130由多晶硅构成。此外，构成导电体层130的材料不限于多晶硅，只要是导电体即可。

在本实施方式中，在导电体层130中的位于基板110的凹部112的内部的部分形成有空孔131。空孔131位于与凹部112的底面垂直的凹部112的中心轴线上。但是，也可以不是必须形成有空孔131。

本实施方式所涉及的电容器100还具备第一电极140。第一电极140位于导电体层130的与电介质部120侧相反一侧。具体而言，第一电极140层叠于导电体层130上。在从第一电极140侧观察电容器100时，第一电极140的外缘位于比导电体层130的外缘靠内侧处。

第一电极140的材料只要是导电性材料则没有特别限定，但优选为cu、ag、au、al、pt、ni、cr或ti等金属、或者包含这些金属中的至少一种金属的合金。在本实施方式中，第一电极140由al构成。

本实施方式所涉及的电容器100还具备第二电极150。第二电极150位于基板110的第二主面119侧。具体而言，第二电极150层叠于第二主面119上，遍及第二主面119的整个面设置。

第二电极150的材料只要是导电性材料则没有特别限定，但优选为cu、ag、au、al、pt、ni、cr或ti等金属、或者包含这些金属中的至少一种金属的合金。

本实施方式所涉及的电容器100还具备保护层160。保护层160位于基板110的第一主面111侧。保护层160在基板110的第一主面111侧，层叠为仅使第一电极140和保护层160暴露于电容器100的外侧。优选保护层160由氧化硅等氧化物、或者氮化硅等氮化物构成。

以下，对本发明的一个实施方式所涉及的电容器100的制造方法进行说明。

首先，通过光刻法，在基板110的第一主面111上形成凹部112。具体而言，在基板110的第一主面111上涂覆抗蚀剂，除去抗蚀剂的一部分，从而形成孔图案。然后，通过干蚀刻，在第一主面111中，在形成了孔图案的位置形成凹部112。

接下来，以沿着基板110的第一主面111的方式，在第一主面111上层叠至少一层电介质层，从而形成电介质部120。此时，以电介质部120包含厚膜部120a和薄膜部120b的方式形成电介质部120。

在本实施方式中，通过对基板110的第一主面111侧进行热氧化，在第一主面111上形成第一内侧电介质层122a。具体而言，通过对硅基板的第一主面111侧进行热氧化，从而在第一主面111上形成成为第一内侧电介质层122a的sio2层。

接下来，通过lpcvd(lowpressurechemicalvapordeposition：低压化学气相沉积)法，在第一内侧电介质层122a上形成第二内侧电介质层122b。具体而言，在成为第一内侧电介质层122a的sio2层上通过lpcvd法形成si3n4层。

接下来，在第二内侧电介质层122b上形成最外电介质层121。在本实施方式中，在形成最外电介质层121时，首先，通过使用了teos气体的lpcvd法，形成sio2层。在形成了该sio2层的状态下，规定厚膜部120a和薄膜部120b。

接下来，在电介质部120中掺杂杂质。此时，以厚膜部120a的相对介电常数比薄膜部120b的相对介电常数大的方式在电介质部120中掺杂杂质。

在本实施方式中，通过对构成最外电介质层121的sio2层进行等离子氮化处理，掺杂氮原子作为杂质。但是，也可以通过在氨气气氛中对构成最外电介质层121的sio2层进行热处理，从而掺杂氮原子作为杂质。其结果，形成最外电介质层121，该最外电介质层121包括掺杂的氮原子不扩散并由sio2构成的基部121x和掺杂的氮原子扩散并由氮氧化硅构成的掺杂部121y。此外，在杂质为金属元素的情况下，通过溅射等方法，能够掺杂作为杂质的金属元素。

在本实施方式中，厚膜部120a覆盖上端部112a，薄膜部120b覆盖下端部112b。在对构成最外电介质层121的sio2层进行等离子氮化处理的情况下，等离子氮化处理下的氮原子的寿命短，因此与覆盖下端部112b的薄膜部120b相比，在覆盖上端部112a的厚膜部120a中掺杂有更多的氮原子，厚膜部120a的氮原子的浓度变高。若构成掺杂部121y的氮氧化硅中的氮原子的浓度变高，则氮氧化硅的相对介电常数变大。

其结果，掺杂部121y中厚膜部120a所包含的部分的相对介电常数比掺杂部121y中薄膜部120b所包含的部分的相对介电常数大。由此，厚膜部120a的相对介电常数比薄膜部120b的相对介电常数大。

此外，在进行了上述的等离子氮化处理的情况下，在掺杂部121y中，在与第一主面111垂直的方向上，朝向电介质部120的与基板110侧相反一侧，杂质的浓度变高。

在用氨气气氛对构成最外电介质层121的sio2层进行热处理的情况下，存在在掺杂部121y中，在与第一主面111垂直的方向上，杂质的浓度朝向电介质部120的基板110侧变高这种情况。或者，在用氨气气氛对构成最外电介质层121的sio2层进行热处理的情况下，存在杂质的浓度朝向与第一主面111垂直的方向上的掺杂部121y的中央变高这种情况。即，存在在与第一主面111垂直的方向上的掺杂部121y的中央部，杂质的浓度变得最高这种情况。

此外，在掺杂部121y中存在薄膜部120b所包含的部分的情况下，通过对该部分进行氧化处理，能够抑制薄膜部120b的耐压性能的降低，提高电容器100的耐压性能。

接下来，在电介质部120的与基板110侧相反一侧，层叠导电体层130。具体而言，通过lpcvd法，在最外电介质层121上形成作为导电体层130的多晶硅层。

接下来，通过光刻法，对导电体层130进行图案形成。具体而言，在导电体层130上涂覆抗蚀剂，除去抗蚀剂的一部分，从而形成图案。然后，通过进行蚀刻，除去导电体层130的电极区域以外的部分。

接下来，在导电体层130上形成第一电极140。具体而言，通过溅射或者蒸镀等方法，在导电体层130上沉积包含成为第一电极140的al的层。

接下来，对于电介质部120、导电体层130以及第一电极140的各个，在与基板110侧相反一侧层叠保护层160。然后，通过对保护层160进行蚀刻，从而对保护层160进行图案形成。由此，第一电极140暴露。此外，第二电极150在上述的工序中的任意的工序之后形成于基板110的第二主面119上。

通过上述的工序，制造图1所示的那样的本发明的一个实施方式所涉及的电容器100。

如上述那样，本实施方式所涉及的电容器100，在电介质部120中，厚膜部120a的相对介电常数比薄膜部120b的相对介电常数大，因此在厚度不均匀的电介质部120中，通过维持薄膜部120b处的耐压性能的同时，增大厚膜部120a的相对介电常数，从而能够抑制厚膜部120a处的静电电容的降低。

另外，对于本实施方式所涉及的电容器100而言，厚膜部120a覆盖凹部112的上端部112a，从而能够缓和凹部112的上端部112a的电场集中，并且能够使杂质向厚膜部120a扩散容易，有效地增大厚膜部120a的相对介电常数，确保厚膜部120a的静电电容。

薄膜部120b覆盖凹部112的下端部112b，从而能够抑制杂质向薄膜部120b的扩散，维持薄膜部120b处的耐压性能以及静电电容。

并且，最外电介质层121的最大层厚比内侧电介质层的最大层厚厚，从而在作为最厚的电介质层的最外电介质层121与基板110之间，夹有内侧电介质层。因此，能够通过内侧电介质层缓和在最外电介质层121与基板110之间产生的内部应力，因此能够抑制在电介质部120内的层间产生裂纹的情况，并且能够将基板110的翘曲抑制得较小。

另外，电介质层包括掺杂有使相对介电常数增大的杂质的掺杂电介质层，从而能够控制电介质部120中的厚膜部120a和薄膜部120b各自的相对介电常数。

另外，在掺杂电介质层中厚膜部120a所包含的部分，包括在与第一主面111垂直的方向上，随着接近导电体层130而杂质的浓度变高的区域、或者随着接近基板110而杂质的浓度变高的区域。由此，能够提高杂质的浓度变高的区域中的相对介电常数。

并且，在掺杂电介质层中厚膜部120a所包含的部分中，在与第一主面111垂直的方向上，以随着接近导电体层130而杂质的浓度变高的方式掺杂杂质。由此，能够抑制杂质扩散到薄膜部120b。

另外，在本实施方式所涉及的电容器的制造方法中，在形成电介质部120的工序中，以电介质部120包括在与第一主面111垂直的方向上比电介质部120的平均厚度厚的厚膜部120a和比平均厚度薄的薄膜部120b的方式形成电介质部120，并且，在掺杂杂质的工序中，以厚膜部120a的相对介电常数比薄膜部120b的相对介电常数大的方式在电介质部120中掺杂杂质，因此在厚度不均匀的电介质部120中，能够维持薄膜部120b处的耐压性能的同时，实现厚膜部120a处的静电电容的降低的抑制。

本次公开的实施方式全部的点应被认为是例示，并非是对本发明进行的限制。本发明的范围并非由上述的说明限定，而是由权利要求书表示，意在包括与权利要求书等同的意思以及在其范围内的全部变更。

附图标记说明

100…电容器；110…基板；111…第一主面；112…凹部；112a…上端部；112b…下端部；119…第二主面；120…电介质部；120a…厚膜部；120b…薄膜部；121…最外电介质层；121x…基部；121y…掺杂部；122…内侧电介质层；122a…第一内侧电介质层；122b…第二内侧电介质层；130…导电体层；131…空孔；140…第一电极；150…第二电极；160…保护层。