半导体装置以及半导体装置的制造方法与流程

[0001]
本发明的一个方式涉及一种半导体装置及半导体装置的制造方法。此外，本发明的一个方式涉及一种半导体晶片、模块以及电子设备。
[0002]
注意，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等的半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、成像装置及电子设备等有时包括半导体装置。
[0003]
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工艺(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。


背景技术：

[0004]
作为可以应用于晶体管的半导体薄膜，硅类半导体材料被广泛地周知。另外，作为其他材料，氧化物半导体受到关注。作为氧化物半导体，例如，已知除了如氧化铟、氧化锌等单元金属氧化物之外还有多元金属氧化物。在多元金属氧化物中，有关in-ga-zn氧化物(以下也称为igzo)的研究尤为火热。
[0005]
通过对igzo的研究，在氧化物半导体中，发现了既不是单晶也不是非晶的caac(c-axis aligned crystalline)结构及nc(nanocrystalline)结构(参照非专利文献1至非专利文献3)。非专利文献1及非专利文献2中公开了一种使用具有caac结构的氧化物半导体制造晶体管的技术。再者，非专利文献4及非专利文献5中公开了一种比caac结构及nc结构的结晶性更低的氧化物半导体中也具有微小的结晶。
[0006]
将igzo用于活性层的晶体管具有极小的关态电流(参照非专利文献6)，已知有利用了该特性的lsi及显示器(参照非专利文献7及非专利文献8)。[先行技术文献][非专利文献]
[0007]
[非专利文献1]s.yamazaki et al.,“sid symposium digest of technical papers”,2012,volume 43,issue 1,p.183-186[非专利文献2]s.yamazaki et al.,“japanese journal of applied physics”,2014,volume 53,number 4s,p.04ed18-1-04ed18-10[非专利文献3]s.ito et al.,“the proceedings of am-fpd’13digest of technical papers”,2013,p.151-154[非专利文献4]s.yamazaki et al.,“ecs journal of solid state science and technology”,2014,volume 3,issue 9,p.q3012-q3022[非专利文献5]s.yamazaki,“ecs transactions”,2014,volume 64,issue 10,p.155-164[非专利文献6]k.kato et al.,“japanese journal of applied physics”,2012,
volume 51,p.021201-1-021201-7[非专利文献7]s.matsuda et al.,“2015symposium on vlsi technology digest of technical papers”,2015,p.t216-t217[非专利文献8]s.amano et al.,“sid symposium digest of technical papers”,2010,volume 41,issue 1,p.626-629


技术实现要素：

发明所要解决的技术问题
[0008]
本发明的一个方式的目的之一是提供一种通态电流大的半导体装置。另外，本发明的一个方式的目的之一是提供一种具有高频率特性的半导体装置。另外，本发明的一个方式的目的之一是提供一种可靠性良好的半导体装置。另外，本发明的一个方式的目的之一是提供一种能够进行微型化或高集成化的半导体装置。另外，本发明的一个方式的目的之一是提供一种具有良好的电特性的半导体装置。另外，本发明的一个方式的目的之一是提供一种生产率高的半导体装置。
[0009]
本发明的一个方式的目的之一是提供一种能够长期间保持数据的半导体装置。本发明的一个方式的目的之一是提供一种信息的写入速度快的半导体装置。本发明的一个方式的目的之一是提供一种设计自由度高的半导体装置。本发明的一个方式的目的之一是提供一种能够抑制功耗的半导体装置。本发明的一个方式的目的之一是提供一种新颖的半导体装置。
[0010]
注意，上述目的的记载不妨碍其他目的的存在。此外，本发明的一个方式并不需要实现所有上述目的。另外，这些目的之外的目的根据说明书、附图、权利要求书等的记载来看是自然明了的，可以从说明书、附图、权利要求书等的记载得出上述以外的目的。解决技术问题的手段
[0011]
本发明的一个方式是一种半导体装置，包括第一绝缘体、第一绝缘体上的第一氧化物、第一氧化物上的第二氧化物、第二氧化物上的第三氧化物及第四氧化物、第三氧化物上的第一导电体、第四氧化物上的第二导电体、第二氧化物上的第五氧化物、第五氧化物上的第二绝缘体以及第二绝缘体上的第三导电体。第五氧化物与第二氧化物的顶面、第一导电体的侧面、第二导电体的侧面、第三氧化物的侧面及第四氧化物的侧面接触。第二氧化物包含in、元素m(m是al、ga、y或sn)以及zn。第一氧化物及第五氧化物各自包含第二氧化物所包含的构成要素中的至少一个。第三氧化物及第四氧化物各自包含元素m。第三氧化物及第四氧化物具有其元素m的浓度比第二氧化物高的区域。
[0012]
此外，在上述结构中，优选的是，第三氧化物及第四氧化物各自具有厚度为0.5nm以上且5nm以下的区域。
[0013]
此外，在上述结构中，优选的是，第三氧化物及第四氧化物各自具有厚度为1nm以上且3nm以下的区域。
[0014]
此外，在上述结构中，第三氧化物及第四氧化物优选各自包含镓。
[0015]
此外，在上述结构中，第三氧化物及第四氧化物也可以各自具有结晶性。
[0016]
此外，在上述结构中，第二氧化物也可以具有结晶性。
[0017]
此外，在上述结构中，第一氧化物、第三氧化物、第四氧化物及第五氧化物的组成
也可以大致相同。发明效果
[0018]
通过本发明的一个方式，可以提供一种通态电流大的半导体装置。另外，通过本发明的一个方式，可以提供一种具有高频率特性的半导体装置。另外，通过本发明的一个方式，可以提供一种可靠性良好的半导体装置。另外，通过本发明的一个方式，可以提供一种能够实现微型化或高集成化的半导体装置。另外，通过本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。另外，通过本发明的一个方式，可以提供一种生产率高的半导体装置。
[0019]
另外，可以提供一种能够长期间保持数据的半导体装置。另外，可以提供一种数据的写入速度快的半导体装置。另外，可以提供一种设计自由度高的半导体装置。另外，可以提供一种能够抑制功耗的半导体装置。另外，可以提供一种新颖的半导体装置。
[0020]
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。另外，这些效果之外的效果根据说明书、附图、权利要求书等的记载来看是自然明了的，可以从说明书、附图、权利要求书等的记载得出上述以外的效果。附图简要说明
[0021]
[图1]图1a是示出半导体装置的结构例子的俯视图，图1b及图1c是示出半导体装置的结构例子的截面图。[图2]图2a是示出半导体装置的结构例子的俯视图，图2b及图2c是示出半导体装置的结构例子的截面图。[图3]图3a及图3b是示出半导体装置的结构例子的截面图。[图4]图4a是示出半导体装置的制造方法的俯视图，图4b及图4c是示出半导体装置的制造方法的截面图。[图5]图5a是示出半导体装置的制造方法的俯视图，图5b及图5c是示出半导体装置的制造方法的截面图。[图6]图6a是示出半导体装置的制造方法的俯视图，图6b及图6c是示出半导体装置的制造方法的截面图。[图7]图7a是示出半导体装置的制造方法的俯视图，图7b及图7c是示出半导体装置的制造方法的截面图。[图8]图8a是示出半导体装置的制造方法的俯视图，图8b及图8c是示出半导体装置的制造方法的截面图。[图9]图9a是示出半导体装置的制造方法的俯视图，图9b及图9c是示出半导体装置的制造方法的截面图。[图10]图10a是示出半导体装置的制造方法的俯视图，图10b及图10c是示出半导体装置的制造方法的截面图。[图11]图11a是示出半导体装置的制造方法的俯视图，图11b及图11c是示出半导体装置的制造方法的截面图。[图12]图12是说明氧化物半导体的能带结构的图。[图13]图13a至图13c是说明配置在氧化物半导体上的导电体的氧化的示意图。[图14]图14a至图14d是说明配置在氧化物半导体上的导电体的氧化的示意图。
[图15]图15a至图15c是说明配置在氧化物半导体上的导电体的氧化的示意图。[图16]图16是示出存储装置的结构的截面图。[图17]图17是示出存储装置的结构的截面图。[图18]图18a是示出存储装置的结构例子的方框图，图18b是示出存储装置的结构例子的示意图。[图19]图19a至图19h是示出存储装置的结构例子的电路图。[图20]图20a是示出半导体装置的结构例子的方框图，图20b是示出半导体装置的结构例子的示意图。[图21]图21a至图21e是示出存储装置的结构例子的示意图。[图22]图22a至图22f是示出电子设备的示意图。[图23]图23a和图23b是实施例的氮化钽的薄层电阻的加热处理时间依赖性的图表。[图24]图24a至图24c是示出实施例的氧化物的薄层电阻的深度方向上的深度的变化的图表。[图25]图25a至图25c是示出实施例的氧化物的薄层电阻的深度方向上的深度的变化的图表。[图26]图26是实施例的样品的截面照片。[图27]图27是示出实施例的edx线性分析的结果的图表。[图28]图28是示出实施例的edx线性分析的结果的图表。[图29]图29a及图29b是示出实施例的+gbt应力测试中的δvsh的应力时间依赖性的图表。[图30]图30是示出实施例的+gbt应力测试中的δvsh的应力时间依赖性的图表。[图31]图31a至图31c是示出实施例的+gbt应力测试中的ion、s值及μfe的应力时间依赖性的图表。[图32]图32是示出实施例的+gbt应力测试中的δvsh的应力时间依赖性的图表。[图33]图33a至图33c是示出实施例的+gbt应力测试中的ion、s值及μfe的应力时间依赖性的图表。[图34]图34是示出实施例的vsh的正态概率分布的图表。[图35]图35是示出实施例的ion1的正态概率分布的图表。[图36]图36是示出实施例的ion2的正态概率分布的图表。[图37]图37a是用于实施例的计算的电路图，图37b是示出实施例的计算结果的图表。[图38]图38a是示出实施例的缺陷能级的图表，图38b是示出实施例的计算结果的图表。[图39]图39a是示出实施例的i
d-v
g
特性的图表，图39b是示出关态电流的温度依赖性的图表。[图40]图40是示出实施例的保持特性的温度依赖性的图表。[图41]图41是示出实施例的能带图的图表。[图42]图42a及图42b是示出实施例的保持特性测量用teg器件的电路图。[图43]图43是示出实施例的i
d-v
g
特性的图表。[图44]图44a及图44b是示出实施例的泄漏电流评价结果的图表。
[图45]图45是示出实施例的泄漏电流评价结果的图表。实施发明的方式
[0022]
下面，参照附图对实施方式进行说明。但是，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面的实施方式所记载的内容中。
[0023]
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不一定限定于上述尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，在实际的制造工序中，有时由于蚀刻等处理而层或抗蚀剂掩模等非意图性地被减薄，但是为了便于理解有时不反映到附图。另外，在附图中，有时在不同的附图之间共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。此外，当表示具有相同功能的部分时有时使用相同的阴影线，而不特别附加附图标记。
[0024]
另外，尤其在俯视图(也称为平面图)或立体图等中，为了便于对发明的理解，有时省略部分构成要素的记载。另外，有时省略部分隐藏线等的记载。
[0025]
此外，在本说明书等中，为了方便起见，附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，本说明书等所记载的序数词与用于指定本发明的一个方式的序数词有时不一致。
[0026]
在本说明书等中，为方便起见，使用了“上”、“下”等表示配置的词句，以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于本说明书中所说明的词句，可以根据情况适当地更换。
[0027]
例如，在本说明书等中，当明确地记载为“x与y连接”时，意味着如下情况：x与y电连接；x与y在功能上连接；x与y直接连接。因此，不局限于规定的连接关系(例如，附图或文中所示的连接关系等)，附图或文中所示的连接关系以外的连接关系也包含于附图或文中所公开的内容中。
[0028]
这里，x和y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜及层等)。
[0029]
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时相互调换。因此，在本说明书等中，有时源极和漏极可以相互调换。
[0030]
另外，在本说明书中，根据晶体管的结构，有时形成沟道的区域中的实际上的沟道宽度(以下，也称为“有效沟道宽度”)和晶体管的俯视图所示的沟道宽度(以下，也称为“外观上的沟道宽度”)不同。例如，在栅电极覆盖半导体的侧面的情况下，有时因为有效沟道宽度大于外观上的沟道宽度，所以不能忽略其影响。例如，在微型且栅电极覆盖半导体的侧面的晶体管中，有时形成在半导体的侧面的沟道形成区域的比例增高。在此情况下，有效沟道宽度大于外观上的沟道宽度。
[0031]
在此情况下，有时难以通过实测估计有效沟道宽度。例如，要从设计值估算出有效沟道宽度，需要假定半导体的形状是已知的。因此，当半导体的形状不清楚时，难以准确地测量有效沟道宽度。
[0032]
在本说明书中，在简单地描述为“沟道宽度”时，有时是指外观上的沟道宽度。或
者，在本说明书中，在简单地描述为“沟道宽度”时，有时是指有效沟道宽度。注意，通过对截面tem图像等进行分析等，可以决定沟道长度、沟道宽度、有效沟道宽度、外观上的沟道宽度等的值。
[0033]
注意，半导体的杂质例如是指半导体的主要成分之外的元素。例如，浓度小于0.1原子％的元素可以说是杂质。有时由于包含杂质，例如造成半导体的dos(density of states：态密度)变高，结晶性降低等。当半导体是氧化物半导体时，作为改变半导体的特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半导体的主要成分外的过渡金属等。例如，有氢、锂、钠、硅、硼、磷、碳、氮等。在半导体是氧化物半导体的情况下，有时水也作为杂质起作用。另外，在半导体是氧化物半导体时，有时例如由于杂质的进入导致氧空位的产生。此外，在半导体是硅时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。
[0034]
注意，在本说明书等中，氧氮化硅是指在其组成中氧含量大于氮含量的膜。另外，氮氧化硅是指在其组成中氮含量大于氧含量的膜。
[0035]
另外，在本说明书等中，可以将“绝缘体”换称为“绝缘膜”或“绝缘层”。另外，可以将“导电体”换称为“导电膜”或“导电层”。另外，可以将“半导体”换称为“半导体膜”或“半导体层”。
[0036]
在本说明书等中，“平行”是指两条直线形成的角度为-10
°
以上且10
°
以下的状态。因此，也包括该角度为-5
°
以上且5
°
以下的状态。“大致平行”是指两条直线形成的角度为-30
°
以上且30
°
以下的状态。另外，“垂直”是指两条直线的角度为80
°
以上且100
°
以下的状态。因此，也包括该角度为85
°
以上且95
°
以下的状态。“大致垂直”是指两条直线形成的角度为60
°
以上且120
°
以下的状态。
[0037]
注意，在本说明书中，阻挡膜是指具有抑制水、氢等杂质及氧的透过的功能的膜，在该阻挡膜具有导电性的情况下，有时被称为导电阻挡膜。
[0038]
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(oxide semiconductor，也可以简称为os)等。例如，在将金属氧化物用于晶体管的半导体层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，可以将os fet或os晶体管称为包含氧化物或氧化物半导体的晶体管。
[0039]
注意，在本说明书等中，常关闭是指：在不对栅极供应电位或者对栅极供应接地电位时流过晶体管的每沟道宽度1μm的电流在室温下为1
×
10-20
a以下，在85℃下为1
×
10-18
a以下，或在125℃下为1
×
10-16
a以下。
[0040]
(实施方式1)下面说明包括根据本发明的一个方式的晶体管200的半导体装置的一个例子。
[0041]
<半导体装置的结构例子>图1a、图1b及图1c是根据本发明的一个方式的晶体管200及晶体管200的周围的俯视图及截面图。
[0042]
图1a是包括晶体管200的半导体装置的俯视图。图1b和图1c是该半导体装置的截面图。在此，图1b是由图1a中的点划线a1-a2示出的部分的截面图，该截面图相当于晶体管200的沟道长度方向上的截面图。图1c是由图1a中的点划线a3-a4示出的部分的截面图，该
截面图相当于晶体管200的沟道宽度方向上的截面图。注意，为了明确起见，在图1a的俯视图中省略部分构成要素。
[0043]
本发明的一个方式的半导体装置包括衬底(未图示)上的绝缘体214、绝缘体214上的晶体管200、晶体管200上的绝缘体280、绝缘体280上的绝缘体282、绝缘体282上的绝缘体274以及绝缘体274上的绝缘体281。绝缘体214、绝缘体280、绝缘体282、绝缘体274及绝缘体281被用作层间膜。此外，包括与晶体管200电连接并被用作插头的导电体240(导电体240a及导电体240b)。此外，还包括与被用作插头的导电体240的侧面接触的绝缘体241(绝缘体241a及绝缘体241b)。另外，在绝缘体281上及导电体240上设置与导电体240电连接且被用作布线的导电体246(导电体246a及导电体246b)。
[0044]
此外，以与绝缘体272、绝缘体273、绝缘体280、绝缘体282、绝缘体274及绝缘体281中的开口的内壁接触的方式设置绝缘体241a，以与其侧面接触的方式设置导电体240a的第一导电体，并且在其内侧设置导电体240a的第二导电体。此外，以与绝缘体272、绝缘体273、绝缘体280、绝缘体282、绝缘体274及绝缘体281的开口的内壁接触的方式设置绝缘体241b，以与其侧面接触的方式设置导电体240b的第一导电体，并且在其内侧设置导电体240b的第二导电体。在此，导电体240的顶面的高度与绝缘体281的顶面的高度可以大致相同。另外，示出晶体管200中层叠有导电体240的第一导电体与导电体240的第二导电体的结构，但是本发明不局限于此。例如，导电体240也可以具有单层结构或者三层以上的叠层结构。另外，在结构体具有叠层结构的情况下，有时按形成顺序赋予序数以进行区別。
[0045]
[晶体管200]如图1a至图1c所示，晶体管200包括绝缘体214上的绝缘体216、以嵌入在绝缘体216中的方式配置的导电体205(导电体205a及导电体205b)、绝缘体216及导电体205上的绝缘体222、绝缘体222上的绝缘体224、绝缘体224上的氧化物230a、氧化物230a上的氧化物230b、氧化物230b上的氧化物243a及氧化物243b、氧化物243a上的导电体242a、氧化物243b上的导电体242b、氧化物230b上的氧化物230c、氧化物230c上的绝缘体250、绝缘体250上的与氧化物230c重叠的导电体260(导电体260a及导电体260b)、与绝缘体224的顶面的一部分、氧化物230a的侧面、氧化物230b的侧面、氧化物243a的侧面、氧化物243b的侧面、导电体242a的侧面、导电体242a的顶面、导电体242b的侧面及导电体242b的顶面接触的绝缘体272、以及绝缘体272上的绝缘体273。此外，氧化物230c与氧化物243a的侧面、氧化物243b的侧面、导电体242a的侧面及导电体242b的侧面接触。导电体260包括导电体260a及导电体260b，以包围导电体260b的底面及侧面的方式配置导电体260a。在此，如图1b所示，导电体260的顶面与绝缘体250的顶面及氧化物230c的顶面大致对齐。此外，绝缘体282与导电体260、氧化物230c、绝缘体250及绝缘体280各自的顶面接触。
[0046]
此外，绝缘体222、绝缘体272、绝缘体273及绝缘体282优选具有抑制氢(例如，氢原子、氢分子等中的至少一个)的扩散的功能。此外，绝缘体222、绝缘体272、绝缘体273及绝缘体282优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能。例如，绝缘体222、绝缘体272、绝缘体273及绝缘体282的氧和氢中的一个或两个的透过性优选比绝缘体224低。绝缘体222、绝缘体272、绝缘体273及绝缘体282的氧和氢中的一个或两个的透过性优选比绝缘体250低。绝缘体222、绝缘体272、绝缘体273及绝缘体282的氧和氢中的一个或两个的透过性优选比绝缘体280低。
[0047]
如图1b所示，绝缘体272优选与导电体242a的顶面和侧面、导电体242b的顶面和侧面、氧化物243a的侧面、氧化物243b的侧面、氧化物230a的侧面、氧化物230b的侧面以及绝缘体224的顶面接触。此外，优选在绝缘体272上与其接触地设置有绝缘体273。由此，绝缘体280与绝缘体224及氧化物230由绝缘体272及绝缘体273分开。
[0048]
此外，氧化物230优选包括绝缘体224上的氧化物230a、氧化物230a上的氧化物230b以及配置在氧化物230b上且其至少一部分与氧化物230b的顶面接触的氧化物230c。
[0049]
注意，在晶体管200中，在形成沟道的区域(以下，也称为沟道形成区域)及其附近层叠有氧化物230a、氧化物230b及氧化物230c的三层，但是本发明不局限于此。例如，可以设置氧化物230b的单层、氧化物230b与氧化物230a的两层结构、氧化物230b与氧化物230c的两层结构或者四层以上的叠层结构。另外，在晶体管200中，导电体260具有两层的叠层结构，但是本发明不局限于此。例如，导电体260也可以具有单层结构或三层以上的叠层结构。
[0050]
在此，导电体260被用作晶体管的栅电极，导电体242a及导电体242b各自被用作源电极或漏电极。晶体管200以被用作栅电极的导电体260填埋形成于绝缘体280等中的开口的方式自对准地形成。通过如此形成导电体260，可以在导电体242a和导电体242b之间的区域中无需对准并确实地配置导电体260。
[0051]
另外，优选在晶体管200中将被用作氧化物半导体的金属氧化物(以下，有时称为氧化物半导体)用于包含沟道形成区域的氧化物230(氧化物230a、氧化物230b及氧化物230c)。
[0052]
由于将氧化物半导体用于沟道形成区域的晶体管200在非导通状态下的泄漏电流(关态电流)极小，所以可以提供低功耗的半导体装置。此外，由于氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管200。
[0053]
作为氧化物230优选使用in-m-zn氧化物(元素m为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。特别是，作为元素m可以使用铝、镓、钇或锡。此外，作为氧化物230也可以使用in-ga氧化物、in-zn氧化物。
[0054]
氧化物230包括氧化物230a、氧化物230a上的氧化物230b及氧化物230b上的氧化物230c。当在氧化物230b下设置有氧化物230a时，可以抑制杂质从形成在氧化物230a下的结构物扩散到氧化物230b。当在氧化物230b上设置有氧化物230c时，可以抑制杂质从形成在氧化物230c的上方的结构物扩散到氧化物230b。
[0055]
另外，氧化物230优选具有各金属原子的原子个数比互不相同的氧化物的叠层结构。具体而言，在用于氧化物230a的金属氧化物中，构成元素中的元素m的原子个数比优选大于用于氧化物230b的金属氧化物的构成元素中的元素m的原子个数比。另外，在用于氧化物230a的金属氧化物中，相对于in的元素m的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于in的元素m的原子个数比。另外，在用于氧化物230b的金属氧化物中，相对于元素m的in的原子个数比优选大于用于氧化物230a的金属氧化物中的相对于元素m的in的原子个数比。另外，氧化物230c可以使用可用于氧化物230a或氧化物230b的金属氧化物。
[0056]
另外，氧化物230b优选具有结晶性。例如，优选使用下述caac-os(c-axis aligned crystalline oxide semiconductor)。caac-os等具有结晶性的氧化物具有杂质及缺陷(氧
空位等)少的结晶性高且致密的结构。因此，可以抑制源电极或漏电极从氧化物230b抽出氧。因此，即使进行加热处理也可以减少从氧化物230b被抽出的氧，所以晶体管200对制造工序中的高温度(所谓热积存：thermal budget)也很稳定。
[0057]
优选的是，使氧化物230a及氧化物230c的导带底的能量高于氧化物230b的导带底的能量。换言之，氧化物230a及氧化物230c的电子亲和势优选小于氧化物230b的电子亲和势。
[0058]
在此，在氧化物230a、氧化物230b及氧化物230c的接合部，导带底的能级平缓地变化。换言之，也可以将上述情况表达为氧化物230a、氧化物230b及氧化物230c的接合部的导带底的能级连续地变化或者连续地接合。为此，优选降低形成在氧化物230a与氧化物230b的界面以及氧化物230b与氧化物230c的界面的混合层的缺陷态密度。
[0059]
具体而言，作为氧化物230a使用in:ga:zn＝1:3:4[原子个数比]或1:1:0.5[原子个数比]的金属氧化物，即可。此外，作为氧化物230b使用in:ga:zn＝4:2:3[原子个数比]或1:1:1[原子个数比]的金属氧化物，即可。此外，作为氧化物230c使用in:ga:zn＝1:3:4[原子个数比]、ga:zn＝2:1[原子个数比]或ga:zn＝2:5[原子个数比]的金属氧化物，即可。此外，作为氧化物230c具有叠层结构的情况下的具体例子，可以举出in:ga:zn＝1:3:4[原子个数比]和in:ga:zn＝4:2:3[原子个数比]的叠层结构、ga:zn＝2:1[原子个数比]和in:ga:zn＝4:2:3[原子个数比]的叠层结构、ga:zn＝2:5[原子个数比]和in:ga:zn＝4:2:3[原子个数比]的叠层结构、以及氧化镓和in:ga:zn＝4:2:3[原子个数比]的叠层结构等。
[0060]
此时，载流子的主要路径为氧化物230b。通过使氧化物230a及氧化物230c具有上述结构，可以降低氧化物230a与氧化物230b的界面及氧化物230b与氧化物230c的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，从而晶体管200可以得到高通态电流及高频率特性。
[0061]
作为氧化物230优选使用被用作氧化物半导体的金属氧化物。例如，优选使用其能隙为2ev以上，优选为2.5ev以上的金属氧化物。如此，通过使用能隙较宽的金属氧化物，可以减小晶体管的关态电流。通过采用这种晶体管，可以提供低功耗的半导体装置。
[0062]
如图12所示，电子亲和势或导带底能级ec可以从真空能级evac与价带顶的能级ev之间的差异的电离电位ip、以及能隙eg而计算出。电离电位ip例如可以利用紫外线光电子能谱(ups：ultraviolet photoelectron spectroscopy)装置测量。能隙eg例如可以利用光谱椭偏仪测量。
[0063]
此外，在使用氧化物半导体的晶体管中，如果氧化物半导体中的形成沟道的区域存在杂质及氧空位，电特性则容易变动，有时降低可靠性。另外，在氧化物半导体中的形成沟道的区域包含氧空位的情况下，晶体管趋于具有常开启特性。因此，优选尽可能降低形成沟道的区域中的氧空位。例如，通过绝缘体250等对氧化物230供应氧，填充氧空位，即可。由此，抑制电特性的变动，从而可以提供具有稳定的电特性且可靠性得到提高的晶体管。
[0064]
此外，在配置在氧化物半导体附近的导电体由金属或合金构成的情况下，有时构成氧化物半导体的氧原子导致该导电体的氧化。在该导电体的导电性因氧化而降低时，导致半导体装置的电特性的偏差、可靠性的降低等的可能性高。
[0065]
在此，使用图13a至图15c说明氧化物半导体所包含的氧原子所引起的与氧化物半导体接触的由金属或合金构成的结构体的氧化反应。以下，具体而言，说明作为氧化物半导
体使用in-ga-zn氧化物且作为导电体使用氮化钽的情况下的氧化反应。
[0066]
图13a示出由in-ga-zn氧化物构成的氧化物半导体10和由氮化钽构成的导电体20的叠层体的截面的界面附近的区域。注意，在附图中，各结构体中的黑色圆圈表示氧原子。此外，氧化物半导体10中的白色圆圈表示产生在氧化物半导体中的氧空位。
[0067]
图13b示出导电体20的氧化反应的初始过程。在导电体20中，将以低浓度固溶有氧的区域表示为氧固溶区域22。此外，图13c示出因导电体20的氧化反应而形成的氧化物30的生长过程。
[0068]
首先，使用图14a至图14d说明导电体20的氧化反应的初始过程。附图中的箭头表示氧原子的迁移方向。被推测为，在导电体20的氧化反应的初始过程中，导电体20的界面的金属原子钽与氧化物半导体10的界面的氧离子相互作用。
[0069]
如图14a所示，在附图中以黑色圆圈表示的氧离子到达氧化物半导体10与导电体20的界面时，该氧离子吸附到导电体20的界面的金属原子钽。
[0070]
如图14b所示，当在氧离子吸附到金属原子钽的状态下进行加热处理时，氧离子扩散到导电体20中，在氮化钽中形成氧固溶区域22(参照图14b)。在形成氧固溶区域22时，还没发生氧化反应，氧离子处于在导电体20中作为杂质而固溶的状态。此外，由于氧离子扩散到导电体20，因此有时在氧化物半导体10的界面暂时产生氧空位。
[0071]
被推测为，导电体20可固溶氧的容量取决于导电体20的结晶性或者致密性。此外，由于氧化物半导体10的界面的氧离子固溶于导电体20，因此氧化物半导体10中的氧原子填补产生在氧化物半导体10的界面的氧空位(参照图14c)。
[0072]
通过反复图14a至图14c所示的过程，氧固溶区域22中的氧浓度变高。在此，氧固溶区域22中的氧的固溶饱和时，开始氧固溶区域22中的金属原子钽的氧化。因此，如图14d所示，在氧化物半导体10和导电体20之间形成包含氧化钽的氧化物30。
[0073]
注意，已知，在金属的氧化反应的初始过程中，一般发生氧化物的晶核形成。另一方面，在使用氧化物半导体的半导体装置的制造工序中的加热温度较低，因此可推测为氧化物半导体10和导电体20的界面形成非晶氧化物的薄膜。
[0074]
接着，使用图15a至图15c说明形成在氧化物半导体10和导电体20之间的氧化物30的生长过程。由于氧化物30的形成，因此氧化物30和氧化物半导体10的界面处的氧缺乏，该界面处于氧空位的浓度高的状态。就是说，可认为在氧化物半导体10中产生氧空位的浓度梯度。
[0075]
因此，如图15a至图15c所示，在氧化物半导体10中，为了使氧空位的浓度均匀，氧化物半导体10中的氧离子扩散。可认为该氧离子到达与氧化物30的界面(参照图15a)。并且，将该到达的氧离子用于氧化物30所包含的氧化钽的生长反应，氧化物30变厚(参照图15b及图15c)。
[0076]
当在包含氧化钽的氧化物30中没有考虑界面的缺陷的影响时，一般而言，氧化反应取决于氧化物30的薄膜中的金属及氧离子的扩散速度。
[0077]
因此，由于氧离子的扩散，而在氧化物半导体10及氧化物30中产生氧浓度的梯度。此时，可推测为，氧化物30中的氧离子的扩散速度是决定氧化物30中的氧化钽的生长速度的因素。在是氧离子的情况下，可认为，氧离子扩散在氧化物30的氧化钽中，到达氧化物30和导电体20的界面，由此形成新的氧化钽，氧化物30变厚。此外，可认为，在本氧化反应的生
长过程中，导电体20的氧固溶区域22扩展到导电体20中。
[0078]
为了抑制上述导电体的氧化反应，在本发明的一个方式的晶体管200中，如图1b所示，在氧化物230b和被用作源电极或漏电极的导电体242(导电体242a及导电体242b)之间配置有氧化物243(氧化物243a及氧化物243b)。因为具有导电体242和氧化物230不接触的结构，所以可以抑制导电体242吸收氧化物230的氧。就是说，通过防止导电体242的氧化，可以抑制导电体242的导电率的降低。因此，氧化物243优选具有抑制导电体242的氧化的功能。
[0079]
因此，氧化物243优选具有抑制氧的透过的功能。通过在被用作源电极或漏电极的导电体242与氧化物230b之间配置具有抑制氧的透过的功能的氧化物243，导电体242与氧化物230b之间的电阻被减少，所以是优选的。通过采用这样的结构，可以提高晶体管200的电特性及晶体管200的可靠性。
[0080]
作为氧化物243也可以使用包含元素m的金属氧化物。特别是，作为元素m可以使用铝、镓、钇或锡。氧化物243的元素m的浓度优选比氧化物230b高。此外，作为氧化物243也可以使用氧化镓。另外，作为氧化物243也可以使用in-m-zn氧化物等金属氧化物。具体而言，用于氧化物243的金属氧化物中的相对于in的元素m的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于in的元素m的原子个数比。氧化物243的厚度优选为0.5nm以上且5nm以下，更优选为1nm以上且3nm以下。另外，氧化物243优选具有结晶性。在氧化物243具有结晶性的情况下，可以适当地抑制氧化物230中的氧的释放。例如，在氧化物243具有六方晶等结晶结构的情况下，有时可以抑制氧化物230中的氧的释放。
[0081]
如图1b及图1c所示，本发明的一个方式的晶体管200具有绝缘体282和绝缘体250直接接触的结构。通过采用这样的结构，包含在绝缘体280中的氧不容易被导电体260吸收。因此，包含在绝缘体280中的氧经过氧化物230c而高效地注入到氧化物230a及氧化物230b中，因此可以减少氧化物230a及氧化物230b中的氧空位，可以提高晶体管200的电特性及可靠性。另外，可以抑制包含在绝缘体280中的氢等杂质混入绝缘体250，从而可以抑制给晶体管200的电特性及可靠性带来的负面影响。作为绝缘体282，可以使用氮化硅、氮氧化硅、氧化铝或者氧化铪。
[0082]
绝缘体272及绝缘体273优选具有抑制氢或水等杂质及氧的透过的功能。
[0083]
图3a是沿着图1a的点划线a5-a6的部分的截面的放大图，并相当于晶体管200的源区域或漏区域的沟道宽度方向上的截面图。如图3a所示，具有由绝缘体272及绝缘体273覆盖导电体242b的顶面、导电体242b的侧面、氧化物230a的侧面及氧化物230b的侧面的结构，因此可以抑制从导电体242b的侧面及导电体242b的顶面方向氢或水等杂质及氧扩散到导电体242b。此外，因为具有导电体242b的底面与氧化物243b接触的结构，所以氧化物230b的氧被氧化物243b阻挡，从而该氧向导电体242b的扩散得到抑制。因此，可以抑制氧从导电体242b的周围扩散到导电体242b，因此可以抑制导电体242b的氧化。导电体242a也具有相同的效果。此外，可以抑制氢或水等杂质从氧化物230a的侧面及氧化物230b的侧面方向扩散到氧化物230a及氧化物230b。作为绝缘体272，例如可以使用氧化铝、氧化铪、氧化镓、铟镓锌氧化物、氧化硅膜、氮化硅膜或者氮氧化硅膜。另外，作为绝缘体273，例如可以使用氧化铝或者氧化铪。
[0084]
图3b是图1b的晶体管200的右半边的放大图。导电体240b的左侧面(图3b中的由虚
线围绕的部分)与氧化物230c接触，可以抑制氢或水等杂质及氧从绝缘体250扩散到导电体240b。另外，导电体240b的右侧面与绝缘体272接触，可以抑制氢或水等杂质及氧从绝缘体280扩散到导电体240b。导电体240a也具有相同的效果。
[0085]
如上所述，通过采用由具有抑制氢或水等杂质及氧透过的功能的绝缘体272、氧化物230c及氧化物243b围绕导电体242b的周围的结构，可以抑制导电体240的氧化，可以提高晶体管200的电特性以及晶体管200的可靠性。
[0086]
如图1c所示，以绝缘体224的底面为标准，氧化物230a及氧化物230b和导电体260不重叠的区域中的导电体260的底面的高度优选比氧化物230b的底面的高度低。此外，在氧化物230b和导电体260不重叠的区域中的导电体260的底面的高度和氧化物230b的底面的高度之间的差异为0nm以上且100nm以下，优选为3nm以上且50nm以下，更优选为5nm以上且20nm以下。
[0087]
如此，采用被用作栅电极的导电体260隔着氧化物230c及绝缘体250覆盖沟道形成区域的氧化物230b的侧面及顶面的结构，该结构容易使导电体260的电场作用于沟道形成区域的氧化物230b整体。因此，可以增大晶体管200的通态电流并提高频率特性。
[0088]
如上所述，可以提供包括通态电流大的晶体管的半导体装置。另外，可以提供包括具有高频率特性的晶体管的半导体装置。另外，可以提供抑制电特性变动而实现具有稳定的电特性并提高了可靠性的半导体装置。另外，可以提供包括关态电流小的晶体管的半导体装置。
[0089]
下面，说明包括本发明的一个方式的晶体管200的半导体装置的详细结构。
[0090]
导电体205以与氧化物230及导电体260重叠的方式配置。另外，导电体205优选以填埋于绝缘体214及绝缘体216中的方式设置。
[0091]
在此，导电体260有时被用作第一栅(也称为顶栅极)电极。此外，导电体205有时被用作第二栅(也称为底栅极)电极。在此情况下，通过独立地改变供应到导电体205的电位而不使其与供应到导电体260的电位联动，可以控制晶体管200的vth。尤其是，通过对导电体205供应负电位，可以使晶体管200的vth大于0v且可以减小关态电流。因此，与不对导电体205供应负电位的情况相比，在对导电体205供应负电位的情况下，可以减小对导电体260供应的电位为0v时的漏极电流。
[0092]
另外，如图1a所示，导电体205优选比氧化物230a及氧化物230b中的不与导电体242a及导电体242b重叠的区域大。尤其是，如图1c所示，导电体205优选延伸到氧化物230a及氧化物230b的与沟道宽度方向交叉的端部的外侧的区域。就是说，优选在氧化物230a及氧化物230b的沟道宽度方向的侧面的外侧，导电体205和导电体260隔着绝缘体重叠。或者，通过设置较大的导电体205，在形成导电体205以后的制造工序中的使用等离子体的处理中，有时可以缓和局部带电(也称为电荷积聚(charge up))。注意，本发明的一个方式不局限于此。导电体205至少与位于导电体242a与导电体242b之间的氧化物230a及氧化物230b重叠。
[0093]
通过具有上述结构，可以由被用作第一栅电极的导电体260的电场和被用作第二栅电极的导电体205的电场电围绕沟道形成区域。在本说明书中，将由第一栅电极及第二栅电极的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(s-channel：围绕沟道)结构。
[0094]
另外，作为导电体205a优选使用抑制水、氢等杂质及氧透过的导电体。例如，可以使用钛、氮化钛、钽或氮化钽。另外，导电体205b优选使用钨、铜或铝为主要成分的导电材料。注意，在此导电体205为两层，但是也可以采用三层以上的多层结构。
[0095]
图2a至图2c示出导电体205为五层时的例子。作为导电体205，以与绝缘体216的开口的内壁接触的方式形成有导电体205c，在其内侧形成有导电体205d。此外，在导电体205d的内侧形成有导电体205e。并且，以与导电体205d的内壁接触并与导电体205e的顶面接触的方式形成有导电体205f，在导电体205f的内侧形成有导电体205g。在此，可以使导电体205c、导电体205d、导电体205f及导电体205g的顶面的高度与绝缘体216的顶面的高度大致相同。此外，导电体205c优选使用与导电体205a相同的材料，导电体205e及导电体205g优选使用与导电体205b相同的材料。
[0096]
在此，通过以不暴露于大气连续地形成不同种类的膜的方式形成氧化物半导体、位于氧化物半导体下层的绝缘体或导电体、位于氧化物半导体上层的绝缘体或导电体，可以形成杂质(尤其是氢、水)浓度得到降低的实质上高纯度本征的氧化物半导体膜，所以是优选的。
[0097]
例如，使用具有六个处理室的成膜装置依次连续地形成配置在绝缘体216、导电体205上的绝缘体222、成为绝缘体224的绝缘膜、成为氧化物230a的氧化膜、成为氧化物230b的氧化膜、成为导电体243的导电膜及成为导电体242的导电膜，即可。
[0098]
绝缘体214、绝缘体272及绝缘体281优选被用作抑制水或氢等杂质从衬底一侧或上方进入晶体管200的阻挡绝缘膜。因此，作为绝缘体214、绝缘体272及绝缘体281优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(n2o、no、no2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。
[0099]
例如，优选的是，作为绝缘体214、绝缘体272及绝缘体281使用氮化硅等。由此，可以抑制水或氢等杂质从与绝缘体214相比更靠近衬底一侧扩散到晶体管200一侧。此外，可以抑制包含在绝缘体224等中的氧扩散到与绝缘体214相比更靠近衬底一侧。另外，可以抑制水、氢等杂质从配置在绝缘体272的上方的绝缘体280或/及导电体246等扩散到晶体管200一侧。
[0100]
另外，有时优选降低绝缘体214、绝缘体272及绝缘体281电阻率。例如，通过将绝缘体214、绝缘体272及绝缘体281的电阻率设定为1
×
10
13
ωcm左右，有时在半导体装置的制造工序中的使用等离子体等的处理中，绝缘体214、绝缘体272及绝缘体281可以缓和导电体205、导电体242或导电体260的电荷积聚(charge-up)。绝缘体214、绝缘体272及绝缘体281的电阻率优选为1
×
10
10
ωcm以上且1
×
10
15
ωcm以下。
[0101]
另外，绝缘体214也可以采用叠层结构。例如，优选将氧化铝膜与氮化硅膜的叠层结构用于绝缘体214。氧化铝膜可以向绝缘体214的下方供应氧。另外，氮化硅膜可以抑制氢、水等杂质从衬底一侧向晶体管200一侧扩散。
[0102]
此外，绝缘体216、绝缘体280及绝缘体274的介电常数优选比绝缘体214低。通过将介电常数低的材料作为层间膜，可以减少产生在布线之间的寄生电容。例如，作为绝缘体216、绝缘体280及绝缘体274，适当地使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅等。
[0103]
绝缘体222及绝缘体224被用作栅极绝缘体。
[0104]
在此，在与氧化物230接触的绝缘体224中，优选通过加热使氧脱离。在本说明书中，有时将通过加热脱离的氧称为过剩氧。例如，作为绝缘体224适当地使用氧化硅或氧氮化硅等，即可。通过以与氧化物230接触的方式设置包含氧的绝缘体，可以减少氧化物230中的氧空位，从而可以提高晶体管200的可靠性。
[0105]
具体而言，作为绝缘体224，优选使用通过加热使一部分的氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在tds(thermal desorption spectroscopy：热脱附谱)分析中的氧分子的脱离量为1.0
×
10
18
分子/cm3以上，优选为1.0
×
10
19
分子/cm3以上，进一步优选为2.0
×
10
19
分子/cm3以上，或者3.0
×
10
20
分子/cm3以上的氧化物膜。另外，进行上述tds分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
[0106]
绝缘体222优选被用作抑制水或氢等杂质从衬底一侧混入晶体管200的阻挡绝缘膜。例如，绝缘体222的氢透过性优选比绝缘体224低。通过由绝缘体222及绝缘体272围绕绝缘体224及氧化物230等，可以抑制水或氢等杂质从外部侵入晶体管200。
[0107]
再者，绝缘体222优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。例如，绝缘体222的氧透过性优选比绝缘体224低。通过使绝缘体222具有抑制氧或杂质的扩散的功能，可以减少氧化物230所具有的氧能够扩散到绝缘体222的下方，所以是优选的。此外，可以抑制导电体205与绝缘体224及氧化物230所具有的氧起反应。
[0108]
绝缘体222优选使用包含作为绝缘材料的铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体222时，绝缘体222被用作抑制氧从氧化物230释放或氢等杂质从晶体管200的周围部进入氧化物230的层。
[0109]
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对上述绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
[0110]
此外，作为绝缘体222，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(pzt)、钛酸锶(srtio3)或(ba,sr)tio3(bst)等所谓的high-k材料的绝缘体。当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
[0111]
另外，绝缘体222及绝缘体224也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料构成的叠层结构。
[0112]
在氧化物230b上设置氧化物243，在氧化物243上设置被用作源电极及漏电极的导电体242(导电体242a及导电体242b)。导电体242的厚度例如为1nm以上且50nm以下，优选为2nm以上且25nm以下，即可。
[0113]
作为导电体242，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和
铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。另外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。
[0114]
绝缘体250被用作栅极绝缘体。绝缘体250优选与氧化物230c的顶面接触地配置。绝缘体250可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
[0115]
与绝缘体224同样地，绝缘体250优选使用通过加热释放氧的绝缘体形成。通过作为绝缘体250以与氧化物230c的顶面接触的方式设置通过加热释放氧的绝缘体，可以有效地对氧化物230b的沟道形成区域供应氧。与绝缘体224同样，优选降低绝缘体250中的水或氢等杂质的浓度。绝缘体250的厚度优选为1nm以上且20nm以下。
[0116]
另外，也可以在绝缘体250与导电体260之间设置金属氧化物。该金属氧化物优选抑制氧从绝缘体250扩散到导电体260。通过设置抑制氧的扩散的金属氧化物，被抑制氧从绝缘体250扩散到导电体260。换言之，可以抑制供应到氧化物230的氧量的减少。另外，可以抑制因绝缘体250中的氧所导致的导电体260的氧化。
[0117]
另外，该金属氧化物有时被用作栅极绝缘体的一部分。因此，在将氧化硅或氧氮化硅等用于绝缘体250的情况下，作为该金属氧化物优选使用作为相对介电常数高的high-k材料的金属氧化物。通过使栅极绝缘体具有绝缘体250与该金属氧化物的叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持栅极绝缘体的物理厚度的同时降低在晶体管工作时供应的栅极电位。另外，可以减少被用作栅极绝缘体的绝缘体的等效氧化物厚度(eot)。
[0118]
具体而言，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。特别是，优选使用作为包含铝及铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。
[0119]
或者，该金属氧化物有时被用作栅电极的一部分。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
[0120]
尤其是，作为被用作栅电极的导电体，优选使用含有包含在形成沟道的金属氧化物中的金属元素及氧的导电材料。此外，也可以使用含有上述金属元素及氮的导电材料。此外，可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。此外，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获形成沟道的金属氧化物所包含的氢。或者，有时可以俘获从外方的绝缘体等进入的氢。
[0121]
虽然在图1a至图1c中，导电体260具有两层结构，但是也可以具有单层结构或三层以上的叠层结构。
[0122]
作为导电体260a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(n2o、no、no2等)、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
[0123]
此外，当导电体260a具有抑制氧的扩散的功能时，可以抑制绝缘体250所包含的氧使导电体260b氧化而导致导电率的下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。
[0124]
此外，作为导电体260b优选使用以钨、铜或铝为主要成分的导电材料。另外，由于导电体260还被用作布线，所以优选使用导电性高的导电体。例如，可以使用以钨、铜或铝为主要成分的导电材料。另外，导电体260b可以具有叠层结构，例如可以具有钛、氮化钛与上述导电材料的叠层结构。
[0125]
例如，绝缘体280优选包含氧化硅、氧氮化硅、氮氧化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅等。尤其是，因为氧化硅及氧氮化硅具有热稳定性，所以是优选的。特别是，因为氧化硅、氧氮化硅、具有空孔的氧化硅等的材料容易形成包含通过加热脱离的氧的区域，所以是优选的。
[0126]
另外，优选绝缘体280中的水或氢等杂质的浓度得到降低。此外，绝缘体280的顶面也可以被平坦化。
[0127]
绝缘体282优选被用作抑制水或氢等杂质从上方混入到绝缘体280的阻挡绝缘膜。作为绝缘体282，例如可以使用氧化铝、氮化硅或氮氧化硅等绝缘体。
[0128]
另外，优选在绝缘体282上设置被用作层间膜的绝缘体274。与绝缘体224等同样，优选绝缘体274中的水或氢等杂质的浓度得到降低。
[0129]
导电体240a及导电体240b优选使用以钨、铜或铝为主要成分的导电材料。此外，导电体240a及导电体240b也可以具有叠层结构。
[0130]
当作为导电体240采用叠层结构时，作为与绝缘体281、绝缘体274、绝缘体282、绝缘体280、绝缘体273及绝缘体272接触的导电体优选使用具有抑制水或氢等杂质的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌或氧化钌等。可以以单层或叠层使用具有抑制水或氢等杂质的透过的功能的导电材料。通过使用该导电材料，可以防止添加到绝缘体280的氧被导电体240a及导电体240b吸收。此外，可以防止水或氢等杂质从绝缘体281的上方的层通过导电体240a及导电体240b进入氧化物230。
[0131]
作为绝缘体241a及绝缘体241b，例如可以使用氧化铝、氮化硅或氮氧化硅等绝缘体。因为绝缘体241a及绝缘体241b与绝缘体272及绝缘体273接触地设置，所以可以抑制从绝缘体280等水或氢等杂质经过导电体240a及导电体240b混入氧化物230。
[0132]
可以以与导电体240a的顶面及导电体240b的顶面接触的方式配置被用作布线的导电体246(导电体246a及导电体246b)。导电体246优选使用以钨、铜或铝为主要成分的导电材料。另外，该导电体可以具有叠层结构，例如，可以具有钛、氮化钛与上述导电材料的叠层结构。另外，该导电体可以填埋于绝缘体的开口中。
[0133]
<半导体装置的构成材料>以下，说明可用于半导体装置的构成材料。
[0134]
<衬底>作为形成晶体管200的衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。另外，作为半导体衬底，例如可以举出以硅或锗等为材料的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬
底等。再者，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如有soi(silicon on insulator；绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属氮化物的衬底、包含金属氧化物的衬底等。再者，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容器、电阻器、开关元件、发光元件、存储元件等。
[0135]
<绝缘体>作为绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物以及金属氮氧化物等。
[0136]
例如，当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时实现晶体管工作时的低电压化。另一方面，通过将相对介电常数较低的材料用于被用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
[0137]
此外，作为相对介电常数较高的绝缘体，可以举出氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。
[0138]
另外，作为相对介电常数较低的绝缘体，可以举出氧化硅、氧氮化硅、氮氧化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
[0139]
此外，通过由具有抑制氢等杂质及氧的透过的功能的绝缘体围绕使用氧化物半导体的晶体管，可以使晶体管的电特性稳定。作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以以单层或叠层使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体。具体而言，作为具有抑制氢等杂质及氧的透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物、氮化铝、氮化铝钛、氮化钛、氮氧化硅或氮化硅等金属氮化物。
[0140]
此外，被用作栅极绝缘体的绝缘体优选为具有包含通过加热脱离的氧的区域的绝缘体。例如，通过采用将具有包含通过加热脱离的氧的区域的氧化硅或者氧氮化硅接触于氧化物230的结构，可以填补氧化物230所包含的氧空位。
[0141]
<导电体>作为导电体，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧等中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。另外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
[0142]
另外，也可以层叠多个由上述材料形成的导电层。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
[0143]
此外，在将氧化物用于晶体管的沟道形成区域的情况下，作为被用作栅电极的导电体优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
[0144]
尤其是，作为被用作栅电极的导电体，优选使用含有包含在形成沟道的金属氧化物中的金属元素及氧的导电材料。此外，也可以使用含有上述金属元素及氮的导电材料。例如，也可以使用氮化钛、氮化钽等包含氮的导电材料。此外，可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。此外，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获形成沟道的金属氧化物所包含的氢。或者，有时可以俘获从外方的绝缘体等进入的氢。
[0145]
<金属氧化物>作为氧化物230，优选使用被用作氧化物半导体的金属氧化物。以下，将说明可用于根据本发明的氧化物230的金属氧化物。
[0146]
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。另外，除此之外，优选还包含铝、镓、钇或锡等。或者，也可以包含硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种。
[0147]
在此，考虑金属氧化物是包含铟、元素m及锌的in-m-zn氧化物的情况。注意，元素m为铝、镓、钇或锡等。作为可用作元素m的其他元素，有硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素m有时也可以组合多个上述元素。
[0148]
注意，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metal oxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
[0149]
[金属氧化物的结构]氧化物半导体(金属氧化物)被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有caac-os、多晶氧化物半导体、nc-os、a-like os(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
[0150]
caac-os具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
[0151]
虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形或七角形等晶格排列。另外，在caac-os中，即使在畸变附近也难以观察到明确的晶界(也称为grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这是由于caac-os因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
[0152]
此外，caac-os趋向于具有层叠有包含铟及氧的层(下面称为in层)和包含元素m、
锌及氧的层(下面称为(m,zn)层)的层状结晶结构(也称为层状结构)。另外，铟和元素m彼此可以取代，在用铟取代(m,zn)层中的元素m的情况下，也可以将该层表示为(in,m,zn)层。另外，在用元素m取代in层中的铟的情况下，也可以将该层表示为(in,m)层。
[0153]
caac-os是结晶性高的金属氧化物。另一方面，在caac-os中不容易观察明确的晶界，因此可以说不容易发生起因于晶界的电子迁移率的下降。此外，金属氧化物的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说caac-os是杂质或缺陷(氧空位(也称为v
o
(oxygen vacancy))等)少的金属氧化物。因此，包含caac-os的金属氧化物的物理性质稳定。因此，包含caac-os的金属氧化物具有高耐热性及高可靠性。
[0154]
在nc-os中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-os在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-os在某些分析方法中与a-like os或非晶氧化物半导体没有差别。
[0155]
另外，在包含铟、镓和锌的金属氧化物的一种的铟-镓-锌氧化物(以下，igzo)是上述纳米晶时可能具有稳定的结构。尤其是，igzo有在大气中不容易进行晶体生长的倾向，所以与在igzo是大结晶(在此，几mm的结晶或者几cm的结晶)时相比在igzo是小结晶(例如，上述纳米结晶)时可能在结构上稳定。
[0156]
a-like os是具有介于nc-os与非晶氧化物半导体之间的结构的金属氧化物。a-like os包含空洞或低密度区域。也就是说，a-like os的结晶性比nc-os及caac-os的结晶性低。
[0157]
氧化物半导体(金属氧化物)具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like os、nc-os、caac-os中的两种以上。
[0158]
注意，在本发明的一个方式的半导体装置中，对氧化物半导体(金属氧化物)的结构没有特别的限制，但是优选具有结晶性。例如，作为氧化物230可以采用caac-os结构，作为氧化物243采用六方晶的结晶结构。通过作为氧化物230及氧化物243采用上述结晶结构，可以实现可靠性高的半导体装置。另外，可以使氧化物230a、氧化物230c及氧化物243的组成大致相同。
[0159]
[杂质]在此，说明金属氧化物中的各杂质的影响。
[0160]
另外，当金属氧化物包含碱金属或碱土金属时，有时形成缺陷态而形成载流子。因此，作为沟道形成区域使用包含碱金属或碱土金属的金属氧化物的晶体管容易具有常开启特性。由此，优选减少金属氧化物中的碱金属或碱土金属的浓度。具体而言，使通过sims测得的金属氧化物中的碱金属或碱土金属的浓度(通过二次离子质谱分析法(sims：secondary ion mass spectrometry)测得的浓度)为1
×
10
18
atoms/cm3以下，优选为2
×
10
16
atoms/cm3以下。
[0161]
包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的金属氧化物的晶体管容易具有常开启特性。
[0162]
由此，优选尽可能减少金属氧化物中的氢。具体而言，在金属氧化物中，将利用sims测得的氢浓度设定为低于1
×
10
20
atoms/cm3，优选低于1
×
10
19
atoms/cm3，更优选低于5
×
10
18
atoms/cm3，进一步优选低于1
×
10
18
atoms/cm3。通过将杂质被充分降低的金属氧化物用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
[0163]
作为用于晶体管的半导体的金属氧化物，优选使用结晶性高的薄膜。通过使用该薄膜可以提高晶体管的稳定性或可靠性。作为该薄膜，例如，可以举出单晶金属氧化物薄膜或多晶金属氧化物薄膜。但是，在衬底上形成单晶金属氧化物薄膜或多晶金属氧化物薄膜需要进行高温或激光加热的工序。因此，制造工序的成本变高且处理量下降。
[0164]
非专利文献1及非专利文献2中报告了2009年发现了具有caac结构的in-ga-zn氧化物(也称为caac-igzo)。在非专利文献1及非专利文献2中，报告了caac-igzo具有c轴取向性、晶界不明确、可以低温形成在衬底上。另外，还报告了使用caac-igzo的晶体管具有优良的电特性及可靠性。
[0165]
另外，2013年发现了具有nc结构的in-ga-zn氧化物(称为nc-igzo)(参照非专利文献3)。在此报告了nc-igzo在微小的区域(例如，1nm以上且3nm以下的区域)中的原子排列具有周期性，在不同区域间观察不到结晶取向的规律性。
[0166]
非专利文献4及非专利文献5示出分别对上述caac-igzo、nc-igzo及结晶性低的igzo的薄膜照射电子束时的平均结晶尺寸的推移。在结晶性低的igzo薄膜中，在对其照射电子束之前就能够观察到1nm左右的结晶性igzo。因此，在此报告了在igzo中没能确认到完全的非晶结构(completely amorphous structure)的存在。再者，公开了与结晶性低的igzo薄膜相比caac-igzo薄膜及nc-igzo薄膜的相对于电子束照射的稳定性较高。因此，作为晶体管的半导体优选使用caac-igzo薄膜或nc-igzo薄膜。
[0167]
非专利文献6公开了使用金属氧化物的晶体管在非导通状态下的泄漏电流极小，具体而言，晶体管的每沟道宽度1μm的关态电流为ya/μm(10-24
a/μm)等级(order)。例如，已公开了一种应用了使用金属氧化物的晶体管的泄漏电流小这一特性的低功耗cpu等(参照非专利文献7)。
[0168]
另外，还有利用使用金属氧化物的晶体管的泄漏电流小这一特性将该晶体管应用于显示装置的报告(参照非专利文献8)。在显示装置中，显示图像在1秒间被切换数十次。每1秒钟的图像切换次数被称为刷新频率。另外，刷新频率有时被称为驱动频率。这样的人眼难以识别的高速画面切换被认为是导致眼睛疲劳的原因。于是，提出了降低显示装置的刷新频率以减少图像改写次数的技术。另外，刷新频率得到降低的驱动可以降低显示装置的功耗。将该驱动方法称为空转停止(ids)驱动。
[0169]
caac结构及nc结构的发现有助于使用caac结构或具有nc结构的金属氧化物的晶体管的电特性及可靠性的提高、制造工序的成本的降低以及处理量的提高。另外，已进行利用上述晶体管的泄漏电流小这一特性将该晶体管应用于显示装置及lsi的研究。
[0170]
<半导体装置的制造方法>接着，参照图4a至图11c说明图1a至图1c所示的包括根据本发明的晶体管200的半导体装置的制造方法。在图4a至图11c中，每个附图中的a示出俯视图。另外，每个附图中的b示出沿着a中的点划线a1-a2的部分的截面图，该截面图相当于晶体管200的沟道长度方向上的截面图。每个附图中的c示出沿着a中的点划线a3-a4的部分的截面图，该截面图相当于晶体
管200的沟道宽度方向上的截面图。为了明确起见，在每个附图中的a的俯视图中省略部分构成要素。
[0171]
首先，准备衬底(未图示)，在该衬底上形成绝缘体214。绝缘体214可以利用溅射法、化学气相沉积(cvd:chemical vapor deposition)法、分子束外延(mbe:molecular beam epitaxy)法、脉冲激光沉积(pld:pulsed laser deposition)法或ald(原子层沉积：atomic layer deposition)法等形成。
[0172]
注意，cvd法可以分为利用等离子体的等离子体cvd(pecvd:plasma enhanced cvd)法、利用热的热cvd(tcvd:thermal cvd)法、利用光的光cvd(photo cvd)法等。再者，cvd法可以根据使用的源气体分为金属cvd(mcvd:metal cvd)法及有机金属cvd(mocvd:metal organic cvd)法。
[0173]
通过利用等离子体cvd法，可以以较低的温度得到高品质的膜。另外，因为不使用等离子体，热cvd法是能够减少对被处理物造成的等离子体损伤的成膜方法。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在不使用等离子体的热cvd法的情况下不产生上述等离子体损伤，所以能够提高半导体装置的成品率。另外，在热cvd法中，不产生成膜时的等离子体损伤，因此能够得到缺陷较少的膜。
[0174]
另外，ald法可以利用作为原子的性质的自调节性来沉积每一层的原子，从而发挥能够形成极薄的膜、能够对纵横比高的结构形成膜、能够以针孔等的缺陷少的方式形成膜、能够形成覆盖性优良的膜及能够在低温下形成膜等的效果。此外，ald法还包括利用等离子体的成膜方法(peald(plasma enhanced ald)法)。通过利用等离子体，可以在更低温下进行成膜，所以有时是优选的。注意，ald法中使用的前驱物有时包含碳等杂质。因此，利用ald法形成的膜有时与利用其他的成膜方法形成的膜相比包含更多的碳等杂质。另外，杂质的定量可以利用x射线光电子能谱(xps:x-ray photoelectron spectroscopy)进行。
[0175]
不同于使从靶材等中被释放的粒子沉积的成膜方法，cvd法及ald法是因被处理物表面的反应而形成膜的成膜方法。因此，通过cvd法及ald法形成的膜不易受被处理物的形状的影响而具有良好的台阶覆盖性。尤其是，利用ald法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ald法适合用于要覆盖纵横比高的开口的表面的情况等。注意，ald法的成膜速度比较慢，所以有时优选与cvd法等成膜速度快的其他成膜方法组合而使用。
[0176]
cvd法及ald法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用cvd法或ald法时，可以通过调整源气体的流量比形成任意组成的膜。此外，例如，当使用cvd法及ald法时，可以通过形成膜的同时改变源气体的流量比来形成其组成连续变化的膜。在改变源气体的流量比的同时形成膜时，因为不需要传送及调整压力所需的时间，所以与使用多个成膜室进行成膜的情况相比可以缩短成膜时间。因此，有时可以提高半导体装置的生产率。
[0177]
在本实施方式中，作为绝缘体214利用cvd法形成氮化硅。如此，通过作为绝缘体214使用氮化硅等不容易使铜透过的绝缘体，即使作为绝缘体214的下方的层(未图示)的导电体使用铜等容易扩散的金属，也可以抑制该金属扩散到绝缘体214的上方的层。
[0178]
接着，在绝缘体214上形成绝缘体216。可以利用溅射法、cvd法、mbe法、pld法或ald
法等形成绝缘体216。
[0179]
接着，在绝缘体216中形成到达绝缘体214的开口。开口例如包括槽或狭缝等。此外，有时将形成有开口的区域称为开口部。在形成该开口时，可以使用湿蚀刻法，但是对微型加工来说干蚀刻法是优选的。作为绝缘体214，优选选择在对绝缘体216进行蚀刻以形成槽时用作蚀刻停止膜的绝缘体。例如，当作为形成槽的绝缘体216使用氧化硅膜时，绝缘体214优选使用氮化硅膜、氧化铝膜、氧化铪膜。
[0180]
在形成开口后，形成成为导电体205的导电膜。该导电膜优选包含具有抑制氧的透过的功能的导电体。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用该导电体与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。成为导电体205的导电膜可以利用溅射法、cvd法、mbe法、pld法或ald法等形成。
[0181]
在本实施方式中，作为成为导电体205的导电膜，采用多层结构。首先，利用溅射法进行氮化钽的成膜，在该氮化钽上层叠氮化钛。通过将这种金属氮化物用于成为导电体205的导电膜的下层，即使作为后面说明的成为导电体205的导电膜的上层的导电膜使用铜等容易扩散的金属，也可以抑制该金属从导电体205扩散到外部。
[0182]
接着，形成成为导电体205的导电膜的上层的导电膜。该导电膜可以使用镀敷法、溅射法、cvd法、mbe法、pld法或ald法等形成。在本实施方式中，作为成为导电体205的导电膜的上层的导电膜，形成铜等低电阻导电材料。
[0183]
接着，通过进行cmp(chemical mechanical polishing：化学机械抛光)处理，去除成为导电体205的导电膜的上层以及成为导电体205的导电膜的下层的一部分，使绝缘体216露出。其结果是，只在开口残留成为导电体205的导电膜。由此，可以形成其顶面平坦的导电体205。注意，有时由于该cmp处理而绝缘体216的一部分被去除(参照图4a至图4c)。
[0184]
以下，将说明与上述内容不同的导电体205的形成方法。
[0185]
接着，在绝缘体214上形成成为导电体205的导电膜。成为导电体205的导电膜的成膜使用溅射法、cvd法、mbe法、pld法或ald法等进行。此外，成为导电体205的导电膜可以为多层膜。在本实施方式中，作为成为导电体205的导电膜，形成钨。
[0186]
接着，使用光刻法对成为导电体205的导电膜进行加工来形成导电体205。
[0187]
另外，在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，隔着该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。例如，使用krf受激准分子激光、arf受激准分子激光、euv(extreme ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时不需要掩模。另外，在去除抗蚀剂掩模时，可以进行灰化处理等干蚀刻处理或湿蚀刻处理，也可以在进行干蚀刻处理之后进行湿蚀刻处理，又可以在进行湿蚀刻处理之后进行干蚀刻处理。
[0188]
或者，可以使用由绝缘体或导电体构成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以在成为导电体205的导电膜上形成成为硬掩模材料的绝缘膜或导电膜且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。对成为导电体205的导电膜进行的蚀刻既可以在去除抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。也可以在成为导电体205的导电膜
的蚀刻之后，通过蚀刻去除硬掩模。另一方面，在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。
[0189]
作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(ccp:capacitively coupled plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以采用对平行平板型电极中的一个供应高频功率的结构。或者，也可以采用对平行平板型电极中的一个供应不同的多个高频功率的结构。或者，也可以采用对平行平板型电极的各个供应频率相同的高频功率的结构。或者，也可以采用对平行平板型电极的各个供应频率不同的高频功率的结构。或者，也可以利用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(icp:inductively coupled plasma)蚀刻装置等。
[0190]
接着，在绝缘体214、导电体205上形成成为绝缘体216的绝缘膜。绝缘体216可以利用溅射法、cvd法、mbe法、pld法或ald法等形成。在本实施方式中，作为成为绝缘体216的绝缘膜利用cvd法形成氧化硅。
[0191]
在此，成为绝缘体216的绝缘膜的厚度优选为导电体205的厚度以上。例如，当导电体205厚度为1时，成为绝缘体216的绝缘膜的厚度为1以上且3以下。在本实施方式中，导电体205的厚度为150nm，成为绝缘体216的绝缘膜的厚度为350nm。
[0192]
接着，通过对成为绝缘体216的绝缘膜进行cmp处理去除成为绝缘体216的绝缘膜的一部分，使导电体205的表面露出。由此，可以形成其顶面平坦的导电体205及绝缘体216。以上是与上述内容不同的导电体205的形成方法。
[0193]
接着，在绝缘体216及导电体205上形成绝缘体222。作为绝缘体222，优选形成包含铝和铪中的一方或双方的氧化物的绝缘体。另外，作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。包含铝和铪中的一方或双方的氧化物的绝缘体对氧、氢及水具有阻挡性。当绝缘体222对氢及水具有阻挡性时，可以抑制晶体管200的周围的结构体所包含的氢及水通过绝缘体222扩散到晶体管200的内侧，从而可以抑制氧化物230中的氧空位的生成。
[0194]
绝缘体222可以通过溅射法、cvd法、mbe法、pld法或ald法等形成。
[0195]
接着，在绝缘体222上形成绝缘膜224a。绝缘膜224a可以通过溅射法、cvd法、mbe法、pld法或ald法等形成。
[0196]
接着，优选进行加热处理。加热处理以250℃以上且650℃以下，优选以300℃以上且500℃以下，更优选以320℃以上且450℃以下进行即可。加热处理在氮或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。加热处理也可以在减压状态下进行。或者，加热处理也可以在氮或惰性气体气氛下进行加热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理。
[0197]
在本实施方式中，在氮气气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气气氛下以400℃的温度进行1小时的处理。通过进行该加热处理，可以去除绝缘膜224a所包含的水、氢等杂质。
[0198]
另外，也可以在形成绝缘体222之后进行加热处理。该加热处理可以采用上述加热处理的条件。
[0199]
在此，为了在绝缘膜224a中形成过剩氧区域，也可以在减压状态下进行包含氧的
等离子体处理。包含氧的等离子体处理例如优选采用包括用来产生使用微波的高密度等离子体的电源的装置。或者，也可以包括对衬底一侧供应rf(radio frequency：射频)的电源。通过使用高密度等离子体可以生成高密度氧自由基，且通过对衬底一侧供应rf可以将由高密度等离子体生成的氧自由基高效地导入绝缘膜224a中。或者，也可以在使用这种装置进行包含惰性气体的等离子体处理之后，为填补脱离的氧而进行包含氧的等离子体处理。另外，通过适当地选择该等离子体处理的条件，可以去除绝缘膜224a所包含的水、氢等杂质。此时，也可以不进行加热处理。
[0200]
在此，也可以在绝缘膜224a上例如通过溅射法进行氧化铝的成膜，并对该氧化铝进行cmp直到到达绝缘膜224a为止。通过进行该cmp，可以进行绝缘膜224a表面的平坦化及绝缘膜224a表面的平滑化。通过将该氧化铝配置于绝缘膜224a上进行cmp，容易检测出cmp的终点。此外，有时由于绝缘膜224a的一部分通过cmp被抛光而绝缘膜224a的厚度变薄，但是在绝缘膜224a的成膜时调整厚度，即可。通过进行绝缘膜224a表面的平坦化及平滑化，有时可以防止下面进行成膜的氧化物的覆盖率的降低并防止半导体装置的成品率的降低。此外，通过在绝缘膜224a上利用溅射法进行氧化铝的成膜，可以对绝缘膜224a添加氧，所以是优选的。
[0201]
接着，在绝缘膜224a上依次形成氧化膜230a以及氧化膜230b(参照图4a至图4c)。优选在不暴露于大气环境的情况下连续地形成上述氧化膜。通过以不暴露于大气的方式形成氧化膜，可以防止来自大气环境的杂质或水分附着于氧化膜230a及氧化膜230b，所以可以保持氧化膜230a与氧化膜230b的界面附近的清洁。
[0202]
氧化膜230a及氧化膜230b可以利用溅射法、cvd法、mbe法、pld法或ald法等形成。
[0203]
例如，在利用溅射法形成氧化膜230a以及氧化膜230b的情况下，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过增高溅射气体所包含的氧的比率，可以增加形成的氧化膜中的过剩氧。另外，在利用溅射法形成上述氧化膜的情况下，例如可以使用上述in-m-zn氧化物靶材。
[0204]
尤其是，在形成氧化膜230a时，有时溅射气体所包含的氧的一部分供应给绝缘膜224a。因此，氧化膜230a的溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。
[0205]
此外，在利用溅射法形成氧化膜230b的情况下，当在溅射气体所包含的氧的比率设定为1％以上且30％以下，优选为5％以上且20％以下的状态下进行成膜时，形成氧缺乏型氧化物半导体。将氧缺乏型氧化物半导体用于沟道形成区域的晶体管可以具有较高的场效应迁移率。
[0206]
在本实施方式中，利用溅射法使用in:ga:zn＝1:1:0.5[原子个数比](2:2:1[原子个数比])或1:3:4[原子个数比]的靶材形成氧化膜230a。另外，利用溅射法使用in:ga:zn＝4:2:4.1[原子个数比]或in:ga:zn＝1:1:1[原子个数比]的靶材形成氧化膜230b。上述氧化膜可以根据氧化物230所需的特性适当地选择成膜条件及原子个数比来形成。
[0207]
接着，也可以进行加热处理。作为加热处理的条件，可以利用上述加热处理条件。通过进行加热处理，可以去除氧化膜230a以及氧化膜230b中的水、氢等杂质。在本实施方式中，在氮气气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气气氛下以400℃的温度进行1小时的处理。
[0208]
接着在氧化膜230b上形成氧化膜243a。氧化膜243a可以通过溅射法、cvd法、mbe法、pld法或ald法等形成。氧化膜243a中的相对于in的ga的原子个数比优选比氧化膜230b中的相对于in的ga的原子个数比大。在本实施方式中，通过溅射法利用in:ga:zn＝1:3:4[原子个数比]的靶材，形成氧化膜243a。接着，在氧化膜243a上形成导电膜242a。导电膜242a可以通过溅射法、cvd法、mbe法、pld法或ald法等形成(参照图4a至图4c)。
[0209]
接着，将氧化膜230a、氧化膜230b、氧化膜243a及导电膜242a加工为岛状，来形成氧化物230a、氧化物230b、氧化物层243b及导电体层242b(参照图5a至图5c)。另外，虽然未图示，但是，在该工序中，有时绝缘膜224a中的不与氧化物230a重叠的区域的厚度变薄。
[0210]
在此，氧化物230a、氧化物230b、氧化物层243b及导电体层242b以其至少一部分与导电体205重叠的方式形成。此外，氧化物230a、氧化物230b、氧化物层243b及导电体层242b的侧面优选对绝缘体222的顶面大致垂直。在氧化物230a、氧化物230b、氧化物层243b及导电体层242b的侧面对绝缘体222的顶面大致垂直时，当设置多个晶体管200时能够实现小面积化、高密度化。或者，也可以采用氧化物230a、氧化物230b、氧化物层243b及导电体层242b与绝缘体222的顶面所形成的角度较小的结构。在此情况下，氧化物230a、氧化物230b、氧化物层243b及导电体层242b的侧面与绝缘体222的顶面所形成的角度优选为60
°
以上且小于70
°
。通过采用这种形状，在下面的工序中提高绝缘体272等的覆盖性，并可以减少空洞等缺陷。
[0211]
此外，在导电体层242b的侧面与导电体层242b的顶面之间具有弯曲面。就是说，侧面的端部和顶面的端部优选弯曲(以下，也称为圆形)。例如，在导电体层242b的端部，该弯曲面具有3nm以上且10nm以下，更优选为5nm以上且6nm以下的曲率半径。当端部不具有角部时，可以提高后面的成膜工序中的膜的覆盖性。
[0212]
另外，该氧化膜及导电膜的加工可以利用光刻法进行。另外，作为该加工可以利用干蚀刻法或湿蚀刻法。利用干蚀刻法的加工适用于微型加工。
[0213]
接着，在绝缘体224、氧化物230a、氧化物230b、氧化物层243b及导电体层242b上形成绝缘膜272a(参照图6a至图6c)。
[0214]
绝缘膜272a可以通过溅射法、cvd法、mbe法、pld法或ald法等形成。绝缘膜272a优选使用具有抑制氧透过的功能的绝缘膜。例如，可以通过溅射法或ald法形成氧化铝、氮化硅、氧化硅或氧化镓。
[0215]
接着，在绝缘膜272a上形成绝缘膜273a。绝缘膜273a可以通过溅射法、cvd法、mbe法、pld法或ald法等形成。例如，优选通过ald法形成氧化铝。在本实施方式中，通过ald法形成氧化铝(参照图6a至图6c)。也可以采用不形成绝缘膜273a的结构。
[0216]
接着，在绝缘膜273a上形成成为绝缘体280的绝缘膜。成为绝缘体280的绝缘膜可以利用溅射法、cvd法、mbe法、pld法或ald法等形成。接着，对成为绝缘体280的绝缘膜进行cmp处理来形成顶面平坦的绝缘体280(参照图7a至图7c)。
[0217]
接着，对绝缘体280的一部分、绝缘膜273a的一部分、绝缘膜272a的一部分、氧化物层243b的一部分、导电体层242b的一部分及绝缘膜224a的一部分进行加工来形成到达氧化物230b的开口。该开口优选以与导电体205重叠的方式形成。通过该开口的形成，形成氧化物243a、氧化物243b、导电体242a、导电体242b、绝缘体224、绝缘体272及绝缘体273(参照图7a至图7c)。
[0218]
此外，也可以以不同的条件对绝缘体280的一部分、绝缘膜273a的一部分、绝缘膜272a的一部分、氧化物层243b的一部分、导电体层242b的一部分及绝缘膜224a的一部分进行加工。例如，也可以通过干蚀刻法对绝缘体280的一部分进行加工，通过湿蚀刻法对绝缘膜273a的一部分进行加工，并通过干蚀刻法对绝缘膜272a的一部分、氧化物层243b的一部分、导电体层242b的一部分及绝缘膜224a一部分进行加工。
[0219]
通过进行上述干蚀刻等的处理，有时起因于蚀刻气体等的杂质附着于或扩散于氧化物230a及氧化物230b等的表面或内部。作为杂质，例如有氟或氯等。
[0220]
为了去除上述杂质等，进行洗涤。作为洗涤方法，有使用洗涤液等的湿式洗涤、使用等离子体的等离子处理以及使用加热处理的洗涤等，也可以适当地组合上述洗涤。
[0221]
作为湿式洗涤，可以使用用碳酸水或纯水稀释草酸、磷酸、氨水或氢氟酸等而成的水溶液进行洗涤处理。或者，可以使用纯水或碳酸水进行超声波洗涤。
[0222]
接着，也可以进行加热处理。加热处理也可以在减压下进行，并其中以不暴露于大气的方式连续地形成氧化膜230c。通过进行这种处理，可以去除附着于氧化物230b的表面等的水分及氢，而且减少氧化物230a及氧化物230b中的水分浓度及氢浓度。加热处理的温度优选为100℃以上且400℃以下。在本实施方式中，加热处理的温度为200℃(参照图8a至图8c)。
[0223]
在此，氧化膜230c优选以至少与氧化物230a的侧面的一部分、氧化物230b的侧面的一部分及顶面的一部分、氧化物243的侧面的一部分、导电体242的侧面的一部分、绝缘体272的侧面、绝缘体273的侧面及绝缘体280的侧面接触的方式设置。因为导电体242被氧化物243、绝缘体272、氧化膜230c围绕，所以可以抑制后面的工序中导电体242的氧化所导致的导电率的降低。
[0224]
氧化膜230c可以通过溅射法、cvd法、mbe法、pld法或ald法等形成。氧化膜230c中的相对于in的ga的原子个数比优选比氧化膜230b中的相对于in的ga的原子个数比大。在本实施方式中，通过溅射法利用in:ga:zn＝1:3:4[原子个数比]的靶材，形成氧化膜230c。
[0225]
注意，氧化膜230c也可以是叠层。例如，可以通过溅射法利用in:ga:zn＝1:3:4[原子个数比]的靶材进行沉积，连续地利用in:ga:zn＝4:2:4.1[原子个数比]的靶材进行沉积。
[0226]
尤其是，在形成氧化膜230c时，有时溅射气体所包含的氧的一部分供应给氧化物230a及氧化物230b。因此，氧化膜230c的溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。
[0227]
接着，也可以进行加热处理。加热处理也可以在减压下进行，并其中以不暴露于大气的方式连续地形成绝缘膜250a。通过进行这种处理，可以去除附着于氧化膜230c的表面等的水分及氢，而且减少氧化物230a、氧化物230b及氧化膜230c中的水分浓度及氢浓度。加热处理的温度优选为100℃以上且400℃以下(参照图9a至图9c)。
[0228]
绝缘膜250a可以利用溅射法、cvd法、mbe法、pld法或ald法等形成。作为绝缘膜250a，优选利用cvd法形成氧氮化硅。形成绝缘膜250a时的成膜温度优选为350℃以上且低于450℃，尤其优选为400℃左右。通过以400℃的温度形成绝缘膜250a，可以形成杂质少的绝缘体。
[0229]
接着，形成导电膜260aa及导电膜260ab。可以利用溅射法、cvd法、mbe法、pld法或
ald法等形成导电膜260aa及导电膜260ab。例如，优选利用cvd法。在本实施方式中，利用ald法形成导电膜260aa，利用cvd法形成导电膜260ab(参照图10a至图10c)。
[0230]
接着，通过利用cmp处理直到绝缘体280露出为止对氧化膜230c、绝缘膜250a、导电膜260aa及导电膜260ab进行抛光，形成氧化物230c、绝缘体250及导电体260(导电体260a及导电体260b)(参照图11a至图11c)。
[0231]
在此，导电体242以被氧化物243、绝缘体272、氧化物230c围绕的方式配置，因此可以抑制导电体242的氧化所导致的导电率的降低。
[0232]
接着，也可以进行加热处理。在本实施方式中，在氮气气氛下以400℃的温度进行1小时的处理。通过该加热处理，可以减少绝缘体250及绝缘体280中的水分浓度及氢浓度。
[0233]
接着，也可以在导电体260、氧化物230c、绝缘体250及绝缘体280上形成成为绝缘体282的绝缘膜。可以利用溅射法、cvd法、mbe法、pld法或ald法等形成成为绝缘体282的绝缘膜。作为成为绝缘体282的绝缘膜，例如，优选通过溅射法形成氧化铝。如此，通过与导电体260的顶面接触地形成绝缘体282，可以抑制后面的加热处理中绝缘体280所包含的氧被导电体260吸收，所以是优选的(参照图11a至图11c)。
[0234]
接着，也可以进行加热处理。在本实施方式中，在氮气气氛下以400℃的温度进行1小时的处理。通过进行该加热处理，可以将通过绝缘体282的成膜添加的氧注入到绝缘体280中。此外，该氧可以经过氧化物230c而注入到氧化物230a及氧化物230b。
[0235]
接着，也可以在绝缘体282上形成成为绝缘体274的绝缘体。成为绝缘体274的绝缘膜可以通过溅射法、cvd法、mbe法、pld法或ald法等形成(参照图11a至图11c)。
[0236]
接着，也可以在绝缘体274上形成成为绝缘体281的绝缘膜。可以通过溅射法、cvd法、mbe法、pld法或ald法等形成成为绝缘体281的绝缘膜。作为成为绝缘体281的绝缘膜，例如，优选通过溅射法形成氮化硅(参照图11a至图11c)。
[0237]
接着，在绝缘体272、绝缘体273、绝缘体280、绝缘体282、绝缘体274及绝缘体281中形成到达导电体242a及导电体242b的开口。使用光刻法形成该开口，即可。
[0238]
接着，形成成为绝缘体241的绝缘膜，并对该绝缘膜进行各向异性蚀刻来形成绝缘体241。可以利用溅射法、cvd法、mbe法、pld法或ald法等形成该绝缘膜。作为成为绝缘体241的绝缘膜，优选使用具有抑制水、氢等杂质、氧的透过的功能的绝缘膜。例如，优选通过ald法形成氧化铝或氮化硅。此外，作为各向异性蚀刻，例如进行干蚀刻法等，即可。通过使开口的侧壁部具有这种结构，可以抑制来自外部的氧的透过，并防止接下来要形成的导电体240a及导电体240b的氧化。此外，可以防止水、氢等杂质从导电体240a及导电体240b扩散到外部。
[0239]
接着，形成成为导电体240a及导电体240b的导电膜。成为导电体240a及导电体240b的导电膜优选是包含具有抑制水、氢等杂质的透过的功能的导电体的叠层结构。例如，可以是氮化钽、氮化钛等和钨、钼、铜等的叠层。成为导电体240的导电膜可以利用溅射法、cvd法、mbe法、pld法或ald法等形成。
[0240]
接着，通过进行cmp处理，去除成为导电体240a及导电体240b的导电膜的一部分，使绝缘体281露出。其结果是，只在上述开口残留该导电膜，由此可以形成其顶面平坦的导电体240a及导电体240b(参照图1a至图1c)。注意，有时由于该cmp处理而绝缘体281的一部分被去除。
[0241]
接着，形成成为导电体246的导电膜。成为导电体246的导电膜可以使用溅射法、cvd法、mbe法、pld法或ald法等形成。
[0242]
接着，通过光刻法对成为导电体246的导电膜进行加工，来形成与导电体240a的顶面接触的导电体246a及与导电体240b的顶面接触的导电体246b(参照图1a至图1c)。
[0243]
通过上述工序，可以制造包括图1a至图1c所示的晶体管200的半导体装置。如图4a至图11c所示，通过使用本实施方式所示的半导体装置的制造方法可以制造晶体管200。
[0244]
通过本发明的一个方式，可以提供一种通态电流大的半导体装置。另外，通过本发明的一个方式，可以提供一种具有高频率特性的半导体装置。另外，通过本发明的一个方式，可以提供一种可靠性良好的半导体装置。另外，通过本发明的一个方式，可以提供一种能够实现微型化或高集成化的半导体装置。另外，通过本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。另外，通过本发明的一个方式，可以提供一种关态电流小的半导体装置。另外，通过本发明的一个方式，可以提供一种功耗得到降低的半导体装置。另外，通过本发明的一个方式，可以提供一种生产率高的半导体装置。
[0245]
以上，本实施方式所示的结构、方法等可以与其他实施方式及其他实施例所示的结构、方法等适当地组合而实施。
[0246]
(实施方式2)在本实施方式中，参照图16及图17说明半导体装置的一个方式。
[0247]
[存储装置1]图16示出使用作为本发明的一个方式的半导体装置的存储装置的一个例子。图16所示的存储装置包括晶体管200、晶体管300以及电容器100。晶体管200设置在晶体管300的上方，电容器100设置在晶体管300及晶体管200的上方。此外，作为晶体管200，可以使用上述实施方式所说明的晶体管200等。
[0248]
晶体管200是其沟道形成在包含氧化物半导体的半导体层中的晶体管。因为晶体管200的关态电流小，所以通过将其用于存储装置，可以长期保持存储内容。换言之，由于不需要刷新工作或刷新工作的频度极低，所以可以充分降低存储装置的功耗。
[0249]
在图16所示的半导体装置中，布线1001与晶体管300的源极电连接，布线1002与晶体管300的漏极电连接。另外，布线1003与晶体管200的源极和漏极中的一个电连接，布线1004与晶体管200的第一栅极电连接，布线1006与晶体管200的第二栅极电连接。再者，晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器100的一个电极电连接，布线1005与电容器100的另一个电极电连接。
[0250]
此外，通过将图16所示的存储装置配置为矩阵状，可以构成存储单元阵列。
[0251]
<晶体管300>晶体管300设置在衬底311上，并包括：用作栅电极的导电体316、用作栅极绝缘体的绝缘体315、由衬底311的一部分构成的半导体区域313；以及用作源区域或漏区域的低电阻区域314a及低电阻区域314b。晶体管300可以是p沟道型或n沟道型。
[0252]
在此，在图16所示的晶体管300中，形成沟道的半导体区域313(衬底311的一部分)具有凸形状。另外，以隔着绝缘体315覆盖半导体区域313的侧面及顶面的方式设置导电体316。另外，导电体316可以使用调整功函数的材料。因为利用半导体衬底的凸部，所以这种晶体管300也被称为fin型晶体管。另外，也可以以与凸部的上表面接触的方式具有用来形
成凸部的掩模的绝缘体。此外，虽然在此示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以对soi衬底进行加工来形成具有凸部的半导体膜。
[0253]
注意，图16所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。
[0254]
<电容器100>在电容器100设置在晶体管200的上方。电容器100包括用作第一电极的导电体110、用作第二电极的导电体120及用作介电质的绝缘体130。
[0255]
此外，例如，也可以同时形成设置在导电体246上的导电体112及导电体110。另外，导电体112用作与电容器100、晶体管200或晶体管300电连接的插头或者布线。
[0256]
在图16中，导电体112及导电体110具有单层结构，但是不局限于该结构，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体之间的紧密性高的导电体。
[0257]
此外，绝缘体130例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪等，并以叠层或单层设置。
[0258]
例如，绝缘体130优选使用氧氮化硅等介电强度高的材料和高介电常数(high-k)材料的叠层结构。通过采用该结构，电容器100可以包括高介电常数(high-k)的绝缘体来确保充分的电容，并可以包括介电强度高的绝缘体来提高介电强度，从而可以抑制电容器100的静电破坏。
[0259]
注意，作为高介电常数(high-k)材料(相对介电常数高的材料)的绝缘体，有氧化镓、氧化铪、氧化锆、包含铝及铪的氧化物、包含铝及铪的氧氮化物、包含硅及铪的氧化物、包含硅及铪的氧氮化物或具有硅及铪的氮化物等。
[0260]
另一方面，作为介电强度高的材料(相对介电常数低的材料)，有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
[0261]
<布线层>在各结构体之间也可以设置有包括层间膜、布线及插头等的布线层。此外，布线层可以根据设计而设置为多个层。在此，在具有插头或布线的功能的导电体中，有时使用同一附图标记表示多个结构。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
[0262]
例如，在晶体管300上，作为层间膜依次层叠地设置有绝缘体320、绝缘体322、绝缘体324及绝缘体326。此外，与电容器100或晶体管200电连接的导电体328及导电体330等填埋于绝缘体320、绝缘体322、绝缘体324及绝缘体326中。另外，导电体328及导电体330被用作插头或布线。
[0263]
此外，用作层间膜的绝缘体可以被用作覆盖其下方的凹凸形状的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，也可以通过利用化学机械抛光(cmp)法等的平坦化处理实现平坦化。
[0264]
也可以在绝缘体326及导电体330上设置布线层。例如，在图16中，依次层叠有绝缘体350、绝缘体352及绝缘体354。另外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356用作插头或布线。
[0265]
同样地，在绝缘体210、绝缘体212、绝缘体214及绝缘体216中填充有导电体218及构成晶体管200的导电体。此外，导电体218用作与电容器100或晶体管300电连接的插头或布线。再者，在导电体120及绝缘体130上设置有绝缘体150。
[0266]
作为能够用作层间膜的绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物、金属氮氧化物等。
[0267]
例如，通过将相对介电常数低的材料用于用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
[0268]
例如，优选将相对介电常数低的绝缘体用于绝缘体150、绝缘体212、绝缘体352及绝缘体354等。例如，该绝缘体优选含有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。或者，该绝缘体优选具有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅和树脂的叠层结构。由于氧化硅及氧氮化硅具有热稳定性，因此通过将其与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯或丙烯酸等。
[0269]
此外，通过由具有抑制氢等杂质及氧透过的功能的绝缘体围绕使用氧化物半导体的晶体管，可以使晶体管的电特性稳定。因此，作为绝缘体210及绝缘体350等，使用具有抑制氢等杂质及氧的透过的功能的绝缘体，即可。
[0270]
作为具有抑制氢等杂质及氧透过的功能的绝缘体，例如可以以单层或叠层使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体。具体而言，作为具有抑制氢等杂质及氧透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
[0271]
作为能够用于布线、插头的导电体优选使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、以及钌等的金属元素中的一种以上的材料。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
[0272]
例如，作为导电体328、导电体330、导电体356、导电体218及导电体112等，可以以单层或叠层使用由上述材料形成的金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料形成。通过使用低电阻导电材料可以降低布线电阻。
[0273]
<设置有氧化物半导体的层的布线或插头>注意，在将氧化物半导体用于晶体管200时，有时在氧化物半导体附近设置具有过剩氧区域的绝缘体。在此情况下，优选在该具有过剩氧区域的绝缘体和设置于该具有过剩氧区域的绝缘体的导电体之间设置具有阻挡性的绝缘体。
[0274]
例如，在图16中，优选在具有过剩氧的绝缘体224和导电体245之间设置绝缘体276。通过使绝缘体276和绝缘体222、绝缘体272以及绝缘体273接触地设置，绝缘体224及晶体管200可以具有由具有阻挡性的绝缘体密封的结构。再者，绝缘体276优选与绝缘体280接触。通过采用该结构，可以进一步抑制氧及杂质的扩散。
[0275]
也就是说，通过设置绝缘体276，可以抑制绝缘体224所具有的过剩氧被导电体245
吸收。此外，通过具有绝缘体276，可以抑制作为杂质的氢经过导电体245扩散到晶体管200。
[0276]
另外，作为绝缘体276，优选使用具有抑制水或氢等杂质及氧的扩散的功能的绝缘性材料。例如，优选使用氧化铝或氧化铪等。此外，例如还可以使用氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕或氧化钽等的金属氧化物、氮氧化硅或氮化硅等。
[0277]
以上是对结构例子的说明。通过采用本结构，可以在使用具有包含氧化物半导体的晶体管的半导体装置中抑制电特性变动的同时提高可靠性。另外，可以提供一种包含通态电流大的氧化物半导体的晶体管。此外，可以提供一种包含关态电流小的氧化物半导体的晶体管。另外，可以提供一种功耗得到降低的半导体装置。
[0278]
[存储装置2]图17示出使用作为本发明的一个方式的半导体装置的存储装置的一个例子。图17所示的存储装置除了包括图16所示的晶体管200、晶体管300及电容器100的半导体装置以外还包括晶体管400。
[0279]
晶体管400可以控制晶体管200的第二栅极电压。例如，采用晶体管400的第一栅极及第二栅极与源极二极管连接并且晶体管400的源极与晶体管200的第二栅极连接的结构。当在该结构中保持晶体管200的第二栅极的负电位时，晶体管400的第一栅极与源极间的电压及第二栅极与源极间的电压成为0v。在晶体管400中，由于第二栅极电压及第一栅极电压为0v时的漏极电流非常小，所以即使没有向晶体管200及晶体管400供应电力，也可以长时间保持晶体管200的第二栅极的负电位。由此，包括晶体管200及晶体管400的存储装置可以长期间保持存储内容。
[0280]
因此，在图17中，布线1001与晶体管300的源极电连接，布线1002与晶体管300的漏极电连接。另外，布线1003与晶体管200的源极和漏极中的一个电连接，布线1004与晶体管200的第一栅极电连接，布线1006与晶体管200的第二栅极电连接。再者，晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器100的一个电极电连接，布线1005与电容器100的另一个电极电连接。布线1007与晶体管400的源极电连接，布线1008与晶体管400的第一栅极电连接，布线1009与晶体管400的第二栅极电连接，布线1010与晶体管400的漏极电连接。在此，布线1006、布线1007、布线1008及布线1009电连接。
[0281]
此外，通过将图17所示的存储装置与图16所示的存储装置同样地配置为矩阵状，可以构成存储单元阵列。注意，一个晶体管400可以控制多个晶体管200的第二栅极电压。因此，优选使晶体管400的个数少于晶体管200。
[0282]
<晶体管400>晶体管400形成在与晶体管200相同的层上，由此可以同时制造它们。晶体管400包括：用作第一栅电极的导电体460(导电体460a及导电体460b)；用作第二栅电极的导电体405；用作栅极绝缘层的绝缘体222、绝缘体224及绝缘体450；包括形成沟道的区域的氧化物430c；用作源极和漏极中的一个的导电体442a、氧化物443a、氧化物432a及氧化物432b；用作源极和漏极中的另一个的导电体442b、氧化物443b、氧化物431a及氧化物431b；以及导电体440(导电体440a及导电体440b)。
[0283]
在晶体管400中，导电体405与导电体205是相同的层。氧化物431a及氧化物432a与氧化物230a是相同的层，氧化物431b及氧化物432b与氧化物230b是相同的层。导电体442a及导电体442b与导电体242是相同的层。氧化物443a及氧化物443b与氧化物243是相同的
层。氧化物430c与氧化物230c是相同的层。绝缘体450与绝缘体250是相同的层。导电体460与导电体260是相同的层。
[0284]
注意，形成在相同的层中的结构体可以同时形成。例如，氧化物430c可以通过对氧化膜230c进行加工来形成。
[0285]
与氧化物230等同样，在用作晶体管400的活性层的氧化物430c中，减少了氧空位和氢或水等杂质。因此，可以使晶体管400的阈值电压大于0v，减少关态电流，并使第二栅极电压及第一栅极电压为0v时的漏极电流非常小。
[0286]
<切割线>下面，对在将大面积衬底按每个半导体元件分割而得到芯片形状的多个半导体装置时设置的切割线(也称为分割线、分断线或截断线)进行说明。作为分割方法，例如，有时，首先在衬底中形成用来分断半导体元件的槽(切割线)之后，在切割线处截断，得到被分断(被分割)的多个半导体装置。
[0287]
在此，例如，如图17所示，优选以与绝缘体272和绝缘体222接触的区域成为切割线的方式进行设计。也就是说，在设置在包括多个晶体管200的存储单元及晶体管400的边缘的成为切割线的区域附近，在绝缘体224中设置开口。此外，以覆盖绝缘体224的侧面的方式设置绝缘体272。
[0288]
也就是说，在设置在上述绝缘体224的开口中，绝缘体222与绝缘体272接触。例如，此时，也可以使用相同的材料及相同的方法形成绝缘体222和绝缘体272。通过使用相同的材料及相同的方法形成绝缘体222和绝缘体272，可以提高紧密性。例如，优选使用氧化铝。
[0289]
通过采用该结构，可以使绝缘体222及绝缘体272包围绝缘体224、晶体管200及晶体管400。绝缘体222及绝缘体272由于具有抑制氧、氢及水的扩散的功能，所以即使如本实施方式所示那样按形成有半导体元件的电路区域将衬底分割加工为多个芯片，也可以防止氢或水等杂质从截断的衬底的侧面方向混入并扩散到晶体管200及晶体管400。
[0290]
通过采用该结构，可以防止绝缘体224中的过剩氧扩散到绝缘体272及绝缘体222的外部。因此，绝缘体224中的过剩氧高效地被供应到晶体管200或晶体管400中形成沟道的氧化物中。通过该氧，可以减少晶体管200或晶体管400中的形成沟道的氧化物的氧空位。由此，可以使晶体管200或晶体管400中的形成沟道的氧化物成为缺陷态密度低且具有稳定的特性的氧化物半导体。也就是说，可以在抑制晶体管200或晶体管400的电特性变动的同时提高可靠性。
[0291]
以上，本实施方式所示的结构、方法等可以与其他实施方式及其他实施例所示的结构、方法等适当地组合而实施。
[0292]
(实施方式3)在本实施方式中，参照图18a至图19h，对根据本发明的一个方式的使用将氧化物用于半导体的晶体管(以下有时称为os晶体管)及电容器的存储装置(以下有时称为os存储装置)进行说明。os存储装置是至少包括电容器和控制该电容器的充放电的os晶体管的存储装置。因os晶体管的关态电流极小所以os存储装置具有优良的保持特性，从而可以被用作非易失性存储器。
[0293]
<存储装置的结构例子>图18a示出os存储装置的结构的一个例子。存储装置1400包括外围电路1411及存储单
元阵列1470。外围电路1411包括行电路1420、列电路1430、输出电路1440、控制逻辑电路1460。
[0294]
列电路1430例如包括列译码器、预充电电路、读出放大器及写入电路等。预充电电路具有对布线进行预充电的功能。读出放大器具有放大从存储单元读出的数据信号的功能。注意，上述布线是连接到存储单元阵列1470所包括的存储单元的布线，下面描述其详细内容。被放大的数据信号作为数据信号rdata通过输出电路1440输出到存储装置1400的外部。此外，行电路1420例如包括行译码器、字线驱动器电路等，并可以选择要存取的行。
[0295]
对存储装置1400从外部供应作为电源电压的低电源电压(vss)、外围电路1411用高电源电压(vdd)及存储单元阵列1470用高电源电压(vil)。此外，对存储装置1400从外部输入控制信号(ce、we、re)、地址信号addr及数据信号wdata。地址信号addr被输入到行译码器及列译码器，wdata被输入到写入电路。
[0296]
控制逻辑电路1460对来自外部的输入信号(ce、we、re)进行处理来生成行译码器及列译码器的控制信号。ce是芯片使能信号，we是写入使能信号，并且re是读出使能信号。控制逻辑电路1460所处理的信号不局限于此，根据需要，对其他输入信号进行处理而生成行译码器或列译码器的控制信号即可。
[0297]
存储单元阵列1470包括配置为行列状的多个存储单元mc及多个布线。注意，连接存储单元阵列1470和行电路1420的布线的数量取决于存储单元mc的结构、包括在一个列中的存储单元mc的数量等。此外，连接存储单元阵列1470和列电路1430的布线的数量取决于存储单元mc的结构、包括在一个行中的存储单元mc的数量等。
[0298]
另外，虽然在图18a中示出在同一平面上形成外围电路1411和存储单元阵列1470的例子，但是本实施方式不局限于此。例如，如图18b所示，也可以以重叠于外围电路1411的一部分上的方式设置存储单元阵列1470。例如，也可以采用以重叠于存储单元阵列1470下的方式设置读出放大器的结构。
[0299]
在图19a至图19h中说明能够适用于上述存储单元mc的存储单元的结构例子。
[0300]
[dosram]图19a至图19c示出dram的存储单元的电路结构例子。在本说明书等中，有时将使用1os晶体管1电容器型存储单元的dram称为dosram(dynamic oxide semiconductor random access memory)。图19a所示的存储单元1471包括晶体管m1及电容器ca。另外，晶体管m1包括栅极(有时称为前栅极)及背栅极。
[0301]
晶体管m1的第一端子与电容器ca的第一端子连接，晶体管m1的第二端子与布线bil连接，晶体管m1的栅极与布线wol连接，晶体管m1的背栅极与布线bgl连接。电容器ca的第二端子与布线cal连接。
[0302]
布线bil被用作位线，布线wol被用作字线。布线cal被用作用来对电容器ca的第二端子供应指定的电位的布线。在数据的写入及读出时，优选对布线cal供应低电平电位。布线bgl被用作用来对晶体管m1的背栅极供应电位的布线。通过对布线bgl供应任意电位，可以增加或减少晶体管m1的阈值电压。
[0303]
此外，存储单元mc不局限于存储单元1471，而可以改变其电路结构。例如，存储单元mc也可以采用如图19b所示的存储单元1472那样的晶体管m1的背栅极不与布线bgl连接而与布线wol连接的结构。另外，例如，存储单元mc也可以是如图19c所示的存储单元1473那
样的由单栅极结构的晶体管m1，即不包括背栅极的晶体管m1构成的存储单元。
[0304]
在将上述实施方式所示的半导体装置用于存储单元1471等的情况下，作为晶体管m1可以使用晶体管200，作为电容器ca可以使用电容器100。通过作为晶体管m1使用os晶体管，可以使晶体管m1的泄漏电流为极小。换言之，因为可以由晶体管m1长时间保持写入的数据，所以可以降低存储单元的刷新频率。此外，还可以不进行存储单元的刷新工作。此外，由于泄漏电流极小，因此可以将多值数据或模拟数据保持在存储单元1471、存储单元1472、存储单元1473中。
[0305]
此外，在dosram中，在如上所述那样地采用以重叠于存储单元阵列1470下的方式设置读出放大器的结构时，可以缩短位线。由此，位线电容减小，从而可以减少存储单元的存储电容。
[0306]
[nosram]图19d至图19h示出2晶体管1电容器的增益单元型存储单元的电路结构例子。图19d所示的存储单元1474包括晶体管m2、晶体管m3、电容器cb。另外，晶体管m2包括前栅极(有时简称为栅极)及背栅极。在本说明书等中，有时将包括将os晶体管用于晶体管m2的增益单元型存储单元的存储装置称为nosram(nonvolatile oxide semiconductor ram)。
[0307]
晶体管m2的第一端子与电容器cb的第一端子连接，晶体管m2的第二端子与布线wbl连接，晶体管m2的栅极与布线wol连接，晶体管m2的背栅极与布线bgl连接。电容器cb的第二端子与布线cal连接。晶体管m3的第一端子与布线rbl连接，晶体管m3的第二端子与布线sl连接，晶体管m3的栅极与电容器cb的第一端子连接。
[0308]
布线wbl被用作写入位线，布线rbl被用作读出位线，布线wol被用作字线。布线cal被用作用来对电容器cb的第二端子供应指定的电位的布线。在数据的写入、保持及读出时，优选对布线cal供应低电平电位。布线bgl被用作用来对晶体管m2的背栅极供应电位的布线。通过对布线bgl供应任意电位，可以增加或减少晶体管m2的阈值电压。
[0309]
此外，存储单元mc不局限于存储单元1474，而可以适当地改变其电路结构。例如，存储单元mc也可以采用如图19e所示的存储单元1475那样的晶体管m2的背栅极不与布线bgl连接，而与布线wol连接的结构。另外，例如，存储单元mc也可以是如图19f所示的存储单元1476那样的由单栅极结构的晶体管m2，即不包括背栅极的晶体管m2构成的存储单元。此外，例如，存储单元mc也可以具有如图19g所示的存储单元1477那样的将布线wbl和布线rbl组合为一个布线bil的结构。
[0310]
在将上述实施方式所示的半导体装置用于存储单元1474等的情况下，作为晶体管m2可以使用晶体管200，作为晶体管m3可以使用晶体管300，作为电容器cb可以使用电容器100。通过作为晶体管m2使用os晶体管，可以使晶体管m2的泄漏电流为极小。由此，因为可以由晶体管m2长时间保持写入的数据，所以可以降低存储单元的刷新频率。此外，还可以不进行存储单元的刷新工作。此外，由于泄漏电流极小，因此可以将多值数据或模拟数据保持在存储单元1474中。存储单元1475至1477也是同样的。
[0311]
另外，晶体管m3也可以是在沟道形成区域中包含硅的晶体管(以下有时称为si晶体管)。si晶体管的导电型可以是n沟道型或p沟道型。si晶体管的场效应迁移率有时比os晶体管高。因此，作为用作读出晶体管的晶体管m3，也可以使用si晶体管。此外，通过将si晶体管用于晶体管m3，可以层叠于晶体管m3上地设置晶体管m2，从而可以减少存储单元的占有
面积，并可以实现存储装置的高集成化。
[0312]
此外，晶体管m3也可以是os晶体管。在将os晶体管用于晶体管m2、m3时，在存储单元阵列1470中可以只使用n型晶体管构成电路。
[0313]
另外，图19h示出3晶体管1电容器的增益单元型存储单元的一个例子。图19h所示的存储单元1478包括晶体管m4至m6及电容器cc。电容器cc可以适当地设置。存储单元1478与布线bil、rwl、wwl、bgl及gndl电连接。布线gndl是供应低电平电位的布线。另外，也可以将存储单元1478电连接到布线rbl、wbl，而不与布线bil电连接。
[0314]
晶体管m4是包括背栅极的os晶体管，该背栅极与布线bgl电连接。另外，也可以使晶体管m4的背栅极和栅极互相电连接。或者，晶体管m4也可以不包括背栅极。
[0315]
另外，晶体管m5、m6各自可以是n沟道型si晶体管或p沟道型si晶体管。或者，晶体管m4至m6都是os晶体管。在此情况下，可以在存储单元阵列1470中只使用n型晶体管构成电路。
[0316]
在将上述实施方式所示的半导体装置用于存储单元1478时，作为晶体管m4可以使用晶体管200，作为晶体管m5、m6可以使用晶体管300，作为电容器cc可以使用电容器100。通过作为晶体管m4使用os晶体管，可以使晶体管m4的泄漏电流为极小。
[0317]
注意，本实施方式所示的外围电路1411及存储单元阵列1470等的结构不局限于上述结构。也可以根据需要改变，去除或追加这些电路及连接到该电路的布线、电路元件等的配置或功能。
[0318]
以上，本实施方式所示的结构、方法等可以与其他实施方式及其他实施例所示的结构、方法等适当地组合而实施。
[0319]
(实施方式4)在本实施方式中，参照图20a和图20b说明安装有本发明的半导体装置的芯片1200的一个例子。在芯片1200上安装有多个电路(系统)。如此，在一个芯片上集成有多个电路(系统)的技术有时被称为系统芯片(system on chip:soc)。
[0320]
如图20a所示，芯片1200包括中央处理器(cpu)1211、图形处理器(gpu)1212、一个或多个模拟运算部1213、一个或多个存储控制器1214、一个或多个接口1215、一个或多个网络电路1216等。
[0321]
在芯片1200上设置有凸块(未图示)，该凸块如图20b所示那样与印刷线路板(pcb)1201的第一面连接。此外，在pcb1201的第一面的背面设置有多个凸块1202，该凸块1202与母板1203连接。
[0322]
此外，也可以在母板1203上设置有dram1221、闪存1222等存储装置。例如，可以将上述实施方式所示的dosram应用于dram1221。此外，例如，可以将上述实施方式所示的nosram应用于闪存1222。
[0323]
cpu1211优选具有多个cpu核。此外，gpu1212优选具有多个gpu核。此外，cpu1211和gpu1212可以分别具有暂时储存数据的存储器。或者，也可以在芯片1200上设置有cpu1211和gpu1212共同使用的存储器。可以将上述nosram或dosram应用于该存储器。此外，gpu1212适合用于多个数据的并行计算，其可以用于图像处理或积和运算。通过作为gpu1212设置使用本发明的氧化物半导体的图像处理电路或积和运算电路，可以以低耗电量执行图像处理及积和运算。
[0324]
此外，因为在同一芯片上设置有cpu1211和gpu1212，所以可以缩短cpu1211和gpu1212之间的布线，而可以以高速进行从cpu1211到gpu1212的数据传送、cpu1211及gpu1212所具有存储器之间的数据传送以及gpu1212中的运算结束之后的从gpu1212到cpu1211的运算结果传送。
[0325]
模拟运算部1213具有模拟/数字(a/d)转换电路和数字/模拟(d/a)转换电路中的一方或双方。此外，也可以在模拟运算部1213中设置上述积和运算电路。
[0326]
存储控制器1214具有用作dram1221的控制器的电路及用作闪存1222的接口的电路。
[0327]
接口1215具有与如显示装置、扬声器、麦克风、影像拍摄装置、控制器等外部连接设备之间的接口电路。控制器包括鼠标、键盘、游戏机用控制器等。作为上述接口，可以使用通用串行总线(usb)、高清晰度多媒体接口(hdmi)(注册商标)等。
[0328]
网络电路1216具有局域网(lan)等网络电路。此外，还可以具有网络安全用电路。
[0329]
上述电路(系统)可以经同一制造工序形成在芯片1200上。由此，即使芯片1200所需的电路个数增多，也不需要增加制造工序，可以以低成本制造芯片1200。
[0330]
可以将包括设置有具有gpu1212的芯片1200的pcb1201、dram1221以及闪存1222的母板1203称为gpu模块1204。
[0331]
gpu模块1204因具有使用soc技术的芯片1200而可以减少其尺寸。此外，gpu模块1204因具有高图像处理能力而适合用于智能手机、平板终端、膝上型个人计算机、便携式(可携带)游戏机等便携式电子设备。此外，通过利用使用gpu1212的积和运算电路，可以执行深度神经网络(dnn)、卷积神经网络(cnn)、递归神经网络(rnn)、自动编码器、深度玻尔兹曼机(dbm)、深度置信网络(dbn)等运算，由此可以将芯片1200用作ai芯片，或者，可以将gpu模块用作ai系统模块。
[0332]
以上，本实施方式所示的结构、方法等可以与其他实施方式及其他实施例所示的结构、方法等适当地组合而实施。
[0333]
(实施方式5)在本实施方式中，说明使用上述实施方式所示的半导体装置的存储装置的应用例子。上述实施方式所示的半导体装置例如可以应用于各种电子设备(例如，信息终端、计算机、智能手机、电子书阅读器终端、数码相机(也包括摄像机)、录像再现装置、导航系统等)的存储装置。注意，在此，计算机包括平板电脑、笔记型计算机、台式计算机以及大型计算机诸如服务器系统。或者，上述实施方式所示的半导体装置应用于存储器卡(例如，sd卡)、usb存储器、ssd(固态硬盘)等各种可移动存储装置。图21a至图21e示意性地示出可移动存储装置的几个结构例子。例如，上述实施方式所示的半导体装置加工为被封装的存储器芯片并用于各种存储装置或可移动存储器。
[0334]
图21a是usb存储器的示意图。usb存储器1100包括外壳1101、盖子1102、usb连接器1103及基板1104。基板1104被容纳在外壳1101中。例如，基板1104上安装有存储器芯片1105及控制器芯片1106。可以将上述实施方式所示的半导体装置组装于基板1104上的存储器芯片1105等。
[0335]
图21b是sd卡的外观示意图，图21c是sd卡的内部结构的示意图。sd卡1110包括外壳1111、连接器1112及基板1113。基板1113被容纳在外壳1111中。例如，基板1113上安装有
存储器芯片1114及控制器芯片1115。通过在基板1113的背面一侧也设置存储器芯片1114，可以增大sd卡1110的容量。此外，也可以将具有无线通信功能的无线芯片设置于基板1113。由此，通过主机装置与sd卡1110之间的无线通信，可以进行存储器芯片1114的数据的读出及写入。可以将上述实施方式所示的半导体装置组装于基板1113上的存储器芯片1114等。
[0336]
图21d是ssd的外观示意图，图21e是ssd的内部结构的示意图。ssd1150包括外壳1151、连接器1152及基板1153。基板1153被容纳在外壳1151中。例如，基板1153上安装有存储器芯片1154、存储器芯片1155及控制器芯片1156。存储器芯片1155为控制器芯片1156的工作存储器，例如，可以使用dosram芯片。通过在基板1153的背面一侧也设置存储器芯片1154，可以增大ssd1150的容量。可以将上述实施方式所示的半导体装置组装于基板1153上的存储器芯片1154等。
[0337]
以上，本实施方式所示的结构、方法等可以与其他实施方式及其他实施例所示的结构、方法等适当地组合而实施。
[0338]
(实施方式6)在本实施方式中，参照图22a至图22d、图22e1、图22e2以及图22f对可使用本发明的一个方式的半导体装置的电子设备的具体例子进行说明。
[0339]
更具体而言，根据本发明的一个方式的半导体装置可以应用于如cpu、gpu等处理器或芯片。图22a至图22d、图22e1、图22e2以及图22f示出具有根据本发明的一个方式的如cpu、gpu等处理器或芯片的电子设备的具体例子。
[0340]
<电子设备及系统>根据本发明的一个方式的gpu或芯片可以安装在各种各样的电子设备。作为电子设备的例子，例如除了电视装置、台式或笔记本型个人计算机、用于计算机等的显示器、数字标牌(digital signage)、弹珠机等大型游戏机等具有较大的屏幕的电子设备以外，还可以举出数码相机、数码摄像机、数码相框、移动电话机、便携式游戏机、便携式信息终端、声音再现装置等。此外，通过将根据本发明的一个方式的集成电路或芯片设置在电子设备中，可以使电子设备具备人工智能。
[0341]
本发明的一个方式的电子设备也可以包括天线。通过由天线接收信号，可以在显示部上显示影像或信息等。此外，在电子设备包括天线及二次电池时，可以将天线用于非接触电力传送。
[0342]
本发明的一个方式的电子设备也可以包括传感器(该传感器具有测定如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)。
[0343]
本发明的一个方式的电子设备可以具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图片、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期或时间等的功能；执行各种软件(程序)的功能；进行无线通信的功能；读出储存在存储介质中的程序或数据的功能；等。图22a至图22d、图22e1、图22e2以及图22f示出电子设备的例子。
[0344]
[移动电话机]图22a示出信息终端之一的移动电话机(智能手机)。信息终端5500包括框体5510及显示部5511，作为输入界面在显示部5511中具备触控面板，并且在框体5510上设置有按钮。
[0345]
通过将本发明的一个方式的芯片应用于信息终端5500，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出识别会话来将该会话的内容显示在显示部5511上的应用程序、识别由使用者输入到显示部5511所具备的触控面板的文字或图形等来将该文字或该图形显示在显示部5511上的应用程序、执行指纹或声纹等的生物识别的应用程序等。
[0346]
[信息终端1]图22b示出台式信息终端5300。台式信息终端5300包括信息终端主体5301、显示器5302及键盘5303。
[0347]
与上述信息终端5500同样，通过将本发明的一个方式的芯片应用于台式信息终端5300，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出设计支援软件、文章校对软件、菜单自动生成软件等。此外，通过使用台式信息终端5300，可以研发新颖的人工智能。
[0348]
注意，在上述例子中，图22a及图22b示出智能手机及台式信息终端作为电子设备的例子，但是也可以将本发明的一个方式应用于智能手机及台式信息终端以外的信息终端。作为智能手机及台式信息终端以外的信息终端，例如可以举出pda(personal digital assistant：个人数码助理)、笔记本式信息终端、工作站等。
[0349]
[电器产品]图22c示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。
[0350]
通过将本发明的一个方式的芯片应用于电冷藏冷冻箱5800，可以实现具备人工智能的电冷藏冷冻箱5800。通过利用人工智能，可以使电冷藏冷冻箱5800具有基于储存在电冷藏冷冻箱5800中的食品或该食品的保质期等自动生成菜单的功能、根据所储存的食品自动调整电冷藏冷冻箱5800的温度的功能。
[0351]
在上述例子中，作为电器产品说明了电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、ih炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
[0352]
[游戏机]图22d示出游戏机的一个例子的便携式游戏机5200。便携式游戏机5200包括外壳5201、显示部5202及按钮5203等。
[0353]
通过将本发明的一个方式的gpu或芯片应用于便携式游戏机5200，可以实现低功耗的便携式游戏机5200。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
[0354]
此外，通过将本发明的一个方式的gpu或芯片应用于便携式游戏机5200，可以实现具备人工智能的便携式游戏机5200。
[0355]
游戏的进展、游戏中出现的生物的言行、游戏上发生的现象等的表现本来是由该游戏所具有的程序规定的，但是通过将人工智能应用于便携式游戏机5200，可以实现不局限于游戏的程序的表现。例如，可以实现游戏玩者提问的内容、游戏的进展情况、时间、游戏上出现的人物的言行变化等的表现。
[0356]
此外，当使用便携式游戏机5200玩需要多个人玩的游戏时，可以利用人工智能构
成拟人的游戏玩者，由此可以将人工智能的游戏玩者当作对手，一个人也可以玩多个人玩的游戏。
[0357]
虽然图22d示出便携式游戏机作为游戏机的一个例子，但是应用本发明的一个方式的gpu或芯片的游戏机不局限于此。作为应用本发明的一个方式的gpu或芯片的游戏机，例如可以举出家用固定式游戏机、设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[0358]
[移动体]本发明的一个方式的gpu或芯片可以应用于作为移动体的汽车及汽车的驾驶席周边。
[0359]
图22e1是示出移动体的一个例子的汽车5700的图，图22e2是示出汽车室内的前挡风玻璃周边的图。图22e2示出安装在仪表盘的显示面板5701、显示面板5702、显示面板5703以及安装在支柱的显示面板5704。
[0360]
显示面板5701至显示面板5703可以提供速度表、转速计、行驶距离、加油量、排档状态、空调的设定以及其他各种信息。此外，使用者可以根据喜好适当地改变显示面板所显示的显示内容及布局等，可以提高设计性。显示面板5701至显示面板5703还可以用作照明装置。
[0361]
通过将由设置在汽车5700的摄像装置(未图示)拍摄的影像显示在显示面板5704上，可以补充被支柱遮挡的视野(死角)。也就是说，通过显示由设置在汽车5700外侧的摄像装置拍摄的影像，可以补充死角，从而可以提高安全性。此外，通过显示补充看不到的部分的影像，可以更自然、更舒适地确认安全。显示面板5704还可以用作照明装置。
[0362]
因为可以将本发明的一个方式的gpu或芯片用作人工智能的构成要素，例如可以将该芯片用于汽车5700的自动驾驶系统。该芯片也可以用于进行导航、危险预测等的系统。此外，可以在显示面板5701至显示面板5704上显示导航、危险预测等信息。
[0363]
虽然在上述例子中作为移动体的一个例子说明了汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等，可以对这些移动体应用本发明的一个方式的芯片，以提供利用人工智能的系统。
[0364]
[广播电视系统]本发明的一个方式的gpu或芯片可以应用于广播电视系统。
[0365]
图22f示意性地示出广播电视系统中的数据传送。具体而言，图22f示出从广播电视台5680发送的电波(广播电视信号)到达每个家庭的电视接收机(tv)5600的路径。tv5600具备接收机(未图示)，由此天线5650所接收的广播电视信号通过该接收机输入tv5600。
[0366]
虽然在图22f中示出超高频率(uhf)天线作为天线5650，但是可以使用bs及110度cs天线、cs天线等作为天线5650。
[0367]
电波5675a及电波5675b为地面广播电视信号，电波塔5670放大所接收的电波5675a并发送电波5675b。各家庭通过用天线5650接收电波5675b，就可以用tv5600收看地面tv播放。此外，广播电视系统可以为利用人造卫星的卫星广播电视、利用光路线的数据广播电视等而不局限于图22f所示的地面广播电视。
[0368]
此外，也可以将本发明的一个方式的芯片应用于上述广播电视系统，以实现利用人工智能的广播电视系统。当从广播电视台5680向每个家庭的tv5600发送广播电视数据
时，利用编码器进行广播电视数据的压缩；当天线5650接收该广播电视数据时，利用包括在tv5600中的接收机的解码器进行该广播电视数据的恢复。通过利用人工智能，例如可以在编码器的压缩方法之一的变动补偿预测中识别包含在显示图像中的显示模型。此外，也可以进行利用人工智能的帧内预测等。例如，当tv5600接收低分辨率的广播电视数据而进行高分辨率的显示时，可以在解码器所进行的广播电视数据的恢复中进行上转换等图像的补充处理。
[0369]
上述利用人工智能的广播电视系统适合用于广播电视数据量增大的超高清晰度电视(uhdtv:4k、8k)播放。
[0370]
此外，作为tv5600一侧的人工智能的应用，例如，可以在tv5600内设置具备人工智能的录像装置。通过采用这种结构，可以使该具备人工智能的录像装置学习使用者的爱好，而可以自动对符合使用者的爱好的电视节目录像。
[0371]
在本实施方式中说明的电子设备、该电子设备的功能、人工智能的应用例子以及其效果等可以与其他的电子设备的记载适当地组合而实施。
[0372]
以上，本实施方式所示的结构、方法等可以与其他实施方式及其他实施例所示的结构、方法等适当地组合而实施。[实施例1]
[0373]
在本实施例中，对在氧化物上设置导电体而成的叠层体的薄层电阻进行测量。作为氧化物上的导电体使用氮化钽，对氮化钽的薄层电阻进行测量。说明用于测量的样品。
[0374]
首先，说明样品a的制造方法。在氯化氢(hcl)气氛下，对包含硅的衬底的表面进行加热处理，在衬底上形成厚度为100nm的氧化硅膜。接着，通过cvd法在氧化硅膜上形成厚度为300nm的氧氮化硅膜。此外，通过离子注入法对该氧氮化硅膜注入氧，以便使该氧氮化硅膜用作氧供应膜。接着，通过溅射法，利用in:ga:zn＝4:2:4.1[原子个数比]的靶材在该氧氮化硅膜上形成厚度为5nm的第一氧化物。然后，通过溅射法在第一氧化物上形成厚度为5nm的氮化钽膜。利用包含ta的靶材在含有氩和氮的气氛下，以室温形成氮化钽膜。
[0375]
接着，说明样品b。作为样品b，与上述样品a同样地使用形成有第一氧化物的样品。通过溅射法，利用in:ga:zn＝1:3:4[原子个数比]的靶材在第一氧化物上形成厚度为1nm的第二氧化物。然后，在第二氧化物上，与样品a同样地形成氮化钽膜。
[0376]
接着，说明样品c。作为样品c，与上述样品a及样品b同样地使用形成有第一氧化物的样品。通过溅射法，利用in:ga:zn＝1:3:4[原子个数比]的靶材在第一氧化物上形成厚度为5nm的第二氧化物。然后，在第二氧化物上，与样品a及样品b同样地形成氮化钽膜。
[0377]
将样品a、样品b和样品c各自分为八个，即样品a1至样品a8、样品b1至样品b8、样品c1至样品c8。作为氮气气氛下的加热处理的温度采用150℃及175℃这两个条件，作为加热处理时间采用不进行、1小时、10小时以及100小时的四个条件，即在总共八个条件下对各样品进行处理。表1示出所有的样品处理条件的总结。
[0378]
[表1]
[0379]
图23a和图23b示出氮化钽的薄层电阻的加热处理时间依赖性的图表。图23a是加热处理温度为150℃时的图表。图23b是加热处理温度为175℃时的图表。在所有的样品中，确认到加热处理时间越长，氮化钽的薄层电阻越高，但是，在第一氧化物与氮化钽之间插入有第二氧化物的样品b及样品c中，与没有插入第二氧化物的样品a的氮化钽的薄层电阻的增加相比，氮化钽的薄层电阻的增加进一步得到抑制。此外，在图23a所示的加热温度为150℃的情况下，在第二氧化物的厚度为1nm的样品b与第二氧化物的厚度为5nm的样品c之间没有氮化钽的薄层电阻的增加之差。在图23b所示的加热温度为175℃的情况下，得到如下结果，即与第二氧化物的厚度为1nm的样品b相比，第二氧化物的厚度为5nm的样品c的氮化钽的薄层电阻的增加进一步得到抑制。
[0380]
本实施例可以与其他实施方式及其他实施例所示的结构和方法等适当地组合而实施。[实施例2]
[0381]
在本实施例中，对在氧化物上设置导电体而成的叠层体的氧化物的深度方向上的薄层电阻进行测量。说明用于测量的样品。
[0382]
首先，说明样品d的制造方法。准备石英衬底，通过溅射法，利用in:ga:zn＝4:2:4.1[原子个数比]的靶材在该石英衬底上形成厚度为500nm的第一氧化物。然后，在氮气气氛下以400℃进行1小时的加热处理，接着，在氧气气氛下以400℃进行1小时的加热处理。
[0383]
接着，通过溅射法在第一氧化物上形成厚度为20nm的氮化钽膜。利用包含ta的靶材在含有氩和氮的气氛下，以室温形成氮化钽膜。
[0384]
接着，说明样品e。作为样品e，与上述样品d同样地使用形成有第一氧化物的样品。通过溅射法，利用in:ga:zn＝1:3:4[原子个数比]的靶材在第一氧化物上形成厚度为1nm的第二氧化物。然后，在氮气气氛下以400℃进行1小时的加热处理，接着，在氧气气氛下以400℃进行1小时的加热处理。
[0385]
接着，通过溅射法在第一氧化物上形成厚度为20nm的氮化钽膜。利用包含ta的靶材在含有氩和氮的气氛下，以室温形成氮化钽膜。
[0386]
接着，说明样品f。作为样品f，使用与上述样品d及样品e同样地形成有第一氧化物的样品。通过溅射法，利用in:ga:zn＝1:3:4[原子个数比]的靶材在第一氧化物上形成厚度为5nm的第二氧化物。然后，在氮气气氛下以400℃进行1小时的加热处理，接着，在氧气气氛下以400℃进行1小时的加热处理。
[0387]
接着，通过溅射法在第一氧化物上形成厚度为20nm的氮化钽膜。利用包含ta的靶材在含有氩和氮的气氛下，以室温形成氮化钽膜。
[0388]
将样品d、样品e和样品f各自分为八个，即样品d1至样品d8、样品e1至样品e8、样品f1至样品f8。作为氮气气氛下的加热处理的温度采用150℃及175℃的两个条件，作为加热处理时间采用不进行、1小时、10小时以及100小时的四个条件，即在总共八个条件下对各样品进行处理。表2示出所有的样品处理条件的总结。
[0389]
[表2]
[0390]
接着，通过干蚀刻法去除各样品的氮化钽。然后，进行测量出各样品的第一氧化物的薄层电阻的步骤(步骤1)。接着，进行蚀刻掉第一氧化物3nm左右的步骤(步骤2)。接着，进行测量出第一氧化物的残留膜的厚度的步骤(步骤3)。以后，直到薄层电阻超过测量上限(over range)，即到达6
×
106ω/
□
为止反复进行步骤1至步骤3。注意，关于e1至e8及f1至f8的样品，在最初的步骤1中有可能测量出第二氧化物的薄层电阻，但是该测量给本实施例的结果带来的影响小。
[0391]
图24a至图24c以及图25a至图25c示出第一氧化物的薄层电阻的深度方向的变化。图24a至图24c是加热处理温度为150℃时的图表，图24a是没有第二氧化物的结构的图表，图24b是第二氧化物的厚度为1nm的结构的图表，图24c是第二氧化物的厚度为5nm的结构的图表。图25a至图25c是加热处理温度为175℃时的图表，图25a是没有第二氧化物的结构的图表，图25b是第二氧化物的厚度为1nm的结构的图表，图25c是第二氧化物的厚度为5nm的结构的图表。
[0392]
从图24a至图24c以及图25a至图25c可知，通过在第一氧化物与导电体之间配置5nm的第二氧化物，即使在150℃及175℃的加热温度下进行1小时、10小时以及100小时的加热处理，与不配置第二氧化物的结构相比，第一氧化物的低电阻区域的深度方向上的发展也进一步得到抑制。
[0393]
本实施例可以与其他实施方式及其他实施例所示的结构和方法等适当地组合而实施。[实施例3]
[0394]
在本实施例中，使用通过<半导体装置的制造方法>中说明的方法进行到绝缘膜250a的形成的样品，利用扫描透射电子显微镜(日立高新技术制造的hd-2700)进行图3a所示的部分的截面观察以及利用能量分散型x射线分析法(edx)的分析。
[0395]
说明所制造的样品的结构。样品g1及g2具有氧化物230b和导电体242之间没有氧化物243的结构。样品h1及h2具有在氧化物230b和导电体242之间配置有氧化物243的结构，氧化物243的厚度为1nm。样品i1及i2具有在氧化物230b和导电体242之间配置有氧化物243的结构，氧化物243的厚度为2nm。样品j1及j2具有在氧化物230b和导电体242之间配置有氧化物243的结构，氧化物243的厚度为3nm。所有的样品的其他结构是同样的。
[0396]
在本实施例中，作为氧化物230b，使用通过溅射法且利用in:ga:zn＝4:2:4.1[原子个数比]的靶材形成的氧化物，作为氧化物243，使用通过溅射法且利用in:ga:zn＝1:3:4[原子个数比]的靶材形成的氧化物。此外，作为导电体242使用通过溅射法形成的氮化钽。
[0397]
在氮气气氛下，对样品g1、h1、i1及j1以400℃进行4小时的加热处理。在氮气气氛下，对样品g2、h2、i2及j2以400℃进行8小时的加热处理。
[0398]
在上述加热处理之后，进行各样品的截面观察。作为一个例子，图26示出样品j1的截面图像。确认到，在绝缘体224上形成有氧化物230a、氧化物230b、氧化物243及导电体242的叠层体。
[0399]
接着，进行各样品的edx线性分析。在图26中，以箭头示出大致的分析部分。
[0400]
图27及图28示出氧及镓的edx线性分析的总结。从镓的线性分析的分布计算出导电体与氧化物的界面，即距离(distance)。在图27中，29.1nm附近是导电体与氧化物的界面，在图28中，28.7nm附近是导电体与氧化物的界面。图27是经过4小时的加热处理的样品g1、h1、i1及j1的氧及镓的edx线性分析的结果，图28是经过8小时的加热处理的样品g2、h2、i2及j2的氧及镓的edx线性分析的结果。
[0401]
在图27中，关于各样品的氧的分布与定量值＝20atomic％交叉的位置，没有配置氧化物243的样品g1的交叉时的距离(distance)最小，其次是氧化物243的厚度为1nm的样品h1、氧化物243的厚度为2nm的样品i1以及氧化物243的厚度为3nm的样品j1。就是说，确认到氧化物243的厚度越大，向导电体242的氧扩散越得到抑制的倾向。此外，在图28中，也确认到大致相同的倾向。
[0402]
从以上的结果可知，氧化物243具有抑制氧扩散到导电体242的功能，有氧化物243的厚度越大，向导电体242的氧扩散越抑制的倾向。
[0403]
本实施例可以与其他实施方式及其他实施例所示的结构和方法等适当地组合而实施。[实施例4]
[0404]
在本实施例中，通过<半导体装置的制造方法>中说明的方法制造包括晶体管200的样品，进行晶体管200的可靠性评价。所制造的样品是两种，即样品k及样品l。样品k与样品l的不同之处在于形成氧化物243时的衬底温度。
[0405]
样品k的氧化物243的形成条件为如下：利用溅射法；使用in:ga:zn＝1:3:4[原子个数比]的靶材；衬底温度为200℃；厚度为2nm。样品l的氧化物243的形成条件为如下：利用溅射法；使用in:ga:zn＝1:3:4[原子个数比]的靶材；衬底温度为250℃；厚度为2nm。在氮气气氛下，以400℃对样品j和样品k都进行8小时的加热处理。
[0406]
接着，进行样品k及样品l的可靠性评价。利用+gbt(gate bias temperature：栅极偏压温度)应力测试进行可靠性的评价。在+gbt应力测试中，在对衬底进行加热的同时，使被用作晶体管的源电极的导电体242a、被用作漏电极的导电体242b以及被用作第二栅(底栅极)电极的导电体205各自的电位相同，对被用作第一栅(顶栅极)电极的导电体260供应比供应到导电体242a、导电体242b及导电体205高的电位一定时间。
[0407]
在本实施例的+gbt应力测试中，设定温度为150℃，漏极电位vd、源极电位v
s
及底栅极电位v
bg
为0v，顶栅极电位v
g
为+3.63v。关于样品k及样品l，各自对两个元件进行应力测试。对沟道长度为60nm且沟道宽度为60nm(设计值)的元件进行评价。
[0408]
在+gbt应力测试中，每一定时间进行i
d-v
g
测量。在i
d-v
g
测量中，将晶体管的漏极电位vd设定为+1.2v，将源极电位v
s
设定为0v，将底栅极电位v
bg
设定为0v，将栅极电位v
g
从-3.3v扫描到+3.3v。在i
d-v
g
测量中，利用是德科技制造的半导体参数分析仪。此外，在+gbt应力测试中，作为晶体管的电特性的变动量的指标，使用表示从测量开始的漂移电压vsh的变化量的δvsh。将漂移电压vsh定义为i
d-v
g
曲线的最大倾斜度的切线与id＝1.0
×
10-12
a交叉的点的vg的值。
[0409]
图29a示出样品k的+gbt应力测试的结果。图29b示出样品l的+gbt应力测试的结果。在图29a及图29b中，横轴表示应力时间(hr)，纵轴表示δvsh(mv)。
[0410]
如图29a所示，即使在施加上述应力的状态下经过550小时，样品k的两个元件的漂移电压的变化量δvsh也都是100mv以下。详细地说，附图中的由白色圆圈表示的第一元件的经过550小时后的δvsh为28mv，由白色四角形表示的第二元件的550小时后的δvsh为23mv。
[0411]
如图29b所示，即使在施加上述应力的状态下经过550小时，样品l的两个元件的漂移电压的变化量δvsh也都是100mv以下。详细地说，附图中的由白色圆圈表示的第一元件的550小时后的δvsh为53mv，由白色四角形表示的第二元件的550小时后的δvsh为92mv。
[0412]
从以上的结果可知，通过在氧化物230与导电体242之间配置氧化物243，在经过550小时的应力时间后，+gbt应力测试中的δvsh抑制为100mv以下。此外，还确认到与形成氧化物243时的衬底温度为250℃的样品l相比，衬底温度为200℃的样品k的+gbt应力测试中的δvsh更小。
[0413]
本实施例可以与其他实施方式及其他实施例所示的结构和方法等适当地组合而实施。[实施例5]
[0414]
在本实施例中，继续进行实施例4中记载的可靠性评价，说明应力时间超过1000小时时的结果。将继续进行可靠性评价的样品称为样品k，该样品k的氧化物243的形成条件为如下：利用溅射法；使用in:ga:zn＝1:3:4[原子个数比]的靶材；衬底温度为200℃；厚度为2nm。与实施例4同样，通过应力温度150℃的+gbt应力测试进行可靠性评价。注意，在该应力测试中，将δvsh超过100mv时的应力时间规定为晶体管的使用寿命。此外，对基于应力时间的ion、s值及μfe的变动进行评价。
[0415]
ion(a)是vd＝1.2v、vg＝3.3v时的id值。s值(mv/dec)是在将vd设定为1.2v时亚阈值区域中id变化一位数时需要的vg值。μfe(cm2/vs)是利用缓变沟道近似的线性区域的算式算出的值。
[0416]
图30示出+gbt应力测试的结果。在图30中，横轴表示应力时间(hr)，纵轴表示δvsh(mv)。如图30所示，即使在施加应力的状态下经过1000小时，样品k的漂移电压的变动量δvsh也保持100mv以下，即为97mv。
[0417]
被推测为，与+gbt应力测试的设定温度为125℃的情况相比，在本实施例中评价的+gbt应力测试的设定温度为150℃的情况下，恶化加速到24倍左右。因此，可以将应力温度为125℃的情况下的使用寿命估计为20000小时以上。
[0418]
图31a示出ion的基于应力时间的变动。图31b示出s值的基于应力时间的变动。图31c示出μfe的基于应力时间的变动。如图31a、图31b及图31c所示，确认到ion、s值及μfe的
基于应力时间的变动都小。
[0419]
根据以上的结果，确认到本发明的一个方式的晶体管200具有高可靠性。
[0420]
本实施例可以与其他实施方式及其他实施例所示的结构和方法等适当地组合而实施。[实施例6]
[0421]
在本实施例中，进行可靠性评价，说明直到应力时间到2000小时为止的结果。将进行可靠性评价的样品称为样品l，该样品k的氧化物243的形成条件为如下：利用溅射法；使用in:ga:zn＝1:3:4[原子个数比]的靶材；衬底温度为200℃；厚度为2nm。与样品k相同，在氮气气氛下，以400℃对样品l进行8小时的加热处理。与实施例5同样，通过应力温度150℃的+gbt应力测试进行可靠性评价。注意，在该应力测试中，将δvsh超过100mv时的应力时间规定为晶体管的使用寿命。此外，对基于应力时间的ion、s值及μfe的变动进行评价。
[0422]
图32示出+gbt应力测试的结果。在图32中，横轴表示应力时间(hr)，纵轴表示δvsh(mv)。如图32所示，在施加应力的状态下经过1790小时时，样品l的漂移电压的变动量δvsh保持
±
100mv以内，即为δvsh＝-92mv。但是，在经过1800小时时，漂移电压的变动量δvsh超过
±
100mv。因此，在应力温度为150℃的+gbt应力测试中，样品l的晶体管的使用寿命为1790小时。
[0423]
被推测为，与+gbt应力测试的设定温度为125℃的情况相比，在本实施例中评价的+gbt应力测试的设定温度为150℃的情况下，恶化加速到24倍左右。因此，可以将应力温度为125℃的情况下的使用寿命估计为40000小时以上。
[0424]
图33a示出ion的基于应力时间的变动。图33b示出s值的基于应力时间的变动。图33c示出μfe的基于应力时间的变动。如图33a、图33b及图33c所示，确认到ion、s值及μfe的基于应力时间的变动都小。
[0425]
根据以上的结果，确认到本发明的一个方式的晶体管200具有高可靠性。
[0426]
本实施例可以与其他实施方式及其他实施例所示的结构和方法等适当地组合而实施。[实施例7]
[0427]
在本实施例中，通过<半导体装置的制造方法>中说明的方法制造包括晶体管200的样品m，进行晶体管200的i
d-v
g
测量，对电特性的偏差进行评价。
[0428]
样品m的氧化物243的形成条件为如下：利用溅射法；使用in:ga:zn＝1:3:4[原子个数比]的靶材；衬底温度为200℃；厚度为2nm。在氮气气氛下，以400℃对样品m进行4小时的加热处理。
[0429]
接着，进行样品m的i
d-v
g
测量。对沟道长度为60nm且沟道宽度60nm(设计值)的27个元件以及沟道长度为350nm且沟道宽度为350nm(设计值)的9个元件进行测量。
[0430]
在i
d-v
g
测量中，将晶体管的漏极电位vd设定为+1.2v，将源极电位v
s
设定为0v，将底栅极电位v
bg
设定为0v，将栅极电位v
g
从-3.3v扫描到+3.3v。
[0431]
图34示出i
d-v
g
测量中算出的vsh的正态概率分布。设计值为60nm的沟道长度以及60nm的沟道宽度时的vsh的偏差的标准偏差为71mv。设计值为350nm的沟道长度以及350nm的沟道宽度时的vsh的偏差的标准偏差为38mv，在设计值为60nm的沟道长度以及60nm的沟道宽度的情况以及设计值为350nm的沟道长度以及350nm的沟道宽度的情况下，都得到偏差
小的结果。
[0432]
图35示出将栅极电位v
g
设定为+3.3v时的i
d
(ion1)的正态概率分布。设计值为60nm的沟道长度以及60nm的沟道宽度时的ion1的偏差的标准偏差为0.8μa。设计值为350nm的沟道长度以及350nm的沟道宽度时的ion1的偏差的标准偏差为0.2μa。
[0433]
图36示出将栅极电位v
g
设定为vsh+2.5v时的i
d
(ion2)的正态概率分布。设计值为60nm的沟道长度以及60nm的沟道宽度时的ion2的偏差的标准偏差为0.6μa。设计值为350nm的沟道长度以及350nm的沟道宽度时的ion2的偏差的标准偏差为0.1μa。
[0434]
本实施例可以与其他实施方式及其他实施例所示的结构和方法等适当地组合而实施。[实施例8]
[0435]
在本实施例中，着眼于氧化物半导体的结晶中存在的缺陷是泄漏电流的原因之一，利用器件计算估计出温度依赖性以及caac-igzo中的缺陷给关态电流带来的影响。
[0436]
关于评价用晶体管的模型，具有图1a至图1c所示的晶体管200的结构，栅极绝缘膜的厚度为6nm(eot)，栅极长度为60nm，沟道宽度为60nm。此外，根据硬x射线光电子能谱(hx-pes)等的分析结果，将来源于位于caac-igzo的能隙的带隙中心附近的氧空位的能级设定为缺陷能级。根据器件计算的结果确认到，关于v
d
＝1.2v时的i
d-v
g
特性，与没有设定缺陷能级的i
d-v
g
特性相比，v
g
较低的区域中的i
d
的梯度更平缓。就是说，可知，与没有设定缺陷能级的i
d-v
g
特性相比，相对于v
g
的负向变动的i
d
的变动量更小。
[0437]
并且，还计算出增高晶体管的温度且v
d
为1.2v时给i
d-v
g
特性给带来的影响。将晶体管的温度设定为85℃、125℃及192℃，计算结果为如下：v
g
为-2v且温度为85℃时的关态电流为6.5
×
10-20
a/μm，v
g
为-2v且温度为125℃时的关态电流为3.6
×
10-18
a/μm，v
g
为-2v且温度为192℃时的关态电流为7.0
×
10-16
a/μm。
[0438]
接着，基于通过上述器件计算得到的各温度时的关态电流，进行连接到晶体管的电容部的电位变动的温度依赖性的计算。图37a示出用于计算的电路的结构。晶体管m20的漏极与电容器cd的一个电极连接。另外，晶体管m20的源极接地到gnd。电容器cd的另一个电极接地到gnd。在本计算中，将电容器cd的电容设定为1nf。
[0439]
将如下状态设定为初始状态：使电容器cd处于充电状态，将v
g
设定为-2而使晶体管m20处于关闭状态，将晶体管m20的漏极及电容器cd的一个电极的电位设定为v
d
＝1.2v。
[0440]
图37b示出计算结果。可知，如图37b所示，温度越高，由于经过时间的电位v
d
降低越大。[实施例9]
[0441]
在本实施例中，着眼于氧化物半导体的结晶中存在的缺陷是泄漏电流的原因之一，利用器件计算，估计出温度依赖性以及caac-igzo中的缺陷给关态电流带来的影响。此外，构成简单的保护电路，通过计算进行该泄漏电流给电路的保持特性带来多大的影响的验证。此外，制造保持特性验证用teg(test element group：测试单元组)器件，调查与实测结果的对应。
[0442]
关于评价用晶体管的模型，具有图1a至图1c所示的晶体管200的结构，栅极绝缘膜的厚度为6nm(eot)，栅极长度为60nm，沟道宽度为60nm。此外，根据硬x射线光电子能谱(hx-pes)等的分析结果，将来源于位于caac-igzo的能隙的带隙中心附近的氧空位的能级设定
为缺陷能级。图38a示出缺陷能级的分布。e
g
是指氧化物半导体的能隙，并被设定为2.9ev，n
d
是指缺陷能级的峰密度，并被设定为1
×
10
21
/cm3·
ev，w
d
是指缺陷能级的标准偏差，并被设定为0.25ev。e
d
是指缺陷能级的中间位置的能量，并被设定为1.4ev及1.5ev。此外，将温度设定为27℃。
[0443]
图38a示出根据通过器件计算的结果得到的v
d
＝1.2v时的i
d-v
g
特性。根据该结果确认到，将e
d
设定为1.4ev时的关态电流比将e
d
设定为1.5ev时的关态电流大。就是说，确认到在缺陷能级的中间位置的能量接近导带底ec时关态电流增加的现象。
[0444]
接着，将e
g
、n
d
及w
d
设定为与上述同样的值，将e
d
固定为1.5ev，将温度设定为27℃、85℃、125℃及192℃。图39a示出通过器件计算得到的v
d
＝1.2v时的i
d-v
g
特性。另外，图39b示出v
g
＝-2v时的关态电流与温度的倒数的关系的图表。
[0445]
确认到，关于v
d
＝1.2v时的i
d-v
g
特性，与没有设定缺陷能级的i
d-v
g
特性相比，v
g
较低的区域中的i
d
的梯度更平缓。就是说，可知，与没有设定缺陷能级的i
d-v
g
特性相比，相对于v
g
的负向变动的i
d
的变动量更小。此外，还可知，无论缺陷能级设定的有无，都温度越高关态电流越大(参照图39a和图39b)。
[0446]
接着，设定具有简单结构的保护电路，计算出关态电流给保持特性带来多大的影响。作为具有简单结构的保护电路，与实施例8同样地采用图37a所示的电路。但是，在本实施例中，将电容器cd的电容设定为10af。将如下状态设定为初始状态：将v
g
设定为-2而使晶体管m20处于关闭状态，使电容器cd处于充电状态，将晶体管m20的漏极及电容器cd的一个电极的电位v
d
设定为1.2v。将温度设定为125℃及192℃。
[0447]
图40示出计算结果。由虚线表示的图表示出没有设定缺陷能级时的计算结果，由实线表示的图表示出设定缺陷能级时的计算结果。根据该结果确认到，在温度高且设定缺陷能级的条件下，由于经过时间的电位v
d
降低大，保持特性恶化。另外，确认到，在温度为125℃且没有设定缺陷能级的条件下，在图40所示的经过时间的范围内，几乎没有发生电位v
d
的降低。
[0448]
接着，对在有这样的缺陷能级的情况下关态电流增大而保持特性恶化的理由进行考察。图41示出晶体管的关闭状态下的源电极、沟道形成区域及漏电极的导带底ec的能带图的计算结果。由虚线表示的图表示出没有设定缺陷能级时的计算结果，由实线表示的图表示出设定缺陷能级时的计算结果。
[0449]
根据计算结果确认到，与不存在缺陷能级的关闭状态相比，在存在缺陷能级的关闭状态下的电子的势垒更低。这有可能是因为：在对顶栅极供应负电压时，本来产生δe的势垒，但是，因费米能级钉扎而势垒的增高被抑制，而电子容易超过势垒，即关态电流变大。在图41中，势垒以δe的部分降低。可认为这对应于如图39a所示地在i
d-v
g
特性的亚阈值区域中相对于v
g
的变动的i
d
的变动量小。
[0450]
接着，制造保持特性测量用teg器件，调查与实测结果的对应。
[0451]
保持特性测量用teg器件包括晶体管200，通过<半导体装置的制造方法>中说明的方法制造。
[0452]
图42a及图42b示出保持特性测量用teg器件的电路图。图42a是可以从保持特性测量出漏极泄漏电流及顶栅极漏电流的teg器件的电路。另外，图42b是可以从保持特性只测量出顶栅极漏电流的特性的teg器件的电路。
[0453]
如图42a所示，布线2000与晶体管m30的源极和漏极中的一个电连接，布线2001与晶体管m30的栅极电连接，布线2002与读出电路r10的一个端子电连接。晶体管m30的源极和漏极中的另一个与浮动节点fn电连接，读出电路r10的另一个端子与浮动节点fn电连接，晶体管m22的源极和漏极中的一个与浮动节点fn电连接。此外，布线2003与晶体管m22的栅极电连接，布线2004与晶体管m22的源极和漏极中的另一个电连接，布线2005与晶体管m22的背栅极电连接。
[0454]
另外，如图42b所示，布线2000与晶体管m30的源极和漏极中的一个电连接，布线2001与晶体管m30的栅极电连接，布线2002与读出电路r10的一个端子电连接。另外，晶体管m30的源极和漏极中的另一个与浮动节点fn电连接，读出电路r10的另一个端子与浮动节点fn电连接，晶体管m22的栅极与浮动节点fn电连接。布线2006与晶体管m22的源极及漏极电连接，布线2005与晶体管m22的背栅极电连接。
[0455]
晶体管m30是写入用晶体管，晶体管m22是保持特性测量对象的晶体管。虽然图42a及图42b中晶体管m22是一个晶体管，但是晶体管m22是将20000个沟道长度为60nm且沟道宽度为60nm的晶体管并列连接而成的晶体管。就是说，晶体管m22是沟道长度为60nm且沟道宽度为60nm
×
20000＝1.2mm的晶体管。
[0456]
接着，利用用于半导体装置的电测量的半导体参数分析仪进行晶体管m22的i
d-v
g
测量。图43示出晶体管m22的i
d-v
g
特性的图表。在利用半导体参数分析仪的测量中，即使沟道宽度为1.2mm，关态电流也是半导体参数分析仪的测量下限的1
×
10-16
a/μm以下。
[0457]
接着，利用图42a所示的teg器件，从保持特性估计出漏极泄漏电流及顶栅极漏电流。首先，对布线2001设定电位以使晶体管m30处于导通状态，对布线2000供应电位1.2v，将电荷积蓄在节点fn中来将电位设定为1.2v。然后，对布线2001供应-3v的电位，使晶体管m30处于关闭状态。将布线2000的电位设定为0v且将布线2005的电位设定为-3v，以使晶体管m22处于关闭状态。将电连接到栅极的布线2003的电位设定为-2v及-2.5v。保持上述状态一定时间，在读出电路r10读出节点fn的电位的时间变化，从所读出的值估计出漏极泄漏电流及顶栅极漏电流。
[0458]
接着，利用图42b所示的teg器件，从保持特性估计出顶栅极漏电流。首先，对布线2001设定电位以使晶体管m30处于导通状态，对布线2000供应电位1.2v，将电荷积蓄在节点fn中来将电位设定为1.2v。然后，对布线2001供应-3v的电位，使晶体管m30处于关闭状态。晶体管m22将布线2006的电位设定为4.4v及4.9v且将布线2005的电位设定为1.2v。保持上述状态一定时间，在读出电路r10读出节点fn的电位的时间变化，从所读出的值估计出顶栅极漏电流。
[0459]
图44a是使用半导体参数分析仪测量的晶体管m22的i
d-v
g
特性图表中标绘出上述得到的v
g
＝-2v及-2.5v时的漏极泄漏电流值及顶栅极漏电流值、以及v
g
＝-2v及-2.5v时的栅极漏电流值的图表。此外，由虚线表示的直线是亚阈值区域的外推线。
[0460]
图44b是使用半导体参数分析仪测量的晶体管m22的i
d-v
g
特性图表中标绘出上述得到的v
g
＝-2v及-2.5v时的漏极泄漏电流值、以及从顶栅极漏电流值减去v
g
＝-2v及-2.5v时的栅极漏电流而得到的值的图表。就是说，不包括栅极漏电的漏极泄漏电流。此外，由虚线表示的直线是亚阈值区域的外推线。
[0461]
图45是对图44b追加设定缺陷能级而通过器件计算得到的i
d-v
g
特性的图表。由点
划线的曲线表示通过器件计算得到的i
d-v
g
特性。由此确认到，供应负栅极电位时的关态电流偏离亚阈值区域的外推线。这类似于通过计算确认到的缺陷能级所引起的费米能级钉扎的举动。[符号说明]
[0462]
10：氧化物半导体、20：导电体、22：氧固溶区域、30：氧化物、100：电容器、110：导电体、112：导电体、120：导电体、130：绝缘体、150：绝缘体、200：晶体管、205：导电体、205a：导电体、205b：导电体、205c：导电体、205d：导电体、205e：导电体、205f：导电体、205g：导电体、210：绝缘体、212：绝缘体、214：绝缘体、216：绝缘体、218：导电体、222：绝缘体、224：绝缘体、224a：绝缘膜、230：氧化物、230a：氧化物、230a：氧化膜、230b：氧化物、230b：氧化膜、230c：氧化物、230c：氧化膜、240：导电体、240a：导电体、240b：导电体、241：绝缘体、241a：绝缘体、241b：绝缘体、242：导电体、242a：导电体、242a：导电膜、242b：导电体、242b：导电体层、243：氧化物、243a：氧化物、243a：氧化膜、243b：氧化物、243b：氧化物层、245：导电体、246：导电体、246a：导电体、246b：导电体、250：绝缘体、250a：绝缘膜、260：导电体、260a：导电体、260aa：导电膜、260ab：导电膜、260b：导电体、272：绝缘体、272a：绝缘膜、273：绝缘体、273a：绝缘膜、274：绝缘体、276：绝缘体、280：绝缘体、281：绝缘体、282：绝缘体、300：晶体管、311：衬底、313：半导体区域、314a：低电阻区域、314b：低电阻区域、315：绝缘体、316：导电体、320：绝缘体、322：绝缘体、324：绝缘体、326：绝缘体、328：导电体、330：导电体、350：绝缘体、352：绝缘体、354：绝缘体、356：导电体、400：晶体管、405：导电体、405a：导电体、405b：导电体、430c：氧化物、431a：氧化物、431b：氧化物、432a：氧化物、432b：氧化物、440：导电体、440a：导电体、440b：导电体、442：导电体、442a：导电体、442b：导电体、443：氧化物、443a：氧化物、443b：氧化物、450：绝缘体、460：导电体、460a：导电体、460b：导电体、1001：布线、1002：布线、1003：布线、1004：布线、1005：布线、1006：布线、1007：布线、1008：布线、1009：布线、1010：布线。