存储器应用的线挠曲控制的制作方法

存储器应用的线挠曲控制
相关申请的交叉引用
1.本技术要求于2018年11月30日申请的美国临时申请no.62/773,689的优先权。上述引用的申请其全部公开内容都通过引用合并于此。
技术领域
2.本公开涉及衬底处理系统，并且更具体地涉及在存储器应用中控制线挠曲的方法。


背景技术：

3.这里提供的背景描述是为了总体呈现本公开的背景的目的。当前指定的发明人的工作在其在此背景技术部分以及在提交申请时不能确定为现有技术的说明书的各方面中描述的范围内既不明确也不暗示地承认是针对本公开的现有技术。
4.诸如膝上型计算机、平板计算机、智能型手机等等电子装置包含诸如动态随机存取存储器(dram)或竖直nand(vnand)存储器之类的存储器。存储器一般是通过包含存储器单元的集成电路(ic)实现。随着电子装置尺寸上持续缩小且使用更多数据，存储器单元的成本、密度以及访问速度变得越来越重要。因此，特征尺寸已显著缩小且深宽比已提高。
5.在诸如半导体晶片之类的衬底上进行沉积和/或蚀刻的衬底处理系统一般包含具有基座的处理室。在处理过程中衬底被配置于该基座上。可以将包含一或更多前体的处理气体混合物引入处理室中，以在衬底上沉积层或者蚀刻衬底。在某些衬底处理系统中，可将射频(rf)等离子体在处理室中点燃和/或可将基座上的rf偏置用于激活化学反应。


技术实现要素：

6.一种减少在存储器单元中的字线挠曲的方法包含：a)提供衬底，所述衬底包括多个字线，所述多个字线被配置成彼此相邻并且在多个晶体管上方；b)使用沉积工艺在所述多个字线上沉积膜层；c)在沉积所述膜层之后，测量字线挠曲；d)将所述字线挠曲与预定范围相比较；e)基于所述字线挠曲，调整所述沉积工艺的成核延迟和晶粒尺寸中的至少一者；以及f)使用一或更多衬底分别重复(b)到(e)一或更多次，直到所述字线挠曲在所述预定范围内。
7.在其他特征中，(e)包含调整所述沉积工艺的温度和压强中的至少一者，以调整所述成核延迟。所述膜层选自于由钼、钨、钌、以及钴所组成的群组。
8.在其他特征中，所述方法还包括在所述多个字线和所述膜层之间配置衬里层。所述衬里层包含氮化钛。所述沉积工艺的所述温度是在e)中调整。所述沉积工艺的所述压强是在e)中调整。所述沉积工艺的所述温度和所述压强是在e)中调整。所述沉积工艺的所述温度在e)中降低以提高所述成核延迟。所述沉积工艺的所述压强在e)中降低以提高所述成核延迟。所述沉积工艺的所述温度和所述压强在e)中降低以提高所述成核延迟。
9.在其他特征中，(e)包含：如果所述字线挠曲大于所述预定范围，则提高所述成核
延迟。在其他特征中，(e)包含：如果所述字线挠曲小于所述预定范围，则降低所述成核延迟。
10.在其他特征中，(e)包含：使用抑制剂物质以调整所述成核延迟。所述抑制剂物质选自由分子氮和氨所组成的群组。所述抑制剂物质的浓度在(e)中增加以提高所述成核延迟。所述抑制剂物质的暴露时间在(e)中增加以提高所述成核延迟。所述抑制剂物质的浓度和暴露时间在(e)中增加以提高所述成核延迟。
11.在其他特征中，(e)包括调整前体化学品或改变前体的混合物以调整所述成核延迟。在其他特征中，(e)包括使用温度和压强中的至少一者来控制晶粒尺寸。
12.在其他特征中，(e)包括使用不纯物来控制晶粒尺寸。在其他特征中，(e)包括使用原位气体来控制晶粒尺寸和膜粗糙度。
13.根据详细描述、权利要求和附图，本公开内容的适用性的进一步的范围将变得显而易见。详细描述和具体示例仅用于说明的目的，并非意在限制本公开的范围。
附图说明
14.根据详细描述和附图将更充分地理解本公开内容，其中：
15.图1至5是衬底的示例的侧面截面图，该衬底包含存储器单元的字线、在字线上的层的沉积、以及字线的挠曲；
16.图6至10是根据本公开内容衬底的示例的侧面截面图，该衬底包含存储器单元的字线以及在字线上的层的沉积，其中字线的挠曲显著减少；
17.图11是用于在字线上沉积层时减少字线挠曲的示例性方法的流程图；
18.图12a是描绘在不同温度下钼厚度随ald循环变化的曲线图；
19.图12b是描绘在不同温度下钼电阻率随厚度变化的曲线图；
20.图13a是描绘在不同压强下钼厚度随ald循环变化的曲线图；以及
21.图13b是描绘在不同压强下钼电阻率随厚度变化的曲线图。
22.在附图中，可以重复使用附图标记来标识相似和/或相同的元件。
具体实施方式
23.衬底处理系统可以用于制造诸如包含多个存储器单元的存储器之类的集成电路。随着深宽比升高以及关键尺寸缩小，在制造过程中可能出现问题。举例而言，诸如在vnand及dram存储器单元中的字线的高深宽比特征可能在字线上的膜沉积的过程中经历挠曲。该挠曲会造成各种问题，诸如字线相关于其他特征的对准、性能变化、和/或其他缺陷。
24.本公开内容涉及在膜沉积过程中减少衬底的高深宽比特征的挠曲的方法。举例而言，该方法可用于减少在诸如vnand及dram之类的存储器单元中相邻字线的挠曲。线挠曲是由于在膜沉积(金属/电介质)过程中的应力及材料的内聚力而发生。
25.该方法包含调节沉积工艺的成核延迟以控制字线挠曲。举例而言，该方法包含选择用于膜沉积的工艺参数。一般将诸如温度和压强之类的工艺参数优化以提供具有小晶粒尺寸及低成核延迟的平滑膜。然而，在小特征尺寸和高深宽比的情况下，线挠曲在沉积平滑膜时发生。
26.根据本公开内容的方法包含：选择沉积工艺参数、沉积膜、以及测量线挠曲。在一
些示例中，如果线挠曲是在预定范围外，则调整(例如降低)温度和/或压强以将成核延迟及晶粒尺寸提高来提供较粗糙的膜。在一些示例中，将温度调整在从300℃到700℃的范围内。在一些示例中，将压强调整在从5托到80托的范围内。
27.用该方式沉积膜，以填充为代价减少线挠曲。以新的温度及压强值再次进行沉积工艺并测量线挠曲。将该工艺重复直到线挠曲在预定容许度内。在一些示例中，根据本公开的方法可以显著降低在诸如vnand及dram存储器单元之类的存储器装置中的字线的线挠曲。
28.现在参考图1至5，显示了在层沉积过程中的字线挠曲的示例。在图1中，衬底100包含下伏层114(包含晶体管)及多个字线112。在一些示例中，多个字线112是诸如dram存储器单元之类的存储器单元的一部分，其包含电容器和晶体管。多个字线提供与晶体管栅极的连接。多个字线112控制在晶体管通道中的电流流动。在一些示例中，衬里层113被配置在多个字线112上作为在金属沉积之前的阻挡层。仅为举例，衬里层113可由氮化钛(tin)制成。在一些示例中，多个字线112可包含由诸如sio2之类的电介质制成的外层118以及由诸如硅(si)之类的材料119制成的内层(如图1中以虚线显示的相邻字线120，但为了清楚起见在其他地方省略)，但可使用其他配置。
29.在多个字线112之间的间隔是预先限定的。举例而言，多个字线112可以制造成在多个字线112之间具有均匀间隔d1。在其他示例中，在某些多个字线112之间可以限定不同间隔。通常期望的是在进行额外处理之后，在多个字线112之间保持预先限定的间隔，以维持与其他特征对准，从而预防短路和/或维持诸如电阻和/或电容之类的性能参数。
30.在图2中，将层116沉积以填充在多个字线112之间的间隙。在一些示例中，层116包含钨(w)、钌(ru)、钴(co)、或钼(mo)。在一些示例中，衬里层113和层116是使用原子层沉积(ald)沉积的。在其他示例中，使用化学气相沉积(cvd)或其他沉积工艺。在一些示例中，可使用等离子体以在沉积过程中增强化学反应。在一些示例中，选择用于层116的沉积工艺参数以产生下列特征：层116是保形的且具有低成核延迟和小晶粒尺寸。换句话说，通常期望的是将平滑膜而非较粗糙的膜沉积在多个字线112上。在一些示例中，可在层116和多个字线112之间沉积一或更多衬里层。
31.在图3中，由于层116是以这些特征进行沉积，因此线挠曲可能发生。该多个字线112中的一些朝向多个字线112中的相邻的一者挠曲，而多个字线112中的其他则远离多个字线112中的相邻一者挠曲。因此，不再维持预先限定的间距。在图4中，进行额外沉积以填充在多个字线112之间的间隙。
32.在图5中，可进行蚀刻和/或其他工艺以将多个字线112的上部表面和/或材料119的顶部表面暴露(以允许接触)。沉积额外的层(未显示)并接触材料119。如能看见的，在多个字线112中的相邻者之间的距离d2和d3彼此不同且与d1不同。当沉积额外层时，会发生错位。此外，诸如电阻及电容之类的性能参数可因多个字线112之间的间距变化而被不利地影响。
33.现在参考图6至10，显示了用于在层沉积的过程中减少字线挠曲的方法的示例。在图6中，衬底600包含下伏层114和多个字线112。在多个字线112之间的间隔是预先限定的。举例而言，多个字线112是在多个字线112之间以均匀间隔d1进行制造。在其他示例中，在多个字线112中的一些之间可限定不同的间隔。通常期望的是在进行额外处理之后，在多个字
线112之间保持预先限定的间隔，以与其他特征维持对准，从而预防短路和/或维持诸如电阻和/或电容之类的性能参数。
34.在图7中，将层116沉积以填充在多个字线112之间的间隙。在一些示例中，层616是使用原子层沉积(ald)、化学气相沉积(cvd)或其他沉积工艺进行沉积的。在一些示例中，可以使用等离子体以在沉积过程中增强化学反应。在一些示例中，选择用于层616的沉积工艺参数以产生下列特征：层616是保形的且具有高成核延迟及大晶粒尺寸。如将在下文更进一步说明的，使用高成核延迟以及大晶粒尺寸来沉积膜将导致较粗糙的膜特性，但将避免线挠曲。换句话说，此处所述的方法违背在多个字线112上沉积平滑膜的通常目标。
35.在图8中，由于层616是以这些特征进行沉积的，因此线挠曲显著地减少。在图9中，进行额外沉积以填充在多个字线112之间的间隙。
36.在图10中，可进行蚀刻和/或另一工艺以将多个字线112的上部表面暴露。如在图10中可见的，可将额外层(未显示)沉积于上部表面1010上且可能需要与材料119的顶部表面对准。如可见的，维持在多个字线112中的相邻者之间的预先限定距离(例如该示例中的d1)。因此，当沉积额外层时，可维持基本上的对准。此外，诸如电阻及电容之类的性能参数不会因多个字线112之间的间距变化而被不利地影响(如同在图1至5的那样)。
37.现在参考图11，显示了在诸如字线之类的特征上沉积层时，减少该特征的挠曲的方法1100。方法1100包括：在1110，选择用于沉积膜的工艺参数。一般是将诸如温度及压强之类的工艺参数优化以提供具有小晶粒尺寸和低成核延迟的平滑膜。然而，在小特征尺寸和高深宽比的情况下，当沉积平滑膜时会发生线挠曲。
38.在选择工艺参数之后，该方法包含在1114沉积膜。在1118，测量线挠曲并与预定的范围比较。如果线挠曲是在例如在1118所决定的预定范围以外，则调整成核延迟和/或晶粒尺寸。在一些示例中，将在沉积过程中使用的温度或压强如本文所述进行改变，但下文描述了其他方法。
39.例如，当线挠曲高于预定范围时，则降低压强和/或温度。在1126以该调整再次进行该工艺。该方法回到1118并再次测量线挠曲。可将该工艺重复一或更多次直到线挠曲在如在1118所决定的预定范围内。换句话说，可将膜粗糙度和线挠曲的平衡优化。当1118为真，则将该工艺用于生产衬底。
40.现在参考图12a和12b，在沉积过程中降低温度会提高成核延迟、晶粒尺寸、以及膜粗糙度。因此，减少了字线挠曲。在图12a中，曲线图描绘在不同温度下，钼厚度随ald循环的变化。在该示例中，较高的温度对应于590℃，而较低的温度对应于550℃。如可见的，较低温度的成核延迟相对于较高温度而言是上升的(在此示例中是从约33ald循环到约62ald循环)。晶粒尺寸及膜粗糙度也提高。在一些示例中，字线挠曲从9.6nm减小至1.7nm。在图12b中，曲线图描绘了在不同温度下，钼电阻率随厚度的变化。不同温度具有大约相同的电阻。
41.现参考图13a和13b，在沉积过程中将压强降低会提高成核延迟、晶粒尺寸及膜粗糙度。因此，减少了字线挠曲。在图13a中，曲线图描绘在不同压强下，钼厚度随ald循环的变化。该示例中，较高的压强对应于60托而较低的压强对应于40托。如可见的，较低压强的成核延迟相对于较高压强而言是上升的(该示例中是从约39ald循环到约59ald循环)。晶粒尺寸及膜粗糙度也提高。在一些示例中，字线挠曲从9.9nm减小至1.6nm。在图13b中，曲线图描绘了在不同压强下，钼电阻率随厚度的变化。不同压强具有大约相同的电阻。
42.如能理解的，温度和压强改变的组合可用于提高成核延迟、晶粒尺寸、及粗糙度并减少线挠曲。
43.尽管上文所阐述的示例描述了通过改变温度和/或压强来调节成核延迟，但存在其他方式以调节成核延迟。举例而言，成核延迟可通过以下方式来调节：选择不同沉积工艺(原子层沉积(ald)、化学气相沉积(cvd)、或等离子体增强(pe)ald)、针对传导层选择不同导体(钼(mo)、钨(w)、钌(ru)、或钴(co))或不同前体、在沉积工艺之前或沉积工艺过程中引入不纯物来以改变晶粒尺寸或成核延迟、或者在沉积之前使用诸如分子氮(n2)或氨(nh3)的表面处理。该表面处理可包含等离子体的使用。
44.当使用ald工艺时，在膜成长可以开始之前，前体分子需要化学性吸附于表面。表面包括前体分子可吸附的有限成核部位。当这些部位被也可以吸附于表面但与前体分子几乎不相互作用的分子所竞争性封闭时，这些部位不再能够用于前体吸附。
45.通过改变抑制剂分子的浓度，可控制成核延迟，并从而控制膜粗糙度和线挠曲。诸如分子氮(n2)或氨(nh3)之类的小的含氮分子可以是有效的抑制剂。在其他示例中，可使用诸如肼或有机肼之类的较大的含氮分子。由于空间位阻的额外效应，因此较大的分子作为抑制剂更有效的。
46.上述一些示例以平滑膜开始，并降低温度和/或压强直到达到所期望的线挠曲阈值。在其他示例中，该方法最初可以较粗糙的膜进行，且可将温度和/或压强提升直到到达所期望的线挠曲量。换句话说，在线挠曲和粗糙度之间的所期望的权衡可以从平滑到粗糙进行确定或者是从粗糙到较不粗糙进行确定。举例而言，可使用预定阈值范围。将字线挠曲与预定阈值范围相比较。如果字线挠曲小于预定阈值范围，则将成核延迟降低直到字线挠曲在预定阈值范围内。如果字线挠曲大于预定阈值范围，则将成核延迟提高直到字线挠曲在预定阈值范围内。
47.前面的描述本质上仅仅是说明性的，并且绝不旨在限制本公开、其应用或用途。本公开的广泛教导可以以各种形式实现。因此，虽然本公开包括特定示例，但是本公开的真实范围不应当被如此限制，因为在研究附图、说明书和所附权利要求时，其他修改将变得显而易见。应当理解，在不改变本公开的原理的情况下，方法中的一个或多个步骤可以以不同的顺序(或同时地)执行。此外，虽然每个实施方案在上面被描述为具有某些特征，但是相对于本公开的任何实施方案描述的那些特征中的任何一个或多个，可以在任何其它实施方案的特征中实现和/或与任何其它实施方案的特征组合，即使该组合没有明确描述。换句话说，所描述的实施方案不是相互排斥的，并且一个或多个实施方案彼此的置换保持在本公开的范围内。
48.使用各种术语来描述元件之间(例如，模块之间、电路元件之间、半导体层之间等)的空间和功能关系，各种术语包括“连接”、“接合”、“耦合”、“相邻”、“紧挨”、“在...顶部”、“在...上面”、“在...下面”和“设置”。除非将第一和第二元件之间的关系明确地描述为“直接”，否则在上述公开中描述这种关系时，该关系可以是直接关系，其中在第一和第二元件之间不存在其它中间元件，但是也可以是间接关系，其中在第一和第二元件之间(在空间上或功能上)存在一个或多个中间元件。如本文所使用的，短语“a、b和c中的至少一个”应当被解释为意味着使用非排他性逻辑或(or)的逻辑(a或b或c)，并且不应被解释为表示“a中的至少一个、b中的至少一个和c中的至少一个”。