具有包括支撑管芯的接合结构的三维器件及其制备方法与流程

相关申请

本申请要求2019年3月4日提交的美国非临时专利申请序列号16/291,457、16/291,504和16/291,577的优先权权益，并且这些申请的全部内容均以引用方式并入本文。

本公开整体涉及半导体器件领域，并且具体地讲，涉及具有包括支撑管芯的接合结构的三维存储器器件及其制造方法。

背景技术：

包括每个单元具有一个位的三维竖直nand串的三维存储器器件在t.endoh等人的名称为“novelultrahighdensitymemorywithastacked-surroundinggatetransistor(s-sgt)structuredcell(具有堆叠的围绕栅极晶体管(s-sgt)结构化单元的新型超高密度存储器)”，iedmproc.(2001)33-36的文章中公开。

技术实现要素：

根据本公开的一个方面，提供了一种接合组件，所述接合组件包括：第一半导体管芯，所述第一半导体管芯包括：具有第一远侧平坦表面和第一近侧平坦表面的第一衬底、位于所述第一衬底的所述第一近侧平坦表面上或上方的第一半导体器件、包括电连接到所述第一半导体器件的第一金属互连结构的第一互连层级介电层，以及位于所述第一互连层级介电层的表面部分处并且电连接到所述第一金属互连结构的第一管芯到管芯接合焊盘；和第二半导体管芯，所述第二半导体管芯包括：具有第二远侧平坦表面和第二近侧平坦表面的第二衬底、位于所述第二衬底的所述第二近侧平坦表面上或上方的第二半导体器件、包括电连接到所述第二半导体器件的第二金属互连结构的第二互连层级介电层，以及位于所述第二互连层级介电层的表面部分处并且电连接到所述第二金属互连结构的第二管芯到管芯接合焊盘，其中：所述第二管芯到管芯接合焊盘接合到所述第一管芯到管芯接合焊盘，以提供所述第一半导体管芯与所述第二半导体管芯之间的管芯到管芯接合；外部接合焊盘，所述外部接合焊盘位于所述第一互连层级介电层与所述第二互连层级介电层中的一者之上或之中，所述外部接合焊盘具有物理暴露的水平表面；并且所述外部接合焊盘完全位于第一水平平面和第二水平平面内，所述第一水平平面包括所述第一衬底的所述第一近侧平坦表面，所述第二水平平面包括所述第二衬底的所述第二近侧平坦表面。

根据本公开的另一方面，提供了一种形成接合组件的方法，所述方法包括：提供第一半导体管芯，其中所述第一半导体管芯包括：具有第一远侧平坦表面和第一近侧平坦表面的第一衬底、位于所述第一衬底的所述第一近侧平坦表面上或上方的第一半导体器件、包括电连接到所述第一半导体器件的第一金属互连结构的第一互连层级介电层，以及位于所述第一互连层级介电层的表面部分处并且电连接到所述第一金属互连结构的第一管芯到管芯接合焊盘；提供第二半导体管芯，其中所述第二半导体管芯包括：具有第二远侧平坦表面和第二近侧平坦表面的第二衬底、位于所述第二衬底的所述第二近侧平坦表面上或上方的第二半导体器件、包括电连接到所述第二半导体器件的第二金属互连结构的第二互连层级介电层，以及位于所述第二互连层级介电层的表面部分处并且电连接到所述第二金属互连结构的第二管芯到管芯接合焊盘；将所述第二管芯到管芯接合焊盘接合到所述第一管芯到管芯接合焊盘，以提供所述第一半导体管芯与所述第二半导体管芯之间的管芯到管芯接合；通过移除从所述第二远侧平坦表面竖直地延伸穿过所述第二衬底并延伸到所述第二近侧平坦表面的体积内的材料部分来形成凹陷区，以提供所述第一互连层级介电层和所述第二互连层级介电层中的一者的物理暴露的水平表面；以及提供位于所述第一互连层级介电层和所述第二互连层级介电层中的一者之上或之中的外部接合焊盘。

根据本公开的又一方面，提供了一种接合组件，所述接合组件包括：第一半导体管芯，所述第一半导体管芯包括：具有第一远侧平坦表面和第一近侧平坦表面的第一衬底、位于所述第一衬底的所述第一近侧平坦表面上或上方的第一半导体器件、包括电连接到所述第一半导体器件的第一金属互连结构的第一互连层级介电层，以及位于所述第一互连层级介电层的表面部分处并且电连接到所述第一金属互连结构的第一管芯到管芯接合焊盘；和第二半导体管芯，所述第二半导体管芯包括：具有第二远侧平坦表面和第二近侧平坦表面的第二衬底、位于所述第二衬底的所述第二近侧平坦表面上或上方的第二半导体器件、包括电连接到所述第二半导体器件的第二金属互连结构的第二互连层级介电层，以及位于所述第二互连层级介电层的表面部分处并且电连接到所述第二金属互连结构的第二管芯到管芯接合焊盘，其中：所述第二管芯到管芯接合焊盘接合到所述第一管芯到管芯接合焊盘，以提供所述第一半导体管芯与所述第二半导体管芯之间的管芯到管芯接合；第一外部接合焊盘位于所述第二衬底的所述第二远侧平坦表面上或上方；和第一横向绝缘外部连接通孔结构，所述第一横向绝缘外部连接通孔结构至少从所述第二衬底的所述第二远侧平坦表面竖直地延伸穿过所述第二衬底、所述第二互连层级介电层、包括所述第一半导体管芯与所述第二半导体管芯之间的界面的水平平面，以及所述第一互连层级介电层内的层的子集，并且延伸到所述第一金属互连结构中的一者并接触所述第一接合焊盘。

根据本发明的又一方面，提供了一种形成接合组件的方法，所述方法包括：提供第一半导体管芯，其中所述第一半导体管芯包括：具有第一远侧平坦表面和第一近侧平坦表面的第一衬底、位于所述第一衬底的所述第一近侧平坦表面上或上方的第一半导体器件、包括电连接到所述第一半导体器件的第一金属互连结构的第一互连层级介电层，以及位于所述第一互连层级介电层的表面部分处并且电连接到所述第一金属互连结构的第一管芯到管芯接合焊盘；提供第二半导体管芯，其中所述第二半导体管芯包括：具有第二远侧平坦表面和第二近侧平坦表面的第二衬底、位于所述第二衬底的所述第二近侧平坦表面上或上方的第二半导体器件、包括电连接到所述第二半导体器件的第二金属互连结构的第二互连层级介电层，以及位于所述第二互连层级介电层的表面部分处并且电连接到所述第二金属互连结构的第二管芯到管芯接合焊盘；将所述第二管芯到管芯接合焊盘接合到所述第一管芯到管芯接合焊盘，以提供所述第一半导体管芯与所述第二半导体管芯之间的管芯到管芯接合；形成穿过所述第二衬底、所述第二互连层级介电层、包括所述第一半导体管芯与所述第二半导体管芯之间的界面的水平平面以及所述第一互连层级介电层内的层的子集的第一连接通孔腔体，其中所述第一金属互连结构中的一者物理地暴露在所述第一连接通孔腔体的底部处；在所述第一金属互连结构中的所述一者上的所述第一连接通孔腔体中形成第一横向绝缘外部连接通孔结构；以及在所述第一横向绝缘外部连接通孔结构上形成第一外部接合焊盘。

根据本公开的又一方面，提供了一种接合组件，所述接合组件包括：存储器管芯，所述存储器管芯包括具有阶梯式表面的绝缘层和导电层的交替堆叠、竖直地延伸穿过所述交替堆叠的存储器堆叠结构、接触所述交替堆叠的所述阶梯式表面的阶梯式介电材料部分、竖直地延伸穿过所述阶梯式介电材料部分的贯穿介电外部连接通孔结构；存储器侧金属互连结构，所述存储器侧金属互连结构包括在存储器侧互连层级介电层中，以及存储器侧接合焊盘；逻辑管芯，所述逻辑管芯包括：半导体衬底、位于所述半导体衬底上并且包括被配置为控制所述存储器管芯内的所述存储器堆叠结构的操作的外围电路的半导体器件、包括在逻辑侧互连层级介电层中的逻辑侧金属互连结构，以及在管芯到管芯接合界面处接合到所述存储器管芯的所述存储器侧接合焊盘的逻辑侧接合焊盘；和外部接合焊盘，所述外部接合焊盘位于所述阶梯式介电材料部分的表面上并且接触所述贯穿介电外部连接通孔结构的远侧平坦表面。

根据本公开的另一方面，提供了一种形成接合组件的方法，所述方法包括：提供存储器管芯，所述存储器管芯包括存储器侧衬底、具有阶梯式表面并且位于所述存储器侧衬底上的绝缘层和导电层的交替堆叠、竖直地延伸穿过所述交替堆叠的存储器堆叠结构、接触所述交替堆叠的所述阶梯式表面的阶梯式介电材料部分、竖直地延伸穿过所述阶梯式介电材料部分的贯穿介电外部连接通孔结构、包括在存储器侧互连层级介电层中的存储器侧金属互连结构，以及存储器侧接合焊盘；提供逻辑管芯，所述逻辑管芯包括：半导体衬底、位于所述半导体衬底上并且包括被配置为控制所述存储器管芯内的所述存储器堆叠结构的操作的外围电路的半导体器件、包括在逻辑侧互连层级介电层中的逻辑侧金属互连结构，以及逻辑侧接合焊盘；将所述存储器侧接合焊盘接合到所述逻辑侧接合焊盘，其中形成管芯到管芯接合界面；通过移除所述存储器侧衬底的至少一部分来物理地暴露所述贯穿介电外部连接通孔结构的远侧平坦表面；以及在所述贯穿介电外部连接通孔结构的所述远侧平坦表面上形成外部接合焊盘。

附图说明

图1是根据本公开的实施方案的在形成第一绝缘层和第一间隔物材料层的第一交替堆叠之后的第一示例性结构的竖直剖面图。

图2是根据本公开的实施方案的在形成第一层楼梯区、第一阶梯式介电材料部分和层间介电层之后的第一示例性结构的竖直剖面图。

图3a是根据本公开的实施方案的在形成第一层存储器开口和第一层支撑开口之后的第一示例性结构的竖直剖面图。

图3b是图4a的第一示例性结构的水平横截面视图。铰接竖直平面a-a'对应于图3a的竖直剖面图的平面。

图4是根据本公开的实施方案的在形成各种牺牲填充结构之后的第一示例性结构的竖直剖面图。

图5是根据本公开的实施方案的在形成第二绝缘层和第二间隔物材料层的第二交替堆叠、第二阶梯式表面和第二阶梯式介电材料部分之后的第一示例性结构的竖直剖面图。

图6a是根据本公开的实施方案的在形成第二层存储器开口和第二层支撑开口之后的第一示例性结构的竖直剖面图。

图6b是沿图6a的水平平面b-b'截取的第一示例性结构的水平剖面图。铰接竖直平面a-a'对应于图6a的竖直剖面图的平面。

图7是根据本公开的实施方案的在形成层间存储器开口和层间支撑开口之后的第一示例性结构的竖直剖面图。

图8a至图8h示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的顺序竖直剖面图。

图9a是根据本公开的实施方案的在形成存储器开口填充结构和支撑柱结构之后的第一示例性结构的竖直剖面图。

图9b是沿图9a的水平平面b-b'截取的第一示例性结构的水平剖面图。铰接竖直平面a-a"对应于图9a的竖直剖面图的平面。

图10a是根据本公开的实施方案的在形成第一接触层级介电层和背侧沟槽之后的第一示例性结构的竖直剖面图。

图10b是沿图10a的水平平面b-b'截取的第一示例性结构的水平剖面图。铰接竖直平面a-a'对应于图10a的竖直剖面图的平面。

图11是根据本公开的实施方案的在形成背侧沟槽之后的第一示例性结构的竖直剖面图。

图12a至图12e示出了根据本公开的实施方案的在背侧凹陷部中形成导电层期间存储器开口填充结构和背侧沟槽的顺序竖直剖面图。

图13是根据本公开的实施方案的在形成导电层之后的第一示例性结构的竖直剖面图。

图14a是根据本公开的实施方案的在背侧沟槽中形成介电壁结构之后的第一示例性结构的竖直剖面图。

图14b是沿图14a的水平平面b-b'截取的第一示例性结构的水平剖面图。铰接竖直平面a-a'对应于图14a的竖直剖面图的平面。

图14c是沿图14b的竖直平面c-c'截取的第一示例性结构的竖直剖面图。

图15a是根据本公开的实施方案的在形成第二接触层级介电层和各种接触通孔结构之后的第一示例性结构的竖直剖面图。

图15b是沿图15a的竖直平面b-b'截取的第一示例性结构的水平剖面图。铰接竖直平面a-a'对应于图15a的竖直剖面图的平面。

图16是根据本公开的实施方案的在形成包括互连层级介电层和金属互连结构的存储器管芯之后的第一示例性结构的竖直剖面图。

图17是根据本公开的实施方案的随后结合到第一示例性结构中的逻辑管芯的竖直剖面图。

图18a至图18d是根据本公开的实施方案的在形成接合组件期间第一示例性结构的第一构型的顺序竖直剖面图，该接合组件包括含有外部接合焊盘、焊球和接合线的凹陷区。

图18e是图18d的第一示例性结构的第一构型的竖直剖面图。

图18f是图18d的处理步骤处的第一示例性结构的第一另选构型的竖直剖面图。

图18g是图18d的第一示例性结构的第一构型的第二另选实施方案的竖直剖面图。

图19a至图19c是根据本公开的实施方案的在形成接合组件期间第一示例性结构的第二构型的顺序竖直剖面图，该接合组件包括含有外部接合焊盘、焊球和接合线的凹陷区。

图20a是根据本公开的实施方案的在形成包括互连层级介电层和金属互连结构的存储器管芯之后的第一示例性结构的构型的竖直剖面图。

图20b是根据本公开的实施方案的随后结合到图20a的第一示例性结构中的逻辑管芯的构型的竖直剖面图。

图20c至图20f是根据本公开的实施方案的在形成接合组件期间第一示例性结构的第三构型的顺序竖直剖面图，该接合组件包括含有外部接合焊盘、焊球和接合线的凹陷区。

图20g是第一示例性结构的第三构型的另一竖直剖面图。

图20h是根据本公开的实施方案的第一示例性结构的第四构型的竖直剖面图。

图21a是根据本公开的实施方案的在形成包括互连层级介电层和金属互连结构的存储器管芯之后的第一示例性结构的构型的竖直剖面图。

图21b是根据本公开的实施方案的随后结合到图21a的第一示例性结构中的逻辑管芯的构型的竖直剖面图。

图21c至图21f是根据本公开的实施方案的在形成接合组件期间第一示例性结构的第五构型的顺序竖直剖面图，该接合组件包括含有外部接合焊盘、焊球和接合线的凹陷区。

图21g是第一示例性结构的第五构型的另选实施方案的竖直剖面图。

图21h是第一示例性结构的第六构型的竖直剖面图。

图22a是根据本公开的实施方案的在形成包括互连层级介电层和金属互连结构的存储器管芯之后的第一示例性结构的构型的竖直剖面图。

图22b是根据本公开的实施方案的随后结合到图22a的第一示例性结构中的逻辑管芯的构型的竖直剖面图。

图22c至图22f是根据本公开的实施方案的在形成接合组件期间第一示例性结构的第七构型的顺序竖直剖面图，该接合组件包括含有外部接合焊盘、焊球和接合线的凹陷区。

图22g是根据本公开的实施方案的第一示例性结构的第八构型的竖直剖面图。

图23a是根据本公开的实施方案的包括互连层级介电层和金属互连结构的存储器管芯的构型的竖直剖面图。

图23b是根据本公开的实施方案的随后结合到图21a的第一示例性结构中的逻辑管芯的构型的竖直剖面图。

图23c至图23e是根据本公开的实施方案的在形成接合组件期间第二示例性结构的第一构型的顺序竖直剖面图，该接合组件包括横向绝缘外部连接通孔结构、外部接合焊盘、焊球和接合线。

图23f是根据本公开的实施方案的第二示例性结构的第二构型的竖直剖面图。

图23g是根据本公开的实施方案的第二示例性结构的另选第二构型的竖直剖面图。

图24a是根据本公开的实施方案的包括互连层级介电层和金属互连结构的存储器管芯的构型的竖直剖面图。

图24b是根据本公开的实施方案的随后结合到图24a的第一示例性结构中的逻辑管芯的构型的竖直剖面图。

图24c至图24e是根据本公开的实施方案的在形成接合组件期间第二示例性结构的第三构型的顺序竖直剖面图，该接合组件包括横向绝缘外部连接通孔结构、外部接合焊盘、焊球和接合线。

图24f是根据本公开的实施方案的第二示例性结构的第四构型的竖直剖面图。

图25a是根据本公开的实施方案的在形成贯穿介电外部连接通孔结构之后的示例性过程中存储器管芯的竖直剖面图。

图25b是根据本公开的实施方案的第一示例性存储器管芯的竖直剖面图。

图25c至图25f是根据本公开的实施方案的在形成接合组件期间第三示例性结构的第一构型的顺序竖直剖面图，该接合组件包括贯穿介电外部连接通孔结构、外部接合焊盘、焊球和接合线。

图25g是根据本公开的实施方案的第三示例性结构的第一构型的另选实施方案。

图26a是根据本公开的实施方案的在形成第一绝缘层和第一间隔物材料层的第一交替堆叠之后的第二示例性过程中存储器管芯的竖直剖面图。

图26b是图26a的第二示例性过程中存储器管芯的区域的放大竖直剖面图。

图27a至图27d是根据本公开的实施方案的在形成存储器开口填充结构期间第二示例性过程中存储器管芯的存储器开口的顺序竖直剖面图。

图28是根据本公开的实施方案的在形成背侧沟槽之后的第二示例性过程中存储器管芯的竖直剖面图。

图29a至图29e是根据本公开的实施方案的在用源极层级材料层替换过程中源极层级材料层期间包括两个存储器开口填充结构和背侧沟槽的第二示例性过程中存储器管芯的区域的顺序竖直剖面图。

图30是根据本公开的实施方案的在形成介电壁结构之后的第二示例性过程中存储器管芯的竖直剖面图。

图31是根据本公开的实施方案的在形成贯穿介电外部连接通孔结构之后的第二示例性过程中存储器管芯的竖直剖面图。

图32是根据本公开的实施方案的第二示例性存储器管芯的竖直剖面图。

图33a至图33d是根据本公开的实施方案的在形成接合组件期间第三示例性结构的第二构型的顺序竖直剖面图，该接合组件包括贯穿介电外部连接通孔结构、外部接合焊盘、焊球和接合线。

具体实施方式

如上所述，本公开的各种实施方案均涉及三维存储器器件。提供支持(即，驱动器)电路以执行竖直nand串中的存储器单元的写入、读取和擦除操作。通常，互补金属氧化物半导体(cmos)器件形成在与三维存储器器件相同的衬底上。然而，在三维存储器器件的制造期间由于附带的热循环和氢扩散引起的cmos器件的劣化可能对包括cmos器件的支持电路的性能造成了严重约束。各种实施方案提供了接合结构，该接合结构在与三维存储器阵列不同的衬底上结合有高性能支持电路，然后将衬底彼此接合。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个nand存储器串的三维单体存储器阵列器件。

附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。如本文所用，如果在第一电子部件与第二电子部件之间存在导电路径，则第一电子部件电连接到第二电子部件。

如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。

单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(three-dimensionalstructurememory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。根据本公开的各种实施方案的三维存储器器件包括单体三维nand串存储器器件，并且可以使用本文所述的各种实施方案来制造。

一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中管芯的总数一样多的外部命令。每个管芯包括一个或多个平面。可在相同管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页，这些页是可被选择用于编程的最小单元，即，可在其上执行编程操作的最小单元。

参考图1，示出了根据本公开的第一实施方案的第一示例性结构。第一示例性结构包括衬底，该衬底在本文中被称为存储器侧衬底310。存储器侧衬底310可以是半导体衬底、绝缘衬底或导电衬底。在一个实施方案中，可商购获得的硅晶圆可用于存储器侧衬底310。

随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包括第一材料，并且每个第二材料层可包括不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一交替堆叠的情况下，交替堆叠在本文中被称为第一交替堆叠。第一交替堆叠的层级在本文中被称为第一层层级，并且在第一层层级正上方随后要形成的交替堆叠的层级在本文中被称为第二层层级等。

第一交替堆叠可包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物材料层。在一个实施方案中，第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中，第一间隔物材料层可以是随后不被其他层替换的导电层。虽然使用其中用导电层替换牺牲材料层的实施方案描述了本公开，但在其他实施方案中将间隔物材料层形成为导电层(从而避免了执行替换过程的需要)。

在一个实施方案中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中，每个第一绝缘层132可包括第一绝缘材料，并且每个第一牺牲材料层142可包括第一牺牲材料。在存储器侧衬底310上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用，“牺牲材料”是指在后续处理步骤期间被移除的材料。

如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。

第一交替堆叠(132,142)可以包括由第一材料构成的第一绝缘层132，以及由第二材料构成的第一牺牲材料层142，第二材料与第一材料不同。第一绝缘层132的第一材料可以是至少一种绝缘材料。可以用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(osg)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。

第一牺牲材料层142的第二材料是牺牲材料，其可以对于第一绝缘层132的第一材料选择性地被移除。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。

第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极代替第一牺牲材料层142的第二材料，导电电极可以用作例如竖直nand器件的控制栅电极。在一个实施方案中，第一牺牲材料层142可以是包括氮化硅的材料层。

在一个实施方案中，第一绝缘层132可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可以例如通过化学气相沉积(cvd)来沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可以使用原硅酸四乙酯(teos)作为cvd工艺的前体材料。可以形成第一牺牲材料层142的第二材料，例如，通过cvd或原子层沉积(ald)。

第一绝缘层132和第一牺牲材料层142的厚度可以在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可以使用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可以在2至1,024的范围内，并且典型地在8至256的范围内，但是也可以使用更多的重复次数。在一个实施方案中，第一交替叠堆(132,142)中的每个第一牺牲材料层142可以具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。

随后在堆叠(132,142)上方形成第一绝缘帽盖层170。第一绝缘帽盖层170包含介电材料，该介电材料可以是可以用于第一绝缘层132的任何介电材料。在一个实施方案中，第一绝缘帽盖层170包含与第一绝缘层132相同的介电材料。第一绝缘帽盖层170的厚度可以在20nm至300nm的范围内，但是也可以使用更小和更大的厚度。

参考图2，可以对第一绝缘帽盖层170和第一交替堆叠(132,142)进行图案化以在楼梯区200中形成第一阶梯式表面。楼梯区200可以包括相应的第一阶梯式区域和第二阶梯式区域，在第一阶梯式区域中，形成第一阶梯式表面，在第二阶梯式区域中，随后在第二层结构(其随后形成在第一层结构上方)和/或附加层结构中形成附加阶梯式表面。可以例如通过形成其中具有开口的掩模层、在第一绝缘帽盖层170的层级内蚀刻出腔体并迭代地扩展蚀刻区域，并且通过蚀刻定位在蚀刻区域内的蚀刻腔体的底表面正下方的每个第一绝缘层132和第一牺牲材料层142对而使腔体竖直地凹陷，形成第一阶梯式表面。在一个实施方案中，第一牺牲材料层142的顶表面可以在第一阶梯式表面处物理地暴露。覆盖在第一阶梯式表面上面的腔体在本文中称为第一阶梯式腔体。

可以沉积介电填充材料(诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔体。可以从包括第一绝缘帽盖层170的顶表面的水平平面上方移除介电填充材料的多余部分。介电填充材料的填充覆盖在第一阶梯式表面上的区域的剩余部分构成第一阶梯式介电材料部分165。如本文所用，“阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶部表面的垂直距离而单调地增加的水平横截面积的元件。第一交替堆叠(132,142)和第一阶梯式介电材料部分165共同构成第一层结构，该第一层结构是随后被修改的过程中结构。

层间介电层180可以任选地沉积在第一层结构(132,142,170,165)上方。层间介电层180包含介电材料，诸如氧化硅。在一个实施方案中，层间介电层180可以包含掺杂硅酸盐玻璃，该掺杂硅酸盐玻璃具有比第一绝缘层132(其可能包含未掺杂硅酸盐玻璃)的材料更大的蚀刻速率。例如，层间介电层180可以包含磷硅酸盐玻璃。层间介电层180的厚度可以在30nm至300nm的范围内，但是也可以使用更小和更大的厚度。

参考图3a和图3b，各种第一层开口(149,129)可形成为穿过层间介电层180和第一层结构(132,142,170,165)并且进入存储器侧衬底310。可以在层间介电层180上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其中的各种开口。光致抗蚀剂层中的开口的图案可以通过第一各向异性蚀刻工艺传递穿过层间介电层180和第一层结构(132,142,170,165)并且进入存储器侧衬底310，以同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口(149,129)。各种第一层开口(149,129)可以包括第一层存储器开口149和第一层支撑开口129。在图3b中以虚线示出第一交替堆叠(132,142)中的阶梯s的位置。

第一层存储器开口149是穿过第一交替堆叠(132,142)内的每个层在存储器阵列区100中形成的开口，并且随后用于在其中形成存储器堆叠结构。第一层存储器开口149可以形成为沿着第二水平方向hd2横向间隔开的第一层存储器开口149的集群。第一层存储器开口149的每个集群可以形成为第一层存储器开口149的二维阵列。

在一个实施方案中，第一各向异性蚀刻工艺可以包括初始步骤，其中第一交替堆叠(132,142)的材料在第一阶梯式介电材料部分165的材料期间蚀刻。初始蚀刻步骤的化学性质可以交替以优化第一交替堆叠(132,142)中的第一材料和第二材料的蚀刻，同时提供与第一阶梯式介电材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，cf4/o2/ar蚀刻)。各种第一层开口(149,129)的侧壁可以是基本上竖直的，或可以是锥形的。随后可以例如通过灰化移除光致抗蚀剂层。

任选地，第一层存储器开口149和第一层支撑开口129在层间介电层180的层级处的部分可以通过各向同性蚀刻来横向扩展。在这种情况下，层间介电层180可以包含在稀氢氟酸中具有比第一绝缘层132(其可能包括未掺杂硅酸盐玻璃)更大蚀刻速率的介电材料(诸如硼硅酸盐玻璃)。可以使用各向同性蚀刻(诸如使用了hf的湿法蚀刻)来在层间介电层180的层级处扩展第一层存储器开口149的横向尺寸。可以任选地加宽第一层存储器开口149的定位在层间介电层180的层级处的部分，以便为随后将穿过第二交替堆叠形成(随后在形成第二层存储器开口之前形成)的第二层存储器开口提供更大的着陆焊盘。

参考图4，可以在各种第一层开口(149,129)中形成牺牲第一层开口填充部分(148,128)。例如，在第一层开口(149,129)中的每一者中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括随后对于第一绝缘层132和第一牺牲材料层142的材料可以选择性地移除的材料。

在一个实施方案中，牺牲第一层填充材料可以包括半导体材料，诸如硅(例如，a-si或多晶硅)、硅锗合金、锗、iii-v族化合物半导体材料或它们的组合。任选地，可以在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。

在另一个实施方案中，牺牲第一层填充材料可以包括氧化硅材料，该氧化硅材料具有比第一绝缘层132、第一绝缘帽盖层170和层间介电层180的材料更高的蚀刻速率。例如，牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃，其具有比100:1稀释的氢氟酸中的致密teos氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下，可以在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。

在另一实施方案中，牺牲第一层填充材料可以包括随后可以通过灰化移除的非晶硅或含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一交替堆叠(132,142)的材料可以选择性地移除的硅基聚合物。

可以从第一交替堆叠(132,142)的最顶部层上方，诸如从层间介电层180上方移除沉积的牺牲材料的各部分。例如，牺牲第一层填充材料可以使用平面化工艺凹陷到层间介电层180的顶表面。平面化工艺可以包括凹陷蚀刻、化学机械平面化(cmp)或它们的组合。层间介电层180的顶表面可以用作蚀刻停止层或平面化停止层。

牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地，第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口129中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一交替堆叠(132,142)上方(诸如从层间介电层180的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶表面可以与层间介电层180的顶表面共面。牺牲第一层开口填充部分(148,128)中的每一个可以或可以不包括其中的腔体。

参考图5，可以在第一层结构(132,142,170,148)上方形成第二层结构。第二层结构可以包括绝缘层和间隔物材料层的附加交替堆叠，这些间隔物材料层可以是牺牲材料层。例如，可以随后在第一交替堆叠(132,142)的顶部表面上形成材料层的第二交替堆叠(232,242)。第二交替堆叠(232,242)包括交替的多个第三材料层和第四材料层。每个第三材料层可包括第三材料，并且每个第四材料层可包括与第三材料不同的第四材料。在一个实施方案中，第三材料可以与第一绝缘层132的第一材料相同，并且第四材料可以与第一牺牲材料层142的第二材料相同。

在一个实施方案中，第三材料层可以是第二绝缘层232，并且第四材料层可以是在每个竖直相邻的第二绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方案中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极代替第二牺牲材料层242的第四材料，导电电极可以用作例如竖直nand器件的控制栅电极。

在一个实施方案中，每个第二绝缘层232可以包括第二绝缘材料，并且每个第二牺牲材料层242可以包括第二牺牲材料。在这种情况下，第二交替堆叠(232,242)可以包括交替的多个第二绝缘层232和第二牺牲材料层242。可以例如通过化学气相沉积(cvd)来沉积第二绝缘层232的第三材料。可以形成第二牺牲材料层242的第四材料，例如，通过cvd或原子层沉积(ald)。

第二绝缘层232的第三材料可是至少一种绝缘材料。可以用于第二绝缘层232的绝缘材料可以是可以用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。可以用于第二牺牲材料层242的牺牲材料可以是可以用于第一牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料可以与第一绝缘材料相同，并且第二牺牲材料可以与第一牺牲材料相同。

第二绝缘层232和第二牺牲材料层242的厚度可以在20nm至50nm的范围内，但是对于每个第二绝缘层232和每个第二牺牲材料层242可以使用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可以在2至1,024的范围内，并且典型地在8至256的范围内，但是也可以使用更多的重复次数。在一个实施方案中，第二交替叠堆(232,242)中的每个第二牺牲材料层242可以具有均匀厚度，该均匀厚度在每个相应第二牺牲材料层242内基本上不变。

第二阶梯式区域中的第二阶梯式表面可以使用与用于形成第一阶梯式区域中的第一阶梯式表面的处理步骤相同的一组处理步骤而在楼梯区200中形成，其中对至少一个掩模层的图案进行了适当的调整。可以在楼梯区200中的第二阶梯式表面上方形成第二阶梯式介电材料部分265。

随后可以在第二交替堆叠(232,242)上方形成第二绝缘覆盖层270。第二绝缘帽盖层270包含与第二牺牲材料层242的材料不同的介电材料。在一个实施方案中，第二绝缘帽盖层270可以包含氧化硅。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142,242)可以包含氮化硅。

一般来讲，可以在存储器侧衬底310上方形成绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的至少一个交替堆叠，并且可以在至少一个交替堆叠(132,142,232,242)上的楼梯区上方形成至少一个阶梯式介电材料部分(165,265)。

任选地，漏极选择层级隔离结构72可形成为穿过第二交替堆叠(232,242)的上部部分中的层的子集。由漏极选择层级隔离结构72切割的第二牺牲材料层242对应于随后形成漏极选择层级导电层的层级。漏极选择层级隔离结构72包含介电材料，诸如氧化硅。漏极选择层级隔离结构72可以沿着第一水平方向hd1横向延伸，并且可以沿着垂直于第一水平方向hd1的第二水平方向hd2横向间隔开。第二层交替堆叠(232,242)、第二阶梯式介电材料部分265、第二绝缘帽盖层270和任选的漏极选择层级隔离结构72的组合共同构成第二层结构(232,242,265,270,72)。

参考图6a和图6b，各种第二层开口(249,229)可形成为穿过第二层结构(232,242,265,270,72)。可以在第二绝缘帽盖层270上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其的各种开口。开口的图案可以与各种第一层开口(149,129)的图案相同，其与牺牲第一层开口填充部分(148,128)相同。因此，可以使用用于图案化第一层开口(149,129)的光刻掩模来图案化光致抗蚀剂层。

光致抗蚀剂层中的开口的图案可以通过第二各向异性蚀刻工艺传递穿过第二层结构(232,242,265,270,72)，以同时(即，在第二各向异性蚀刻工艺期间)形成各种第二层开口(249,229)。各种第二层开口(249,229)可以包括第二层存储器开口249和第二层支撑开口229。

第二层存储器开口249直接形成在牺牲第一层存储器开口填充部分148中的相应一个的顶表面上。第二层支撑开口229直接形成在牺牲第一层支撑开口填充部分128中的相应一个的顶表面上。另外，每个第二层支撑开口229可形成为穿过第二阶梯式表面内的水平表面，这些第二阶梯式表面包括第二交替堆叠(232,242)与第二阶梯式介电材料部分265之间的面间表面。在图6b中以虚线示出第一交替堆叠(132,142)和第二交替堆叠(232,242)中的阶梯s的位置。

第二各向异性蚀刻工艺可以包括其中在第二阶梯式介电材料部分265的材料期间蚀刻第二交替堆叠(232,242)的材料的蚀刻步骤。蚀刻步骤的化学性质可以交替以优化第二交替堆叠(232,242)中的材料的蚀刻，同时提供与第二阶梯式介电材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，cf4/o2/ar蚀刻)。各种第二层开口(249,229)的侧壁可以是基本上竖直的，或可以是锥形的。每个第二层开口(249,229)的底部周边可以横向偏移，和/或可以完全定位在下面的牺牲第一层开口填充部分(148,128)的顶表面的周边内。随后可以例如通过灰化移除光致抗蚀剂层。

参考图7，可以使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料，该蚀刻工艺蚀刻对于第一绝缘层132和第二绝缘层232、第一牺牲材料层142和第二牺牲材料层242、第一绝缘帽盖层170和第二绝缘帽盖层270以及层间介电层180的材料具有选择性的牺牲第一层填充材料。在第二层存储器开口249和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口49(也称为层间存储器开口49)。在第二层支撑开口229和从其移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口19(也称为层间支撑开口19)。

图8a至图8d提供了在形成存储器开口填充结构期间的存储器开口49的顺序剖面图。在存储器开口49和支撑开口19的每一个中发生相同的结构变化。

参考图8a，示出了图7的第一示例性器件结构中的存储器开口49。存储器开口49延伸穿过第一层结构和第二层结构，并且进入存储器侧衬底310的上部部分中。在该处理步骤处，每个支撑开口19可以延伸穿过第二阶梯式介电材料部分265并且任选地穿过第一阶梯式介电材料部分165，穿过交替堆叠中的层的子集{(132,142)，(232,242)}，并且向下延伸到存储器侧衬底310。每个存储器开口的底表面相对于存储器侧衬底310的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可以使用更大的凹陷深度。任选地，牺牲材料层(142,242)可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。

参考图8b，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。基座沟道部分11可以是晶体管沟道的一部分，其在随后将在存储器侧衬底310中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸。存储器腔体49'存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的存储器侧衬底310的导电类型相同。

参考图8c，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601的层堆叠可以顺序地沉积在存储器开口49中。

阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。

介电金属氧化物的非限制性示例包括氧化铝(al2o3)、氧化铪(hfo2)、氧化镧(lao2)、氧化钇(y2o3)、氧化钽(ta2o5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(cvd)、原子层沉积(ald)、脉冲激光沉积(pld)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。

另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。

随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可以包含导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层(142,242)和绝缘层(132,232)可以具有竖直重合的侧壁，并且电荷存储层54可以形成为单个连续层。

在另一个实施方案中，牺牲材料层(142,242)可以相对于绝缘层(132,232)的侧壁横向地凹陷，并且可以使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。虽然使用其中电荷存储层54是单个连续层的实施方案描述了本公开，但在其他实施方案中用竖直间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换电荷存储层54。

电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果使用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(cvd)、原子层沉积(ald)、物理气相沉积(pvd)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维nand串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ono堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种iii-v族化合物半导体材料、至少一种ii-vi族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(lpcvd)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。存储器腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。

参考图8d，使用至少一种各向异性蚀刻工艺按顺序各向异性地蚀刻任选的第一半导体沟道层601、隧穿介电层56、电荷存储层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除位于第二绝缘帽盖层270的顶表面上方的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的部分。此外，可移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个存储器腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过使用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。

第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，电荷存储层54可以是其中邻近牺牲材料层(142,242)的每个部分构成电荷存储区的电荷存储层。

基座沟道部分11的表面(或在不使用基座沟道部分11的情况下的存储器侧衬底310的表面)可穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不使用基座沟道部分11的情况下的存储器侧衬底310)的最顶表面偏移凹陷距离。隧穿介电层56定位在电荷存储层54上方。存储器开口49中的阻挡介电层52、电荷存储层54和隧穿介电层56的组构成存储器膜50，该存储器膜包括多个电荷存储区(包括电荷存储层54)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与围绕材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。

参考图8e，第二半导体沟道层602可直接沉积在基座沟道部分11的半导体表面上或者存储器侧衬底310上(如果基座沟道部分11被省略的话)，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种iii-v族化合物半导体材料、至少一种ii-vi族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过保形沉积方法诸如低压化学气相沉积(lpcvd)形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。第二半导体沟道层602可以部分地填充每个存储器开口中的存储器腔体49’，或者可以完全地填充每个存储器开口中的腔体。

第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。

参考图8f，在每个存储器开口中的存储器腔体49'未被第二半导体沟道层602完全地填充的情况下，可以将介电核心层62l沉积在存储器腔体49'中以填充每个存储器开口内的存储器腔体49'的任何剩余部分。介电核心层62l包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(lpcvd)或者通过自平坦化沉积工艺诸如旋涂来沉积介电核心层62l。

参考图8g，可例如通过从第二绝缘帽盖层270的顶表面上方进行凹陷蚀刻来移除介电核心层62l的水平部分。介电核心层62l的每个剩余部分构成介电核心62。此外，可以通过可使用凹陷蚀刻或化学机械平面化(cmp)的平面化工艺移除位于第二绝缘帽盖层270的顶表面上方的第二半导体沟道层602的水平部分。第二半导体沟道层602的每个剩余部分可以整体定位在存储器开口49内或者全部定位在支撑开口19内。

第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直nand器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60的部分。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。

参考图8h，每个介电核心62的顶表面可进一步凹陷入每个存储器开口内，例如通过凹陷蚀刻到位于第二绝缘帽盖层270的顶表面和第二绝缘帽盖层270的底表面之间的深度。可通过将掺杂半导体材料沉积在介电核心62上方的每个凹陷区内来形成漏极区63。漏极区63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63中的掺杂剂浓度可以在5.0×10¹⁹/cm³至2.0×10²¹/cm³的范围内，但是也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平坦化(cmp)或凹陷蚀刻从第二绝缘帽盖层270的顶部表面上方移除沉积的半导体材料的多余部分，以形成漏极区63。

存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、介电核心62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应支撑开口19并且构成支撑柱结构。每个存储器膜50可包括横向围绕竖直半导体沟道60的隧穿介电层56、横向围绕隧穿介电层56的电荷存储区(包括电荷存储层54)的竖直堆叠，以及可选的阻挡介电层52。

参考图9a和图9b，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的第一示例性结构。可以在图7的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图7的结构的每个支撑开口19内形成支撑柱结构20的实例。在形成存储器开口填充结构58期间在支撑开口19中形成支撑柱结构20。每个支撑柱结构20可以具有与存储器开口填充结构58相同的一组部件。虽然使用所示出的用于存储器堆叠结构的构型来描述本公开，但是各种实施方案的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。

参考图10a和图10b，可以在第二层结构(232,242,270,265,72)上方形成第一接触层级介电层280。第一接触级介电层280包含介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，第一接触级介电层280可以包含未掺杂硅酸盐玻璃，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。

可以在第一接触级介电层280上方施加光致抗蚀剂层，并且可以对其进行光刻图案化以形成伸长开口，这些伸长开口沿着第一水平方向hd1在存储器开口填充结构58的集群之间延伸。可以通过将光致抗蚀剂层中的图案传递穿过第一接触层级介电层280、第二层结构(232,242,270,265,72)和第一层结构(132,142,170,165)并且进入存储器侧衬底310中来形成背侧沟槽79。可以移除第一接触层级介电层280、第二层结构(232,242,270,265,72)、第一层结构(132,142,170,165)和存储器侧衬底310的在光致抗蚀剂层中的开口下面的部分以形成背侧沟槽79。在一个实施方案中，可以在存储器堆叠结构55的集群之间形成背侧沟槽79。存储器堆叠结构55的集群可以由背侧沟槽79沿着第二水平方向hd2横向间隔开。

参考图11和图12a，牺牲材料层(142,242)可以对于绝缘层(132,232)、第一绝缘帽盖层170和第二绝缘帽盖层270、第一接触层级介电层280以及源极接触层114、介电半导体氧化物板122和环形介电半导体氧化物间隔物124被选择性地移除。例如，可以例如使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、第一绝缘帽盖层170和第二绝缘帽盖层270、阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料，选择性地蚀刻牺牲材料层(142,242)的材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层(142,242)可以包含氮化硅，绝缘层(132,232)、第一绝缘帽盖层170和第二绝缘帽盖层270、阶梯式介电材料部分(165,265)和存储器膜50的最外层的材料可以包含氧化硅材料。

各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干)蚀刻工艺。例如，如果牺牲材料层(142,242)包含氮化硅，则蚀刻工艺可以是其中将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。

在从中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)包括形成在从中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及形成在从中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每一个可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部(143,243)中的每一个的横向尺寸可以大于相应的背侧凹陷部(143,243)的高度。可以在从中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每一者可以基本上平行于存储器侧衬底310的顶表面延伸。背侧凹陷部(143,243)可以由下面的绝缘层(132,232)的顶表面和覆盖在上面的绝缘层(132,232)的底表面竖直地界定。在一个实施方案中，背侧凹陷部(143,243)中的每一个可以整个具有均匀高度。

可通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11和存储器侧衬底310的物理暴露的表面部分转换成介电材料部分。例如，可以使用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物316，并将存储器侧衬底310的每个物理暴露的表面部分转换成平面介电部分616。

参考图12b，可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在的话)包含介电材料，该介电材料用作控制栅电介质，以用于随后在背侧凹陷(143,243)中形成控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。

背侧阻挡介电层44可以形成在背侧凹陷(143,243)中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在绝缘层(132,232)的水平表面和背侧凹陷部(143,243)内的存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物316和平面介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ald)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以使用更小和更大的厚度。

背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或另外地，背侧阻挡介电层44可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层44。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层(132,232)的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部(143,243)的部分以及平面介电部分的顶表面上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。

参考图12c，可将金属阻挡层46a沉积在背侧凹陷部(143,243)中。金属阻挡层46a包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46a可以包括导电金属氮化物材料诸如tin、tan、wn或其堆叠，或者可以包括导电金属碳化物材料诸如tic、tac、wc或其堆叠。在一个实施方案中，金属阻挡层46a可以通过保形沉积工艺诸如化学气相沉积(cvd)或原子层沉积(ald)进行沉积。金属阻挡层46a的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以使用更小和更大的厚度。在一个实施方案中，金属阻挡层46a可以基本上由导电金属氮化物诸如tin组成。

参考图12d，金属填充材料沉积在多个背侧凹陷部(143,243)中、沉积在该至少一个背侧沟槽79的侧壁上并且沉积在第一接触层级介电层280的顶表面上方，以形成金属填充材料层46b。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(cvd)、原子层沉积(ald)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46b可以基本上由至少一种元素金属构成。金属填充材料层46b的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46b可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46b可以使用含氟前体气体诸如wf6进行沉积。在一个实施方案中，金属填充材料层46b可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46b通过金属阻挡层46a与绝缘层(132,232)和存储器堆叠结构55间隔开，该金属阻挡层是阻止氟原子扩散穿过其中的金属阻挡层。

多个导电层(146,246)可以形成在多个背侧凹陷部(143,243)中，并且连续金属材料层46l可以形成在每个背侧沟槽79的侧壁上和第一接触层级介电层280上方。每个导电层(146,246)包括位于竖直相邻的一对介电材料层诸如一对绝缘层(132,232)之间的金属阻挡层46a的一部分和金属填充材料层46b的一部分。连续金属材料层46l包括位于背侧沟槽79中或第一接触层级介电层280上方的金属阻挡层46a的连续部分和金属填充材料层46b的连续部分。

每个牺牲材料层(142,242)可用导电层(146,246)来替换。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续的金属材料层46l的部分中。管状介电间隔物316横向围绕基座沟道部分11。在形成导电层(146,246)时，最底部导电层(146,246)横向围绕每个管状介电间隔物316。

参考图12e和图13，连续导电材料层46l的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从每个背侧沟槽79的侧壁和从第一接触层级介电层280上方回蚀刻。背侧凹陷部(143,243)中的沉积的金属材料的每个剩余部分构成导电层(146,246)。每个导电层(146,246)可以是导电线结构。因此，牺牲材料层(242,242)用导电层(146,246)来替换。

每个导电层(146,246)可以用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即，电连接)的字线的组合。每个导电层(146,246)内的多个控制栅电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅电极。换句话讲，每个导电层(146,246)可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。

在一个实施方案中，连续导电材料层46l的移除对于背侧阻挡介电层44的材料可以是选择性的。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部。在另一个实施方案中，连续导电材料层46l的移除对于背侧阻挡介电层44的材料可能是不具有选择性的，或者可以不使用背侧阻挡介电层44。可以在移除连续导电材料层46l期间移除平面介电部分616。背侧腔体79'存在于每个背侧沟槽79内。

每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可以填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可以填充有支撑柱结构20。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可以具有比任何下面的导电层(146,246)更小的面积。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可以具有比任何覆盖在上面的导电层(146,246)更大的面积。

在一些实施方案中，可以在第二导电层246的最顶部层级处设置漏极选择层级隔离结构72。定位在漏极选择层级隔离结构72的层级处的第二导电层246的子集构成漏极选择栅极电极。定位在漏极选择栅极电极下方的导电层(146,246)的子集可以用作定位在同一层级处的控制栅和字线的组合。每个导电层(146,246)内的控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。

存储器堆叠结构55中的每一个包括定位在导电层(146,246)的每个层级处的存储器元件的竖直堆叠。导电层(146,246)的子集可以包括用于存储器元件的字线。存储器层级组件定位在存储器侧衬底310上方。存储器层级组件包括至少一个交替堆叠(132,146,232,246)和竖直延伸穿过至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55。

参考图14a至图14c，可以通过保形沉积工艺在背侧沟槽79中并且在第一接触层级介电层280上方形成绝缘材料层。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(lpcvd)或原子层沉积(ald)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以使用更小和更大的厚度。

如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层(146,246)的侧壁上。如果不使用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层(132,232)的侧壁上，并且直接形成在导电层(146,246)的侧壁上。

执行各向异性蚀刻以从第一接触层级介电层280上方和每个背侧沟槽79的底部去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体79’存在于由每个绝缘间隔物74围绕的体积内。存储器侧衬底310的顶表面可物理地暴露在每个背侧沟槽79的底部处。

通过将电掺杂剂注入存储器侧衬底310的物理暴露的表面部分中，可以在每个背侧腔体79'下方的存储器侧衬底310的表面部分处形成源极区61。每个源极区61形成在存储器侧衬底310的表面部分中，该表面部分位于穿过绝缘间隔物74的相应开口下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。

存储器侧衬底310的在源极区61和多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和该多个基座沟道部分11。在交替堆叠{(132,146)，(232,246)}内形成导电层(146,246)时提供的最底部导电层(146,246)可以包括场效应晶体管的选择栅极电极。每个源极区61形成在存储器侧衬底310的上部部分中。半导体沟道(59，11，60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。

背侧接触通孔结构76可形成在每个背侧腔体79'内。每个接触通孔结构76可填充相应背侧腔体79'。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种导电材料来形成接触通孔结构76。例如，该至少一种导电材料可以包括导电衬垫和导电填充材料部分。导电衬垫可包括导电金属衬垫，诸如tin、tan、wn、tic、tac、wc、其合金或其堆叠。导电衬垫的厚度可以在3nm至30nm的范围内，但是也可以使用更小和更大的厚度。导电填充材料部分可以包括金属或金属合金。例如，导电填充材料部分可以包括w、cu、al、co、ru、ni、其合金或其堆叠。

可以使用覆盖在交替堆叠{(132,146)，(232,246)}上面的第一接触层级介电层280作为停止层来平面化该至少一种导电材料。如果使用了化学机械平面化(cmp)工艺，则第一接触层级介电层280可以用作cmp停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。背侧接触通孔结构76延伸穿过交替堆叠{(132,146)，(232,246)}，并且接触源极区61的顶表面。

参考图15a和图15b，可以在第一接触层级介电层280上方形成第二接触层级介电层282。第二接触级介电层282包含介电材料诸如氧化硅，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。

可以在第二接触级介电层282上方施加光致抗蚀剂层，并且可以对其进行光刻图案化以形成各种接触通孔开口。例如，可以在存储器阵列区100中形成用于形成漏极接触通孔结构的开口，并且可以在楼梯区200中形成用于形成楼梯区接触通孔结构的开口。执行各向异性蚀刻工艺以将光致抗蚀剂层中的图案传递穿过第二和第一接触级介电层(282,280)以及下面的介电材料部分。漏极区63和导电层(146,246)可以用作蚀刻停止结构。可以在每个漏极区63上方形成漏极接触通孔腔体，并且可以在第一阶梯式介电材料部分165和第二阶梯式介电材料部分265下面的阶梯式表面处在每个导电层(146,246)上方形成楼梯区接触通孔腔体。随后可以例如通过灰化移除光致抗蚀剂层。

漏极接触通孔结构88形成在漏极接触通孔腔体中以及漏极区63中的相应一个的顶表面上。楼梯区接触通孔结构86形成在楼梯区接触通孔腔体中以及导电层(146,246)中的相应一个的顶表面上。楼梯区接触通孔结构86可以包括漏极选择层级接触通孔结构，这些漏极选择层级接触通孔结构接触用作漏极选择层级栅极电极的第二导电层246的子集。此外，楼梯区接触通孔结构86可以包括字线接触通孔结构，这些字线接触通孔结构接触在漏极选择层级栅极电极下面的导电层(146,246)并且用作存储器堆叠结构55的字线。

参考图16，位线层级介电层284可以形成在接触层级介电层(280,282)上方，并且位线层级金属互连结构(98,96)可以形成在位线层级介电层284中。位线层级金属互连结构(98,96)包括位线98，该位线通过漏极接触通孔结构88的相应子集电连接到漏极区63的相应子集。位线层级金属互连结构(98,96)包括互连线结构96，该互连线结构电连接到楼梯区接触通孔结构86或其他通孔结构中的至少一者。

存储器侧互连层级介电层390可以形成在位线层级介电层284和位线层级金属互连结构(98,96)上方。可以在存储器侧互连层级介电层390中形成各种存储器侧金属互连结构370，以提供到位线98和互连线结构96的电连接。存储器侧金属互连结构370可以包括互连层级金属线结构374和互连层级金属通孔结构376。存储器侧接合焊盘378可以形成在存储器侧互连层级介电层390的最上层中或其上。存储器侧接合焊盘378可以包括用于铜到铜接合的铜接合焊盘或可以通过焊球接合到其他ubm堆叠焊盘的凸块下冶金(ubm)堆叠焊盘。第一示例性结构构成存储器管芯1000，该存储器管芯包括三维存储器阵列和存储器侧接合焊盘378，该存储器侧接合焊盘可包括铜接合焊盘或ubm堆叠焊盘。存储器侧接合焊盘378是提供存储器管芯1000到另一个管芯的接合的管芯到管芯接合焊盘。

参考图17，示出了随后结合到第一示例性结构中的逻辑管芯900。逻辑管芯900包括外围电路940，该外围电路包括用于操作存储器管芯1000中的三维存储器阵列的各种半导体器件。具体地讲，外围电路可包括驱动存储器管芯1000内的导电层(146,246)的字线驱动器；驱动存储器管芯1000中的位线98的位线驱动器；对导电层(146,246)的地址进行解码的字线解码器电路；对位线98的地址进行解码的位线解码器电路；感测存储器管芯1000中的存储器堆叠结构55内的存储器元件的状态的感测放大器电路；向存储器管芯1000提供电力的电源/分配电路；数据缓冲器和/或锁存器；和/或可用于操作存储器管芯1000中的存储器堆叠结构55的阵列的任何其他半导体电路。逻辑管芯900可包括逻辑管芯衬底910，该逻辑管芯衬底可为半导体衬底。逻辑管芯衬底910可包括半导体晶圆或半导体材料层。逻辑管芯衬底910包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种iii-v族化合物半导体材料、至少一种ii-vi族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。

可以在逻辑管芯衬底910的上部部分中形成浅沟槽隔离结构920，以在感测放大器电路的半导体器件之间提供电隔离。各种半导体器件可包括场效应晶体管，该场效应晶体管包括相应的晶体管有源区942(即，源极区和漏极区)、沟道946和栅极结构950。场效应晶体管可以以cmos配置布置。每个栅极结构950可以包括例如栅极电介质952、栅极电极954、介电栅极间隔物956和栅极帽盖电介质958。例如，半导体器件可包括用于电偏置存储器管芯1000的字线的字线驱动器，该字线驱动器包括导电层(146,246)。

介电材料层形成在半导体器件上方，这些介电材料层在本文中被称为逻辑侧互连层级介电层990。任选地，可形成介电衬垫962(诸如氮化硅衬垫)以向各种场效应晶体管施加机械应力和/或防止氢或杂质从逻辑侧互连层级介电层990扩散到半导体器件中。逻辑侧金属互连结构970包括在逻辑侧互连层级介电层990内。逻辑侧金属互连结构970可包括各种器件接触通孔结构972(例如，接触器件或栅极电极触点的相应源极和漏极节点的源极电极和漏极电极)、互连层级金属线结构974、互连层级金属通孔结构976，以及可包括铜接合焊盘或ubm堆叠焊盘的逻辑侧接合焊盘978。逻辑侧接合焊盘978是提供逻辑管芯900到存储器管芯1000的接合的管芯到管芯接合焊盘。

在一个实施方案中，逻辑侧金属互连结构970的层级中的一个层级可包括用于形成外部接合焊盘的至少一种金属材料。该至少一种金属材料可包括例如铝或凸块下冶金堆叠。用于形成外部接合焊盘的该至少一种金属材料可被图案化成中间金属互连结构975和外部接合焊盘985，这些中间金属互连结构用作逻辑侧金属互连结构970的部件，这些外部接合焊盘随后用于接合其上的接合线。在一个实施方案中，可用中间金属互连结构975和外部接合焊盘985的组合替换互连层级金属线结构974的层级。

在一个实施方案中，该至少一种金属材料可包括铝和/或基本上由铝组成。在另一个实施方案中，该至少一种金属材料可包括ubm层堆叠和位于ubm堆叠顶部的可选铜层，和/或基本上由ubm层堆叠和位于ubm堆叠顶部的可选铜层组成。ubm层堆叠可以包含至少两个金属阻挡材料层，诸如两个、三个或四个金属阻挡材料层。ubm层堆叠可包括随后可在其上形成焊料材料部分的材料。在随后使用的焊料材料部分包含金的情况下，ubm层可包括钛-钨层和金层的堆叠，或钛层和金层的堆叠。在随后使用的焊料材料部分包括铅-锡合金或锡-银-铜合金的情况下，ubm层堆叠可包括钛层和铜层的堆叠；钛-钨层和铜层；铝层、镍-钒层和铜层；或铬层、铬-铜层和铜层。

在一个实施方案中，在逻辑侧互连层级介电层990内形成中间金属互连结构975和外部接合焊盘985之前，逻辑侧蚀刻停止介电层964可形成为逻辑侧互连层级介电层990的部件。逻辑侧蚀刻停止介电层964包括与逻辑侧互连层级介电层990的主要组分材料(诸如氧化硅或有机硅酸盐玻璃)不同的介电材料，并且提供比逻辑侧互连层级介电层990的主要组分材料更高的抗蚀性。如本文所用，主要组分材料是指总共提供超过逻辑侧互连层级介电层990的总体积的50％的最少数量的材料的组。在示例性示例中，如果逻辑侧互连层级介电层990的总体积的45％填充有有机硅酸盐玻璃，则逻辑侧互连层级介电层990的总体积的35％填充有掺杂硅酸盐玻璃，并且如果逻辑侧互连层级介电层990的总体积的15％填充有未掺杂的硅酸盐玻璃，则主要组分材料包括有机硅酸盐玻璃和掺杂的硅酸盐玻璃。在一个实施方案中，逻辑侧蚀刻停止介电层964可包括介电金属氧化物(诸如氧化铝)或氮化硅。逻辑侧蚀刻停止介电层964的厚度可以在5nm至100nm的范围内，但是也可以使用更小和更大的厚度。逻辑侧蚀刻停止介电层964可接触外部接合焊盘985的铝部分或ubm层堆叠的底表面。

参考图18a，存储器管芯1000和逻辑管芯900被定位成使得逻辑管芯900的逻辑侧接合结构978面向存储器管芯1000的存储器侧接合焊盘378。在一个实施方案中，存储器管芯1000和逻辑管芯900可被设计成使得逻辑管芯900的逻辑侧接合焊盘978的图案与存储器管芯1000的存储器侧接合焊盘378的图案相镜像。存储器管芯1000和逻辑管芯900可以通过金属到金属接合(诸如铜到铜接合)而彼此接合。

在金属到金属接合的情况下，存储器管芯1000的存储器侧接合焊盘378的面对面对和逻辑管芯900的逻辑侧接合结构978可以彼此直接接触，并且可以经受升高的温度以引起材料扩散穿过邻接的管芯到管芯接合焊盘对(378,978)之间的界面。金属材料的相互扩散可引起每个邻接的管芯到管芯接合焊盘对(378,978)之间的接合。此外，逻辑侧互连层级介电层990和存储器侧互连层级介电层390可以包括能够彼此接合的介电材料(诸如硅酸盐玻璃材料)。在这种情况下，逻辑侧互连层级介电层990和存储器侧互连层级介电层390的物理暴露表面可以彼此直接接触，并且可以经受热退火以提供附加的接合。

存储器管芯1000和逻辑管芯900中的每一者是半导体管芯。接合到另一个半导体管芯的每个半导体管芯的侧面在本文中被称为近侧，并且每个半导体管芯的相对侧在本文中被称为远侧。换句话讲，用于确定每个半导体管芯的近侧和远侧的参考是两个半导体管芯之间的界面。

参考图18b，可例如通过磨削从背侧减薄逻辑侧衬底910以提供减薄的逻辑侧衬底902，该减薄的逻辑侧衬底为半导体衬底。减薄的逻辑侧衬底902可以具有在1μm至100μm的范围内的厚度(诸如3μm至30μm)，但是也可以使用更小和更大的厚度。

参考图18c，光致抗蚀剂层977可被施加在减薄的逻辑侧衬底902的背侧上方，并且被光刻图案化以在其中形成至少一个开口。图案化光致抗蚀剂层977中的该至少一个开口中的每个开口可覆盖在外部接合焊盘985中的相应一个外部接合焊盘上面。在一个实施方案中，图案化光致抗蚀剂层977中的每个开口可具有比至少一个下面的外部接合焊盘985的总面积更大的面积。各向异性蚀刻工艺可用于形成凹陷区rr。各向异性蚀刻工艺顺序地蚀刻减薄的逻辑侧衬底902的材料和逻辑侧互连层级介电层990的远侧部分。逻辑侧蚀刻停止介电层964可用于防止过蚀刻穿过外部接合焊盘985的层级。各向异性蚀刻工艺的终端步骤可包括蚀刻步骤，该蚀刻步骤蚀刻逻辑侧蚀刻停止介电层964的对外部接合焊盘985的材料具有选择性的物理暴露部分。每个凹陷区rr可从逻辑管芯900的远侧平坦表面竖直地延伸穿过减薄的逻辑侧衬底902、穿过减薄的逻辑侧衬底902的近侧平坦表面、穿过逻辑侧互连层级介电层990的远侧部分、穿过逻辑侧蚀刻停止介电层964，并且向下到达每个外部接合焊盘985的远侧平坦表面。逻辑侧互连层级介电层990中的一者的水平表面可以物理地暴露在每个凹陷区rr的底部处。

外部接合焊盘985设置在每个凹陷区rr的底部处。每个外部接合焊盘985可以位于逻辑侧互连层级介电层990的物理暴露的一者中。外部接合焊盘985可在逻辑侧互连层级介电层990的形成期间初始地形成在逻辑侧互连层级介电层990内，并且可在存储器管芯1000和逻辑管芯900的接合以及形成凹陷区rr的各向异性蚀刻工艺之后物理地暴露。每个外部接合焊盘985的平坦水平表面可在形成凹陷区rr之后被物理地暴露。随后可例如通过灰化移除图案化光致抗蚀剂层977。

参考图18d和图18e，焊球995可附接到每个外部接合焊盘985。可使用焊料材料分配工具将焊球995施加到每个凹陷区rr的底部。在一个实施方案中，凹陷区rr可被布置为一维周期性阵列或二维周期性阵列。另选地，外部接合焊盘985的阵列和焊球995的对应阵列可形成在每个凹陷区rr内。可形成单个凹陷区rr或凹陷区rr的阵列。凹陷区rr的底表面可相对于减薄的逻辑侧衬底902的远侧平坦表面凹陷1微米至150微米范围内的凹陷距离(诸如3微米至50微米)，但是也可以使用更小和更大的凹陷距离。在一个实施方案中，外部接合焊盘985和焊球995的每个组合可以完全位于包括存储器侧衬底310的近侧水平表面的第一水平平面hp1和包括减薄的逻辑侧衬底902的近侧水平表面的第二水平平面hp2内。接合线997可接合到每个焊球995。

参考图18f，示出了图18d和图18e的第一示例性结构的第一另选构型。在这种情况下，可以在图17的处理步骤处在逻辑侧互连层级介电层990内形成互连层级金属线结构974，代替中间金属互连结构975和外部接合焊盘985。在这种情况下，形成互连层级金属线结构974的子集代替外部接合焊盘985。随后执行图18a至图18c的处理步骤。互连层级金属线结构974的子集在每个凹陷区rr的底部处物理地暴露。金属接合焊盘材料诸如铝或ubm层堆叠可通过各向异性沉积工艺或各向同性沉积工艺沉积，并且可通过形成分立光致抗蚀剂材料部分以覆盖凹陷区底部处的互连层级金属线结构974的物理暴露部分的区，以及通过移除金属接合焊盘材料的未掩蔽部分的后续蚀刻工艺来图案化。金属接合焊盘材料的在分立光致抗蚀剂材料部分下方的剩余部分构成外部接合焊盘985。

外部接合焊盘985设置在每个凹陷区rr的底部处。每个外部接合焊盘985可以位于存储器侧互连层级介电层390中的物理暴露的一者上。外部接合焊盘985可在存储器管芯1000和逻辑管芯900的接合之后以及在形成凹陷区rr的各向异性蚀刻工艺之后形成。随后可例如通过灰化移除分立光致抗蚀剂材料部分。

焊球995可附接到每个外部接合焊盘985。可使用焊料材料分配工具将焊球995施加到每个凹陷区rr的底部。在一个实施方案中，凹陷区rr可被布置为一维周期性阵列或二维周期性阵列。另选地，外部接合焊盘985的阵列和焊球995的对应阵列可形成在每个凹陷区rr内。可形成单个凹陷区rr或凹陷区rr的阵列。凹陷区rr的底表面可相对于减薄的逻辑侧衬底902的远侧平坦表面凹陷2微米至150微米范围内的凹陷距离(诸如3微米至50微米)，但是也可以使用更小和更大的凹陷距离。在一个实施方案中，外部接合焊盘985和焊球995的每个组合可以完全位于包括存储器侧衬底310的近侧水平表面的第一水平平面hp1和包括减薄的逻辑侧衬底902的近侧水平表面的第二水平平面hp2内。接合线997可接合到每个焊球995。

参考图18g，示出了图18d和图18e的第一示例性结构的第二另选构型。通孔腔体可形成为穿过逻辑侧互连层级介电层990，使得相应逻辑侧接合焊盘978的背面物理地暴露在每个通孔腔体的底部处。至少一种接合焊盘材料(诸如凸块下冶金(ubm)层堆叠)可沉积在通孔腔体中，并且可随后被图案化以形成外部接合焊盘1085。随后可将焊球和接合线附接到每个外部接合焊盘1085。在该实施方案中，外部接合焊盘1085直接形成在逻辑侧接合焊盘(例如，铜焊盘)978上。

在上述任何实施方案的另选构型中，存储器管芯可任选地包含绝缘体上硅型衬底，诸如衬底301和通过绝缘层308与衬底301电隔离的半导体材料层309。半导体材料层309覆盖在衬底301的顶表面上，而不是存储器侧衬底310，如图18g所示。在该另选构型中，竖直半导体沟道的底端可以电连接到半导体材料层309。

参考图19a，示出了第一示例性结构的第二构型，该第二构型可通过省略各向异性蚀刻工艺的终端步骤而从图18c所示的第一示例性结构的第一构型得出。在这种情况下，逻辑侧蚀刻停止介电层964的顶表面可物理地暴露在凹陷区rr中的每个凹陷区的底部处。随后可例如通过灰化移除光致抗蚀剂层977。

参考图19b，保形介电材料层992可以沉积在减薄的逻辑侧衬底902的远侧平坦表面和侧壁、逻辑侧互连层级介电层990的侧壁上，以及逻辑侧蚀刻停止介电层964上方。例如，保形介电材料层992可包括氧化硅和/或氮化硅，其可从远侧提供逻辑管芯900的钝化。另一光致抗蚀剂层979可被施加在保形介电材料层992上方，并且可被光刻图案化以在外部接合焊盘985的区域上方形成开口。可执行蚀刻工艺以蚀刻穿过保形介电材料层992和逻辑侧蚀刻停止介电层964的物理暴露区。外部接合焊盘985的平坦远侧平坦表面物理地暴露在光致抗蚀剂层979中的每个开口下方。随后可例如通过灰化移除光致抗蚀剂层979。

参考图19c，焊球995可附接到每个外部接合焊盘985。可使用焊料材料分配工具将焊球995施加到每个凹陷区rr的底部。在一个实施方案中，凹陷区rr可被布置为一维周期性阵列或二维周期性阵列。另选地，外部接合焊盘985的阵列和焊球995的对应阵列可形成在每个凹陷区rr内。可形成单个凹陷区rr或凹陷区rr的阵列。凹陷区rr的底表面可相对于减薄的逻辑侧衬底902的远侧平坦表面凹陷1微米至150微米范围内的凹陷距离(诸如3微米至50微米)，但是也可以使用更小和更大的凹陷距离。在一个实施方案中，外部接合焊盘985和焊球995的每个组合可以完全位于包括存储器侧衬底310的近侧水平表面的第一水平平面hp1和包括减薄的逻辑侧衬底902的近侧水平表面的第二水平平面hp2内。接合线997可接合到每个焊球995。

参考图20a，示出了在形成存储器管芯1000之后的第一示例性结构的构型。图16的存储器管芯1000可以被修改为使得存储器侧金属互连结构370的层级中的一个层级包括用于形成外部接合焊盘的至少一种金属材料。该至少一种金属材料可包括例如铝或凸块下冶金堆叠，其可为上述凸块下冶金堆叠中的任一者。用于形成外部接合焊盘的该至少一种金属材料可被图案化成中间金属互连结构375和外部接合焊盘385，这些中间金属互连结构用作存储器侧金属互连结构370的部件，这些外部接合焊盘随后用于接合其上的接合线。在一个实施方案中，可用中间金属互连结构375和外部接合焊盘385的组合替换互连层级金属线结构374的层级。

在一个实施方案中，在存储器侧互连层级介电层390内形成中间金属互连结构375和外部接合焊盘385之后，存储器侧蚀刻停止介电层364可形成为逻辑侧互连层级介电层990的部件。存储器侧蚀刻停止介电层364包括与存储器侧互连层级介电层390的主要组分材料(诸如氧化硅或有机硅酸盐玻璃)不同的介电材料，并且提供比存储器侧互连层级介电层390的主要组分材料更高的抗蚀性。在一个实施方案中，存储器侧蚀刻停止介电层364可包括介电金属氧化物(诸如氧化铝)或氮化硅。存储器侧蚀刻停止介电层364的厚度可以在5nm至100nm的范围内，但是也可以使用更小和更大的厚度。存储器侧蚀刻停止介电层364可接触外部接合焊盘385的铝部分或ubm层堆叠的底表面。外部接合焊盘385距存储器侧衬底310的距离比存储器侧接合焊盘378距存储器侧衬底310的距离更远。

参考图20b，示出了随后与图20a的存储器管芯1000接合的逻辑管芯900。逻辑管芯900包括外围电路，如图17的逻辑管芯。逻辑管芯900可包括逻辑管芯衬底910，该逻辑管芯衬底可为半导体衬底。逻辑管芯衬底910可包括半导体晶圆或半导体材料层。图20b的逻辑管芯900可通过形成互连层级金属线结构974来代替中间金属互连结构975和外部接合焊盘385的组合而从图17的逻辑管芯900得出。图20a的存储器管芯1000和图20b的逻辑管芯900可被设计成使得逻辑管芯900的逻辑侧接合焊盘978的图案与存储器管芯1000的存储器侧接合焊盘378的图案相镜像。

参考图20c，图20a的存储器管芯1000和图20b的逻辑管芯900可以通过金属到金属接合(诸如铜到铜接合)而彼此接合。

参考图20d，可例如通过磨削从背侧减薄逻辑侧衬底910以提供减薄的逻辑侧衬底902，该减薄的逻辑侧衬底为半导体衬底。减薄的逻辑侧衬底902可以具有在1μm至100μm的范围内的厚度(诸如3μm至30μm)，但是也可以使用更小和更大的厚度。

参考图20e，光致抗蚀剂层977可被施加在减薄的逻辑侧衬底902的背侧上方，并且被光刻图案化以在其中形成至少一个开口。图案化光致抗蚀剂层977中的该至少一个开口中的每个开口可覆盖在外部接合焊盘385中的相应一个上面。在一个实施方案中，图案化光致抗蚀剂层977中的每个开口可具有比至少一个下面的外部接合焊盘385的总面积更大的面积。各向异性蚀刻工艺可用于形成凹陷区rr。各向异性蚀刻工艺顺序地蚀刻减薄的逻辑侧衬底902、逻辑侧互连层级介电层990、存储器侧互连层级介电层390的近侧部分以及存储器侧蚀刻停止介电层364的物理暴露部分的材料。存储器侧蚀刻停止介电层364可用于防止过蚀刻穿过外部接合焊盘385的层级。各向异性蚀刻工艺的终端步骤可包括蚀刻步骤，该蚀刻步骤蚀刻存储器侧蚀刻停止介电层364的对外部接合焊盘385的材料具有选择性的物理暴露部分。每个凹陷区rr在图案化光致抗蚀剂层977中的相应开口下方从逻辑管芯900的远侧平坦表面竖直地延伸穿过减薄的逻辑侧衬底902、穿过减薄的逻辑侧衬底902的近侧平坦表面、穿过逻辑侧互连层级介电层990的整个厚度、穿过逻辑管芯900与存储器管芯1000之间的界面、穿过存储器侧互连层级介电层390的近侧部分、穿过存储器侧蚀刻停止介电层364，并且向下到达每个外部接合焊盘385的近侧平坦表面。逻辑侧互连层级介电层990中的一者的水平表面可以物理地暴露在每个凹陷区rr的底部处。

外部接合焊盘385设置在每个凹陷区rr的底部处。每个外部接合焊盘385可以位于存储器侧互连层级介电层390中的物理暴露的一者中。外部接合焊盘385可在存储器侧互连层级介电层390的形成期间初始地形成在存储器侧互连层级介电层390内，并且可在存储器管芯1000和逻辑管芯900的接合以及形成凹陷区rr的各向异性蚀刻工艺之后物理地暴露。每个外部接合焊盘385的平坦水平表面可在形成凹陷区rr之后被物理地暴露。随后可例如通过灰化移除图案化光致抗蚀剂层977。

参考图20f和图20g，焊球995可附接到每个外部接合焊盘385。可使用焊料材料分配工具将焊球995施加到每个凹陷区rr的底部。在一个实施方案中，凹陷区rr可被布置为一维周期性阵列或二维周期性阵列。另选地，外部接合焊盘385的阵列和焊球995的对应阵列可形成在每个凹陷区rr内。可形成单个凹陷区rr或凹陷区rr的阵列。凹陷区rr的底表面可相对于减薄的逻辑侧衬底902的远侧平坦表面凹陷2微米至150微米范围内的凹陷距离(诸如3微米至50微米)，但是也可以使用更小和更大的凹陷距离。在一个实施方案中，外部接合焊盘385和焊球995的每个组合可以完全位于包括存储器侧衬底310的近侧水平表面的第一水平平面hp1和包括减薄的逻辑侧衬底902的近侧水平表面的第二水平平面hp2内。接合线997可接合到每个焊球995。

参考图20h，示出了第一示例性结构的第四构型。在这种情况下，可以在图20a的处理步骤处在存储器侧互连层级介电层390内形成互连层级金属线结构374，代替中间金属互连结构375和外部接合焊盘385。在这种情况下，在第一示例性结构的第四构型中形成互连层级金属线结构974的子集，代替图20a中的外部接合焊盘385。随后执行图20c至图20e的处理步骤。互连层级金属线结构374的子集在每个凹陷区rr的底部处物理地暴露。金属接合焊盘材料诸如铝或ubm层堆叠可通过各向异性沉积工艺或各向同性沉积工艺沉积，并且可通过形成分立光致抗蚀剂材料部分以覆盖凹陷区底部处的互连层级金属线结构974的物理暴露部分的区，以及通过移除金属接合焊盘材料的未掩蔽部分的后续蚀刻工艺来图案化。金属接合焊盘材料的在分立光致抗蚀剂材料部分下方的剩余部分构成外部接合焊盘385。

外部接合焊盘385设置在每个凹陷区rr的底部处。每个外部接合焊盘385可以位于逻辑侧互连层级介电层990的物理暴露的一者上。外部接合焊盘385可在存储器管芯1000和逻辑管芯900的接合之后以及在形成凹陷区rr的各向异性蚀刻工艺之后形成。随后可例如通过灰化移除分立光致抗蚀剂材料部分。

焊球995可附接到每个外部接合焊盘385。可使用焊料材料分配工具将焊球995施加到每个凹陷区rr的底部。在一个实施方案中，凹陷区rr可被布置为一维周期性阵列或二维周期性阵列。另选地，外部接合焊盘385的阵列和焊球995的对应阵列可形成在每个凹陷区rr内。可形成单个凹陷区rr或凹陷区rr的阵列。凹陷区rr的底表面可相对于减薄的逻辑侧衬底902的远侧平坦表面凹陷1微米至150微米范围内的凹陷距离(诸如3微米至50微米)，但是也可以使用更小和更大的凹陷距离。在一个实施方案中，外部接合焊盘385和焊球995的每个组合可以完全位于包括存储器侧衬底310的近侧水平表面的第一水平平面hp1和包括减薄的逻辑侧衬底902的近侧水平表面的第二水平平面hp2内。接合线997可接合到每个焊球995。

参考图21a，第一示例性结构的构型可通过形成中间金属互连结构375和外部接合焊盘385的组合来代替互连层级金属线结构374的层级而从包括存储器管芯1000的图16的第一示例性结构得出。在这种情况下，存储器侧金属互连结构370的层级中的一个层级可包括用于形成外部接合焊盘的至少一种金属材料。该至少一种金属材料可包括例如铝或凸块下冶金(ubm)层堆叠。用于形成外部接合焊盘的该至少一种金属材料可被图案化成中间金属互连结构375和外部接合焊盘385，这些中间金属互连结构用作存储器侧金属互连结构370的部件，这些外部接合焊盘随后用于接合其上的接合线。因此，可用中间金属互连结构375和外部接合焊盘385的组合替换互连层级金属线结构374的层级。

在一个实施方案中，该至少一种金属材料可包括铝和/或基本上由铝组成。在另一个实施方案中，该至少一种金属材料可包括ubm层堆叠和位于ubm堆叠顶部的可选铜层，和/或基本上由ubm层堆叠和位于ubm堆叠顶部的可选铜层组成。ubm层堆叠可以包含至少两个金属阻挡材料层，诸如两个、三个或四个金属阻挡材料层。ubm层堆叠可包括随后可在其上形成焊料材料部分的材料。在随后使用的焊料材料部分包含金的情况下，ubm层可包括钛-钨层和金层的堆叠，或钛层和金层的堆叠。在随后使用的焊料材料部分包括铅-锡合金或锡-银-铜合金的情况下，ubm层堆叠可包括钛层和铜层的堆叠；钛-钨层和铜层；铝层、镍-钒层和铜层；或铬层、铬-铜层和铜层。

在一个实施方案中，在存储器侧互连层级介电层390内形成中间金属互连结构375和外部接合焊盘385之前，存储器侧蚀刻停止介电层364可形成为存储器侧互连层级介电层390的部件。存储器侧蚀刻停止介电层364包括与存储器侧互连层级介电层390的主要组分材料(诸如氧化硅或有机硅酸盐玻璃)不同的介电材料，并且提供比存储器侧互连层级介电层390的主要组分材料更高的抗蚀性。在一个实施方案中，存储器侧蚀刻停止介电层364可包括介电金属氧化物(诸如氧化铝)或氮化硅。存储器侧蚀刻停止介电层364的厚度可以在5nm至100nm的范围内，但是也可以使用更小和更大的厚度。存储器侧蚀刻停止介电层364可接触外部接合焊盘385的铝部分或ubm层堆叠的底表面。

参考图21b，提供了逻辑管芯900，该逻辑管芯可通过用互连层级金属线结构974替换中间金属互连结构975和外部接合焊盘985的组合而从图17的逻辑管芯900得出。可在图21的逻辑管芯900中省略图17的逻辑侧蚀刻停止介电层964。图21a的存储器管芯1000和图21b的逻辑管芯900可被设计成使得逻辑管芯900的逻辑侧接合焊盘978的图案与存储器管芯1000的存储器侧接合焊盘378的图案相镜像。

参考图21c，图21a的存储器管芯1000和图21b的逻辑管芯900可以通过金属到金属接合(诸如铜到铜接合)而彼此接合。

参考图21d，可例如通过磨削从背侧减薄存储器侧衬底310以提供减薄的存储器侧衬底302，该减薄的存储器侧衬底为半导体衬底。减薄的存储器侧衬底302可以具有在1μm至100μm的范围内的厚度(诸如3μm至30μm)，但是也可以使用更小和更大的厚度。

参考图20e，光致抗蚀剂层977可被施加在减薄的存储器侧衬底302的背侧上方，并且被光刻图案化以在其中形成至少一个开口。图案化光致抗蚀剂层977中的该至少一个开口中的每个开口可覆盖在外部接合焊盘385中的相应一个上面。在一个实施方案中，图案化光致抗蚀剂层977中的每个开口可具有比至少一个下面的外部接合焊盘385的总面积更大的面积。各向异性蚀刻工艺可用于形成凹陷区rr。各向异性蚀刻工艺顺序地蚀刻减薄的存储器侧衬底302的材料和存储器侧互连层级介电层390的远侧部分，以及存储器侧蚀刻停止介电层364的物理暴露部分。存储器侧蚀刻停止介电层364可用于防止过蚀刻穿过外部接合焊盘385的层级。各向异性蚀刻工艺的终端步骤可包括蚀刻步骤，该蚀刻步骤蚀刻存储器侧蚀刻停止介电层364的对外部接合焊盘385的材料具有选择性的物理暴露部分。每个凹陷区rr在图案化光致抗蚀剂层977中的相应开口下方从存储器管芯1000的远侧平坦表面竖直地延伸穿过减薄的存储器侧衬底302、穿过减薄的存储器侧衬底302的近侧平坦表面、穿过存储器侧互连层级介电层390的远侧部分、穿过存储器侧蚀刻停止介电层364，并且向下到达每个外部接合焊盘385的远侧平坦表面。存储器侧互连层级介电层390中的一者的水平表面可以物理地暴露在每个凹陷区rr的底部处。

外部接合焊盘385设置在每个凹陷区rr的底部处。每个外部接合焊盘385可以位于存储器侧互连层级介电层390中的物理暴露的一者中。外部接合焊盘385可在存储器侧互连层级介电层390的形成期间初始地形成在存储器侧互连层级介电层390内，并且可在存储器管芯1000和逻辑管芯900的接合以及形成凹陷区rr的各向异性蚀刻工艺之后物理地暴露。每个外部接合焊盘385的平坦水平表面可在形成凹陷区rr之后被物理地暴露。随后可例如通过灰化移除图案化光致抗蚀剂层977。

参考图21f，焊球995可附接到每个外部接合焊盘385。可使用焊料材料分配工具将焊球995施加到每个凹陷区rr的底部。在一个实施方案中，凹陷区rr可被布置为一维周期性阵列或二维周期性阵列。另选地，外部接合焊盘385的阵列和焊球995的对应阵列可形成在每个凹陷区rr内。可形成单个凹陷区rr或凹陷区rr的阵列。凹陷区rr的底表面可相对于减薄的存储器侧衬底302的远侧平坦表面凹陷2微米至150微米范围内的凹陷距离(诸如3微米至50微米)，但是也可以使用更小和更大的凹陷距离。在一个实施方案中，外部接合焊盘385和焊球995的每个组合可以完全位于包括逻辑侧衬底910的近侧水平表面的第一水平平面hp1和包括减薄的存储器侧衬底302的近侧水平表面的第二水平平面hp2内。接合线997可接合到每个焊球995。

参考图21g，示出了第一示例性结构的第五构型的另选实施方案。在这种情况下，可以在图21a的处理步骤处在存储器侧互连层级介电层390内形成互连层级金属线结构374，代替中间金属互连结构375和外部接合焊盘385。在这种情况下，在第一示例性结构的第五构型的另选实施方案中形成互连层级金属线结构374的子集，代替图21a中的外部接合焊盘385。随后执行图21c至图21e的处理步骤。互连层级金属线结构374的子集在每个凹陷区rr的底部处物理地暴露。金属接合焊盘材料诸如铝或ubm层堆叠可通过各向异性沉积工艺或各向同性沉积工艺沉积，并且可通过形成分立光致抗蚀剂材料部分以覆盖凹陷区底部处的互连层级金属线结构374的物理暴露部分的区，以及通过移除金属接合焊盘材料的未掩蔽部分的后续蚀刻工艺来图案化。金属接合焊盘材料的在分立光致抗蚀剂材料部分下方的剩余部分构成外部接合焊盘385。

外部接合焊盘385设置在每个凹陷区rr的底部处。每个外部接合焊盘385可以位于存储器侧互连层级介电层390中的物理暴露的一者上。外部接合焊盘385可在存储器管芯1000和逻辑管芯900的接合之后以及在形成凹陷区rr的各向异性蚀刻工艺之后形成。随后可例如通过灰化移除分立光致抗蚀剂材料部分。

焊球995可附接到每个外部接合焊盘385。可使用焊料材料分配工具将焊球995施加到每个凹陷区rr的底部。在一个实施方案中，凹陷区rr可被布置为一维周期性阵列或二维周期性阵列。另选地，外部接合焊盘385的阵列和焊球995的对应阵列可形成在每个凹陷区rr内。可形成单个凹陷区rr或凹陷区rr的阵列。凹陷区rr的底表面可相对于减薄的存储器侧衬底302的远侧平坦表面凹陷1微米至150微米范围内的凹陷距离(诸如3微米至50微米)，但是也可以使用更小和更大的凹陷距离。在一个实施方案中，外部接合焊盘385和焊球995的每个组合可以完全位于包括逻辑侧衬底910的近侧水平表面的第一水平平面hp1和包括减薄的存储器侧衬底302的近侧水平表面的第二水平平面hp2内。接合线997可接合到每个焊球995。

参考图21h，示出了第一实施方案的第六构型。在该构型中，存储器侧接合焊盘378设置在凹陷区rr的区域内，并且可以在覆盖在存储器侧接合焊盘378上面的区域中的凹陷区rr内形成通孔腔体。通孔腔体可以竖直地延伸到存储器侧接合焊盘378中的相应一个存储器侧接合焊盘的背侧表面。至少一种接合焊盘材料(诸如凸块下冶金(ubm)层堆叠)可沉积在通孔腔体中，并且可随后被图案化以形成外部接合焊盘1385。随后可将焊球和接合线附接到每个外部接合焊盘1385。在该实施方案中，外部接合焊盘1385直接形成在存储器侧接合焊盘(例如，铜焊盘)378上。

在使用图18g所示的绝缘体上硅型衬底的另选实施方案的任一者中，衬底301可被完全移除以暴露绝缘层308，如图21h所示。

参考图22a，示例性结构的第七构型包括存储器管芯1000，该存储器管芯可与图16的存储器管芯1000相同。

参考图22b，示出了要接合到图22a的存储器管芯1000的逻辑管芯900。图22b的逻辑管芯可通过在形成中间金属互连结构975和外部接合焊盘985的组合之前形成逻辑侧蚀刻停止介电层964而从图17的逻辑管芯900得出。存储器侧蚀刻停止介电层364的厚度可以在5nm至100nm的范围内，但是也可以使用更小和更大的厚度。逻辑侧蚀刻停止介电层964可接触外部接合焊盘985的铝部分或ubm层堆叠的顶表面。

参考图22c，图20a的存储器管芯1000和图20b的逻辑管芯900可以通过金属到金属接合(诸如铜到铜接合)而彼此接合。

参考图21d，可例如通过磨削从背侧减薄存储器侧衬底310以提供减薄的存储器侧衬底302，该减薄的存储器侧衬底为半导体衬底。减薄的存储器侧衬底302可以具有在1μm至100μm的范围内的厚度(诸如3μm至30μm)，但是也可以使用更小和更大的厚度。

参考图22e，光致抗蚀剂层977可被施加在减薄的存储器侧衬底302的背侧上方，并且被光刻图案化以在其中形成至少一个开口。图案化光致抗蚀剂层977中的该至少一个开口中的每个开口可覆盖在外部接合焊盘985中的相应一个外部接合焊盘上面。在一个实施方案中，图案化光致抗蚀剂层977中的每个开口可具有比至少一个下面的外部接合焊盘985的总面积更大的面积。各向异性蚀刻工艺可用于形成凹陷区rr。各向异性蚀刻工艺顺序地蚀刻减薄的存储器侧衬底302、存储器侧互连层级介电层390、存储器侧互连层级介电层990的近侧部分以及逻辑侧蚀刻停止介电层964的物理暴露部分的材料。逻辑侧蚀刻停止介电层964可用于防止过蚀刻穿过外部接合焊盘985的层级。各向异性蚀刻工艺的终端步骤可包括蚀刻步骤，该蚀刻步骤蚀刻逻辑侧蚀刻停止介电层964的对外部接合焊盘985的材料具有选择性的物理暴露部分。每个凹陷区rr在图案化光致抗蚀剂层977中的相应开口下方从存储器管芯1000的远侧平坦表面竖直地延伸穿过减薄的存储器侧衬底302、穿过减薄的存储器侧衬底302的近侧平坦表面、穿过存储器侧互连层级介电层390的整个厚度、穿过存储器管芯1000与逻辑管芯900之间的界面、穿过存储器侧互连层级介电层390的近侧部分、穿过逻辑侧蚀刻停止介电层964，并且向下到达每个外部接合焊盘985的近侧平坦表面。存储器侧互连层级介电层390中的一者的水平表面可以物理地暴露在每个凹陷区rr的底部处。

外部接合焊盘985设置在每个凹陷区rr的底部处。每个外部接合焊盘985可以位于逻辑侧互连层级介电层990的物理暴露的一者中。外部接合焊盘985可在逻辑侧互连层级介电层990的形成期间初始地形成在逻辑侧互连层级介电层990内，并且可在存储器管芯1000和逻辑管芯900的接合以及形成凹陷区rr的各向异性蚀刻工艺之后物理地暴露。每个外部接合焊盘985的平坦水平表面可在形成凹陷区rr之后被物理地暴露。随后可例如通过灰化移除图案化光致抗蚀剂层977。

参考图22f，焊球995可附接到每个外部接合焊盘985。可使用焊料材料分配工具将焊球995施加到每个凹陷区rr的底部，在一个实施方案中，凹陷区rr可被布置为一维周期性阵列或二维周期性阵列。另选地，外部接合焊盘985的阵列和焊球995的对应阵列可形成在每个凹陷区rr内。可形成单个凹陷区rr或凹陷区rr的阵列。凹陷区rr的底表面可相对于减薄的存储器侧衬底302的远侧平坦表面凹陷2微米至150微米范围内的凹陷距离(诸如3微米至50微米)，但是也可以使用更小和更大的凹陷距离。在一个实施方案中，外部接合焊盘985和焊球995的每个组合可以完全位于包括存储器侧衬底310的近侧水平表面的第一水平平面hp1和包括减薄的存储器侧衬底302的近侧水平表面的第二水平平面hp2内。接合线997可接合到每个焊球995。

参考图22g，示出了第一示例性结构的第八构型。在这种情况下，可以在图22b的处理步骤处在逻辑侧互连层级介电层990内形成互连层级金属线结构974，代替中间金属互连结构975和外部接合焊盘985。在这种情况下，在第一示例性结构的第八构型中形成互连层级金属线结构974的子集，代替图22b中的外部接合焊盘985。随后执行图22c至图22e的处理步骤。互连层级金属线结构374的子集在每个凹陷区rr的底部处物理地暴露。金属接合焊盘材料诸如铝或ubm层堆叠可通过各向异性沉积工艺或各向同性沉积工艺沉积，并且可通过形成分立光致抗蚀剂材料部分以覆盖凹陷区底部处的互连层级金属线结构974的物理暴露部分的区，以及通过移除金属接合焊盘材料的未掩蔽部分的后续蚀刻工艺来图案化。金属接合焊盘材料的在分立光致抗蚀剂材料部分下方的剩余部分构成外部接合焊盘985。

外部接合焊盘985设置在每个凹陷区rr的底部处。每个外部接合焊盘985可以位于逻辑侧互连层级介电层990的物理暴露的一个逻辑侧互连层级介电层上。外部接合焊盘985可在存储器管芯1000和逻辑管芯900的接合之后以及在形成凹陷区rr的各向异性蚀刻工艺之后形成。随后可例如通过灰化移除分立光致抗蚀剂材料部分。

焊球995可附接到每个外部接合焊盘985。可使用焊料材料分配工具将焊球995施加到每个凹陷区rr的底部。在一个实施方案中，凹陷区rr可被布置为一维周期性阵列或二维周期性阵列。另选地，外部接合焊盘985的阵列和焊球995的对应阵列可形成在每个凹陷区rr内。可形成单个凹陷区rr或凹陷区rr的阵列。凹陷区rr的底表面可相对于减薄的存储器侧衬底302的远侧平坦表面凹陷2微米至150微米范围内的凹陷距离(诸如3微米至50微米)，但是也可以使用更小和更大的凹陷距离。在一个实施方案中，外部接合焊盘985和焊球995的每个组合可以完全位于包括逻辑侧衬底910的近侧水平表面的第一水平平面hp1和包括减薄的存储器侧衬底302的近侧水平表面的第二水平平面hp2内。接合线997可接合到每个焊球995。

一般来讲，提供了第一半导体管芯和第二半导体管芯，这些半导体管芯包括存储器管芯1000和逻辑管芯900。在一个实施方案中，存储器管芯1000可以是第一半导体管芯，并且逻辑管芯900可以是第二半导体管芯。在另一个实施方案中，逻辑管芯900可以是第一半导体管芯，并且存储器管芯1000可以是第二半导体管芯。第一半导体管芯包括：具有第一远侧平坦表面和第一近侧平坦表面的第一衬底、位于第一衬底的第一近侧平坦表面上或上方的第一半导体器件(其可包括三维存储器阵列或外围电路)、包括电连接到第一半导体器件的第一金属互连结构(其可以是存储器侧金属互连结构370或逻辑侧金属互连结构970)的第一互连层级介电层(其可以是存储器侧互连层级介电层390或逻辑侧互连层级介电层990)，以及位于第一互连层级介电层的表面部分处并且电连接到第一金属互连结构的第一管芯到管芯接合焊盘(其可以是存储器侧接合焊盘378或逻辑侧接合焊盘978)。第二半导体管芯包括：具有第二远侧平坦表面和第二近侧平坦表面的第二衬底、位于第二衬底的第二近侧平坦表面上或上方的第二半导体器件(其可包括三维存储器阵列或外围电路)、包括电连接到第二半导体器件的第二金属互连结构(其可以是存储器侧金属互连结构370或逻辑侧金属互连结构970)的第二互连层级介电层(其可以是存储器侧互连层级介电层390或逻辑侧互连层级介电层990)，以及位于第二互连层级介电层的表面部分处并且电连接到第二金属互连结构的第二管芯到管芯接合焊盘(其可以是存储器侧接合焊盘378或逻辑侧接合焊盘978)。

第二管芯到管芯接合焊盘可接合到第一管芯到管芯接合焊盘，以提供第一半导体管芯与第二半导体管芯之间的管芯到管芯接合。在一个实施方案中，第二管芯到管芯接合焊盘可通过铜到铜接合而接合到第一管芯到管芯接合焊盘。可以通过移除从第二远侧平坦表面竖直地延伸穿过第二衬底并延伸到第二近侧平坦表面的体积内的材料部分来形成至少一个凹陷区rr，以提供第一互连层级介电层和第二互连层级介电层中的一者的物理暴露的水平表面。第一半导体管芯和第二半导体管芯中的一者包括存储器管芯1000，该存储器管芯包括存储器元件三维阵列，第一半导体管芯和第二半导体管芯中的另一者包括逻辑管芯900，该逻辑管芯包括被配置为操作存储器元件三维阵列的外围电路。

在一个实施方案中，第一衬底和第二衬底包括半导体衬底，存储器管芯1000包括用于存储器元件三维阵列的一组字线和用于存储器元件三维阵列的一组位线，并且外围电路被配置为驱动该组字线和该组位线中的至少一组。

在一个实施方案中，物理暴露的水平表面是第二互连层级介电层中的一者的水平表面。

在一个实施方案中，外部接合焊盘(385或985)可位于第一互连层级介电层和第二互连层级介电层中的一者之上或之中。外部接合焊盘(385或985)可以在第一金属互连结构的形成期间或在第二金属互连结构的形成期间形成在第一互连层级介电层和第二互连层级介电层中的一者内。外部接合焊盘的平坦水平表面在形成凹陷区rr之后被物理地暴露。焊球可附接到外部接合焊盘(385或985)的表面。

参考与第一示例性结构相关的构型的所有附图并且根据各种实施方案，提供了一种接合组件，该接合组件包括：第一半导体管芯(900或1000)，该第一半导体管芯包括具有第一远侧平坦表面和第一近侧平坦表面的第一衬底、位于第一衬底的第一近侧平坦表面上或上方的第一半导体器件、包括电连接到第一半导体器件的第一金属互连结构(970或370)的第一互连层级介电层(990或390)，以及位于第一互连层级介电层(990或390)的表面部分处并且电连接到第一金属互连结构(970或370)的第一管芯到管芯接合焊盘(978或378)；和第二半导体管芯(1000或900)，该第二半导体管芯包括具有第二远侧平坦表面和第二近侧平坦表面的第二衬底、位于第二衬底的第二近侧平坦表面上或上方的第二半导体器件、包括电连接到第二半导体器件的第二金属互连结构(370或970)的第二互连层级介电层(390或990)，以及位于第二互连层级介电层的表面部分处并且电连接到第二金属互连结构的第二管芯到管芯接合焊盘(378或978)。第二管芯到管芯接合焊盘(378或978)接合到第一管芯到管芯接合焊盘(978或378)，以提供第一半导体管芯与第二半导体管芯之间的管芯到管芯接合。外部接合焊盘(385或985)，该外部接合焊盘位于第一互连层级介电层(990或390)与第二互连层级介电层(390或990)中的一者之上或之中，该外部接合焊盘具有物理暴露的水平表面。外部接合焊盘完全位于第一水平平面hp1和第二水平平面hp2内，该第一水平平面包括第一衬底(910或310)的第一近侧平坦表面，该第二水平平面包括第二衬底(302或902)的第二近侧平坦表面。

在一个实施方案中，焊球995接合到外部接合焊盘(385或985)。在一个实施方案中，第二管芯到管芯接合焊盘(378或978)通过铜到铜接合而接合到第一管芯到管芯接合焊盘(978或378)。

在一个实施方案中，可提供包括空隙的凹陷区rr。凹陷区rr从第二远侧平坦表面竖直地延伸，穿过第二近侧平坦表面，并且延伸到物理暴露的水平表面。

在一个实施方案中，凹陷区rr包括至少一个竖直或基本上竖直的侧壁，该侧壁从第二远侧平坦表面连续地延伸到物理暴露的水平表面，并且延伸到外部接合焊盘(385或985)的表面。

在一个实施方案中，外部接合焊盘(385或985)直接位于第二半导体管芯中的第二互连层级介电层(390或990)中的一者之上或包括在该第二互连层级介电层中的一者之内，并且物理暴露的水平表面包括第二互连层级介电层(390或990)中的一者的水平表面。

在一个实施方案中，外部接合焊盘(385或985)直接位于第一半导体管芯中的第一互连层级介电层(990或390)中的一者之上或包括在该第一互连层级介电层中的一者之内，并且物理暴露的水平表面包括第一互连层级介电层(990或390)中的一者的水平表面。

在一个实施方案中，第一半导体管芯(900或1000)与第二半导体管芯(1000或900)之间的界面的边缘可物理地暴露于凹陷区rr。

在一个实施方案中，第一半导体管芯和第二半导体管芯中的一者包括存储器管芯1000，该存储器管芯包括存储器元件三维阵列，并且第一半导体管芯和第二半导体管芯中的另一者包括逻辑管芯900，该逻辑管芯包括被配置为操作存储器元件三维阵列的外围电路。

在一个实施方案中，第一衬底和第二衬底包括半导体衬底，存储器管芯1000包括用于存储器元件三维阵列的一组字线和用于存储器元件三维阵列的一组位线98，并且外围电路被配置为驱动该组字线和该组位线98中的至少一组。

在一个实施方案中，存储器管芯1000包括绝缘层(132,232)和导电层(146,246)的交替堆叠，以及延伸穿过交替堆叠{(132,146)，(232,246)}的存储器堆叠结构55的二维阵列。存储器堆叠结构55中的每个存储器堆叠结构包括与相应竖直半导体沟道60相邻定位的存储器元件的相应竖直堆叠，存储器堆叠结构55的二维阵列构成存储器元件三维阵列，位线98连接到竖直半导体沟道60的相应子集，并且导电层(146,246)包括字线。

参考图23a，提供了包括存储器管芯1000的第二示例性结构。图23a的存储器管芯1000可通过以存储器侧通孔着陆焊盘374p的形状形成互连层级金属线结构374的子集而从图16的存储器管芯1000得出。存储器侧通孔着陆焊盘374p可具有矩形、圆形或椭圆形水平横截面形状，并且可具有在1微米至60微米范围内的最大横向尺寸(诸如3微米至30微米)，但是也可以使用更小和更大的最大横向尺寸，此外，可以在存储器侧通孔着陆焊盘374p中的每个存储器侧通孔着陆焊盘的顶表面上形成图案化的存储器侧蚀刻停止介电层364。每个图案化的存储器侧蚀刻停止介电层364包括与存储器侧互连层级介电层390的主要组分材料(诸如氧化硅或有机硅酸盐玻璃)不同的介电材料，并且提供比存储器侧互连层级介电层390的主要组分材料更高的抗蚀性。

在一个实施方案中，每个存储器侧蚀刻停止介电层364可包括介电金属氧化物(诸如氧化铝)或氮化硅。每个存储器侧蚀刻停止介电层364的厚度可以在5nm至100nm的范围内，但是也可以使用更小和更大的厚度。每个存储器侧蚀刻停止介电层364可被图案化，使得存储器侧蚀刻停止介电层364的图案化部分位于随后要形成连接通孔腔体的每个区域内。

参考图23b，示出了要接合到图23a的存储器管芯1000的逻辑管芯900。图23b的逻辑管芯900可通过以逻辑侧通孔着陆焊盘974p的形状形成互连层级金属线结构974的子集而从图20b的逻辑管芯得出。逻辑侧通孔着陆焊盘974p可具有矩形、圆形或椭圆形水平横截面形状，并且可具有在1微米至60微米范围内的最大横向尺寸(诸如9微米至90微米)，但是也可以使用更小和更大的最大横向尺寸。此外，逻辑侧通孔着陆焊盘974p中的每个逻辑侧通孔着陆焊盘可形成在相应图案化的逻辑侧蚀刻停止介电层964的顶表面上。每个图案化的逻辑侧蚀刻停止介电层964包括与逻辑侧互连层级介电层990的主要组分材料(诸如氧化硅或有机硅酸盐玻璃)不同的介电材料，并且提供比逻辑侧互连层级介电层990的主要组分材料更高的抗蚀性。在一个实施方案中，每个逻辑侧蚀刻停止介电层964可包括介电金属氧化物(诸如氧化铝)或氮化硅。每个逻辑侧蚀刻停止介电层964的厚度可以在5nm至100nm的范围内，但是也可以使用更小和更大的厚度。每个逻辑侧蚀刻停止介电层964可被图案化，使得逻辑侧蚀刻停止介电层964的图案化部分位于随后要形成连接通孔腔体的每个区域内。图23a的存储器管芯1000和图23b的逻辑管芯900可被设计成使得逻辑管芯900的逻辑侧接合焊盘978的图案与存储器管芯1000的存储器侧接合焊盘378的图案相镜像。

参考图23c，图23a的存储器管芯1000和图23b的逻辑管芯900可以通过金属到金属接合(诸如铜到铜接合)而彼此接合。随后，可例如通过磨削从背侧减薄逻辑侧衬底910以提供减薄的逻辑侧衬底902，该减薄的逻辑侧衬底为半导体衬底。减薄的逻辑侧衬底902可以具有在1μm至100μm的范围内的厚度(诸如3μm至30μm)，但是也可以使用更小和更大的厚度。平面介电隔离层930可形成在减薄的逻辑侧衬底902的远侧平坦表面上。平面介电隔离层930包含绝缘材料诸如氧化硅、氮化硅和/或介电金属氧化物。例如，平面介电隔离层930可包含氮化硅，该氮化硅可抑制水分或污染物从环境进入减薄的逻辑侧衬底902。平面介电隔离层930的厚度可以在10nm至500nm的范围内，但是也可以使用更小和更大的厚度。

参考图23d，光致抗蚀剂层977可被施加在减薄的逻辑侧衬底902的平面远侧平坦表面上方的平面介电隔离层930上方，并且被光刻图案化以在其中形成多个开口。图案化光致抗蚀剂层977中的每个开口可以完全形成在逻辑侧通孔着陆焊盘974p和存储器侧通孔着陆焊盘374p中的相应一者的区域内。在一个实施方案中，光致抗蚀剂层977中的分立开口的图案可以小于1的比例因子与逻辑侧通孔着陆焊盘974p和存储器侧通孔着陆焊盘374p的一般图案匹配，使得图案化光致抗蚀剂层977中的每个开口具有比下面的逻辑侧通孔着陆焊盘974p和存储器侧通孔着陆焊盘374p中的一者更小的面积。在一个实施方案中，在平面图(即，沿竖直方向的视图)中，光致抗蚀剂层977中的每个分立开口的区域可以完全在下面的逻辑侧通孔着陆焊盘974p和存储器侧通孔着陆焊盘374p中的一者的区域内。在一个实施方案中，逻辑侧通孔着陆焊盘974p和存储器侧通孔着陆焊盘374p的阵列以及光致抗蚀剂层977中的分立开口可被布置为周期性的一维阵列。在一个实施方案中，逻辑侧通孔着陆焊盘974p和存储器侧通孔着陆焊盘374p的阵列以及光致抗蚀剂层977中的分立开口可被布置为周期性的二维阵列。

可执行各向异性蚀刻工艺以使用图案化光致抗蚀剂层977作为蚀刻掩模蚀刻穿过减薄的逻辑侧衬底902、逻辑侧互连层级介电层990的部分以及存储器侧互连层级介电层390的近侧部分。各向异性蚀刻工艺可包括第一蚀刻步骤和第二蚀刻步骤，该第一蚀刻步骤蚀刻减薄的逻辑侧衬底902的对逻辑侧互连层级介电层990的介电材料具有选择性的材料，该第二蚀刻步骤蚀刻逻辑侧互连层级介电层990和存储器侧互连层级介电层390的对逻辑侧蚀刻停止介电层964和存储器侧蚀刻停止介电层364的材料具有选择性的材料。可以在逻辑侧互连层级介电层990的形成期间或在存储器侧互连层级介电层390的形成期间图案化除与存储器侧通孔着陆焊盘374p中的最远侧存储器侧通孔着陆焊盘接触的蚀刻停止介电层(如从包括减薄的逻辑侧衬底902的远侧平坦表面的水平平面测量)之外的每个蚀刻停止介电层(364或964)，以确保由各向异性蚀刻工艺的第一步骤和第二步骤形成的每个连接通孔腔体935到达蚀刻停止介电层(364,964)中的相应一者，而不会被居间蚀刻停止介电层(364或964)过早地停止。

各向异性蚀刻工艺包括第三步骤，该第三步骤蚀刻穿过蚀刻停止介电层(364,964)的物理暴露部分以暴露逻辑侧通孔着陆焊盘974p和存储器侧通孔着陆焊盘374p的中心部分。任选地，各向异性蚀刻工艺的第三步骤可以替换为各向同性蚀刻工艺，诸如湿法蚀刻工艺，该湿法蚀刻工艺蚀刻蚀刻停止材料层(364,964)的对通孔着陆焊盘(974p,374p)和互连层级介电层(990,390)的材料具有选择性的材料。可例如通过灰化移除图案化光致抗蚀剂层977。随后可执行合适的清洁过程。

连接通孔腔体935包括：第一连接通孔腔体935a，该第一连接通孔腔体延伸穿过减薄的逻辑侧衬底902、逻辑侧互连层级介电层990和存储器侧互连层级介电层390的近侧部分到达存储器侧通孔着陆焊盘374p中的相应一者的近侧平坦表面；和第二连接通孔腔体935b，该第二连接通孔腔体延伸穿过减薄的逻辑侧衬底902和逻辑侧互连层级介电层990的远侧部分到达逻辑侧通孔着陆焊盘974p中的相应一者的远侧平坦表面。每个第一连接通孔腔体935a包括至少一个直侧壁，该直侧壁延伸穿过减薄的逻辑侧衬底902、逻辑侧互连层级介电层990和存储器侧互连层级介电层390的近侧部分到达存储器侧通孔着陆焊盘374p中的相应一者的近侧平坦表面。每个第二连接通孔腔体935b延伸穿过减薄的逻辑侧衬底902和逻辑侧互连层级介电层990的远侧部分到达逻辑侧通孔着陆焊盘974p中的相应一者的远侧平坦表面。

存储器侧通孔着陆焊盘374p可以形成在存储器侧互连层级介电层390内的多个层级处。在这种情况下，第一连接通孔腔体935a可包括第一连接通孔腔体935a的多个子集，该多个子集延伸到达位于不同深度处的存储器侧通孔着陆焊盘374p的近侧平坦表面。同样，逻辑侧通孔着陆焊盘974p可形成在逻辑侧互连层级介电层990内的多个层级处。在这种情况下，第二连接通孔腔体935b可包括第二连接通孔腔体935b的多个子集，该多个子集延伸到达位于不同深度处的逻辑侧通孔着陆焊盘974p的远侧平坦表面。

每个连接通孔腔体935包括至少一个直侧壁。连接通孔腔体935的每个直侧壁可以是竖直的或基本上竖直的，即，相对于竖直方向具有小于5度的锥角的直侧壁。每个连接通孔腔体935的最大横向尺寸(诸如直径、长轴或矩形形状的对角线)可在3微米至30微米的范围内(诸如6微米至15微米)，但是也可以使用更小和更大的最大横向尺寸。

参考图23e，可通过保形沉积工艺在每个连接通孔腔体935的周边处并且在减薄的逻辑侧衬底902上方沉积连续介电材料层。连续介电材料层可包含氧化硅、氮化硅和/或介电金属氧化物诸如氧化铝。连续介电材料层的厚度可以在10nm至200nm的范围内(诸如20nm至100nm)，但是也可以使用更小和更大的厚度。可执行各向异性蚀刻工艺以移除连续介电材料层的水平部分。在各向异性蚀刻工艺之后，可通过连续介电材料层的相应剩余部分在每个连接通孔腔体935的周边处形成管状绝缘间隔物934。通孔着陆焊盘(974p或374p)的顶表面物理地暴露在连接通孔腔体935的每个未填充部分的底部处，该顶表面可以是逻辑侧通孔着陆焊盘974p的远侧平坦表面或存储器侧通孔着陆焊盘374p的近侧平坦表面。

可将至少一种导电材料沉积在连接通孔腔体935的剩余体积中。该至少一种导电材料可包括例如导电金属氮化物衬垫材料(诸如tin、tan和/或wn)和至少一种导电填充材料(诸如w、cu、mo和/或重掺杂多晶硅)。可通过平面化工艺从包括减薄的逻辑侧衬底902的远侧平坦表面的水平平面上方移除该至少一种导电材料的多余部分。平面化工艺可使用化学机械平面化(cmp)和/或凹陷蚀刻。平面化工艺可对减薄的逻辑侧衬底902的半导体材料具有选择性。连接通孔腔体935中的该至少一种导电材料的每个剩余部分构成导电柱结构936。

导电柱结构936包括：第一导电柱结构936a，该第一导电柱结构延伸穿过减薄的逻辑侧衬底902、逻辑侧互连层级介电层990和存储器侧互连层级介电层390的近侧部分，并且接触存储器侧通孔着陆焊盘374p的近侧平坦表面；和第二导电柱结构936b，该第二导电柱结构延伸穿过减薄的逻辑侧衬底902和逻辑侧互连层级介电层990的远侧部分，并且接触逻辑侧通孔着陆焊盘974p的远侧。第一导电柱结构936a和管状绝缘间隔物934的每个连续组合构成第一横向绝缘外部连接通孔结构(936a,934)，并且第二导电柱结构936b和管状绝缘间隔物934的每个连续组合构成第二横向绝缘外部连接通孔结构(936b,934)。

每个第一横向绝缘外部连接通孔结构(936a,934)接触相应存储器侧通孔着陆焊盘374p的近侧平坦表面。在存储器侧通孔着陆焊盘374p位于存储器侧互连层级介电层390的多个层级处的情况下，可形成具有不同高度的多种类型的第一横向绝缘外部连接通孔结构(936a,934)。每个第二横向绝缘外部连接通孔结构(936b,934)接触相应逻辑侧通孔着陆焊盘974p的远侧平坦表面。在逻辑侧通孔着陆焊盘974p位于逻辑侧互连层级介电层990的多个层级处的情况下，可形成具有不同高度的多种类型的第二横向绝缘外部连接通孔结构(936a,934)。

金属接合焊盘材料诸如铝或ubm层堆叠可通过各向异性沉积工艺或各向同性沉积工艺沉积，并且可随后被图案化以形成外部接合焊盘938。例如，分立光致抗蚀剂材料部分可形成在沉积的金属接合焊盘材料上方以覆盖金属接合焊盘材料的分立区域，这些分立区域覆盖横向绝缘外部连接通孔结构(936,934)。可执行蚀刻工艺以移除金属接合焊盘材料的未掩蔽部分。金属接合焊盘材料的在分立光致抗蚀剂材料部分下方的剩余部分构成外部接合焊盘938。

焊球995可附接到每个外部接合焊盘938。可使用焊料材料分配工具将焊球995施加到外部接合焊盘938。在一个实施方案中，横向绝缘外部连接通孔结构(936,934)和外部接合焊盘938可被布置为一维周期性阵列或二维周期性阵列。接合线997可接合到每个焊球995。

参考图23f，示出了第二示例性结构的第二构型，其中使用大致u形的导电路径提供到减薄的逻辑侧衬底上的周边电路内的节点的电连接，该导电路径包括在第一横向绝缘外部连接通孔结构(936a,934)中的第一导电柱结构936a、存储器侧通孔着陆焊盘374p、存储器侧金属互连结构370中的一者或多者、一对逻辑侧接合焊盘978和存储器侧接合焊盘378，以及逻辑侧金属互连结构970中的一者或多者。

参考图23g，第二示例性结构的另选第二构型可通过形成通孔腔体而从第二示例性结构得出，该通孔腔体延伸穿过减薄的逻辑侧衬底902和逻辑侧互连层级介电层990到达逻辑侧接合焊盘978中的相应一者的背侧。横向绝缘外部连接通孔结构(936,934)可形成在通孔腔体中。导电柱结构936可用作逻辑侧接合焊盘978与逻辑管芯的背侧之间的导电路径。外部接合焊盘938可形成在导电柱结构938中的每一者上。在该实施方案中，导电柱结构936直接形成在逻辑侧接合焊盘978上。

参考图24a，提供了存储器管芯1000，该存储器管芯可通过在相应图案化的存储器侧蚀刻停止介电层364的顶表面上形成存储器侧通孔着陆焊盘374p中的每一者而从图23a的存储器管芯1000得出。每个图案化的存储器侧蚀刻停止介电层364可包括与图23a的图案化的存储器侧蚀刻停止介电层364相同的介电材料。

参考图24b，示出了要接合到图24a的存储器管芯1000的逻辑管芯900。图24b的逻辑管芯900可通过在逻辑侧通孔着陆焊盘974p中的相应一者的顶表面上形成每个图案化的逻辑侧蚀刻停止介电层964而从图23b的逻辑管芯得出。每个图案化的逻辑侧蚀刻停止介电层964可包括与图23a的图案化的逻辑侧蚀刻停止介电层964相同的介电材料。图24a的存储器管芯1000和图24b的逻辑管芯900可被设计成使得逻辑管芯900的逻辑侧接合焊盘978的图案与存储器管芯1000的存储器侧接合焊盘378的图案相镜像。

参考图24c，图24a的存储器管芯1000和图24b的逻辑管芯900可以通过金属到金属接合(诸如铜到铜接合)而彼此接合。随后，可例如通过磨削从背侧减薄存储器侧衬底310以提供减薄的存储器侧衬底302，该存储器侧衬底为半导体衬底。减薄的存储器侧衬底302可以具有在1μm至100μm的范围内的厚度(诸如3μm至30μm)，但是也可以使用更小和更大的厚度。平面介电隔离层330可形成在减薄的存储器侧衬底302的远侧平坦表面上。平面介电隔离层330包含绝缘材料诸如氧化硅、氮化硅和/或介电金属氧化物。例如，平面介电隔离层330可包含氮化硅，该氮化硅可抑制水分或污染物从环境进入减薄的存储器侧衬底302。平面介电隔离层330的厚度可以在10nm至500nm的范围内，但是也可以使用更小和更大的厚度。

参考图24d，光致抗蚀剂层977可被施加在减薄的存储器侧衬底302的平面远侧平坦表面上方的平面介电隔离层330上方，并且被光刻图案化以在其中形成多个开口。图案化光致抗蚀剂层977中的每个开口可以完全形成在逻辑侧通孔着陆焊盘974p和存储器侧通孔着陆焊盘374p中的相应一者的区域内。在一个实施方案中，光致抗蚀剂层977中的分立开口的图案可以小于1的比例因子与逻辑侧通孔着陆焊盘974p和存储器侧通孔着陆焊盘374p的一般图案匹配，使得图案化光致抗蚀剂层977中的每个开口具有比下面的逻辑侧通孔着陆焊盘974p和存储器侧通孔着陆焊盘374p中的一者更小的面积。在一个实施方案中，在平面图(即，沿竖直方向的视图)中，光致抗蚀剂层977中的每个分立开口的区域可以完全在下面的逻辑侧通孔着陆焊盘974p和存储器侧通孔着陆焊盘374p中的一者的区域内。在一个实施方案中，逻辑侧通孔着陆焊盘974p和存储器侧通孔着陆焊盘374p的阵列以及光致抗蚀剂层977中的分立开口可被布置为周期性的一维阵列。在一个实施方案中，逻辑侧通孔着陆焊盘974p和存储器侧通孔着陆焊盘374p的阵列以及光致抗蚀剂层977中的分立开口可被布置为周期性的二维阵列。

可执行各向异性蚀刻工艺以使用图案化光致抗蚀剂层977作为蚀刻掩模蚀刻穿过减薄的存储器侧衬底302、存储器侧互连层级介电层390的部分以及逻辑侧互连层级介电层990的近侧部分。各向异性蚀刻工艺可包括第一蚀刻步骤和第二蚀刻步骤，该第一蚀刻步骤蚀刻减薄的存储器侧衬底302的对存储器侧互连层级介电层390的介电材料具有选择性的材料，该第二蚀刻步骤蚀刻存储器侧互连层级介电层390和逻辑侧互连层级介电层990的对逻辑侧蚀刻停止介电层964和存储器侧蚀刻停止介电层364的材料具有选择性的材料。可以在逻辑侧互连层级介电层990的形成期间或在存储器侧互连层级介电层390的形成期间图案化除了与逻辑侧通孔着陆焊盘974p中的最远侧逻辑侧通孔着陆焊盘接触的蚀刻停止介电层(如从包括减薄的存储器侧衬底302的远侧平坦表面的水平平面测量)之外的每个蚀刻停止介电层(364或964)，以确保由各向异性蚀刻工艺的第一步骤和第二步骤形成的每个连接通孔腔体335到达蚀刻停止介电层(364,964)中的相应一者，而不会被居间蚀刻停止介电层(364或964)过早地停止。

各向异性蚀刻工艺包括第三步骤，该第三步骤蚀刻穿过蚀刻停止介电层(364,964)的物理暴露部分以暴露逻辑侧通孔着陆焊盘974p和存储器侧通孔着陆焊盘374p的中心部分。任选地，各向异性蚀刻工艺的第三步骤可以替换为各向同性蚀刻工艺，诸如湿法蚀刻工艺，该湿法蚀刻工艺蚀刻蚀刻停止材料层(364,964)的对通孔着陆焊盘(974p,374p)和互连层级介电层(990,390)的材料具有选择性的材料。可例如通过灰化移除图案化光致抗蚀剂层977。随后可执行合适的清洁过程。

连接通孔腔体335包括：第一连接通孔腔体335a，该第一连接通孔腔体延伸穿过减薄的存储器侧衬底302、存储器侧互连层级介电层390和逻辑侧互连层级介电层990的近侧部分到达逻辑侧通孔着陆焊盘974p中的相应一者的近侧平坦表面；和第二连接通孔腔体335b，该第二连接通孔腔体延伸穿过减薄的存储器侧衬底302和存储器侧互连层级介电层390的远侧部分到达存储器侧通孔着陆焊盘374p中的相应一者的远侧平坦表面。每个第一连接通孔腔体335a包括至少一个直侧壁，该直侧壁延伸穿过减薄的存储器侧衬底302、存储器侧互连层级介电层390和逻辑侧互连层级介电层990的近侧部分到达逻辑侧通孔着陆焊盘974p中的相应一者的近侧平坦表面。每个第二连接通孔腔体335b延伸穿过减薄的存储器侧衬底302和存储器侧互连层级介电层390的远侧部分到达存储器侧通孔着陆焊盘374p中的相应一者的远侧平坦表面。

逻辑侧通孔着陆焊盘974p可形成在逻辑侧互连层级介电层990内的多个层级处。在这种情况下，第一连接通孔腔体335a可包括第一连接通孔腔体335a的多个子集，该多个子集延伸到达位于不同深度处的逻辑侧通孔着陆焊盘974p的近侧平坦表面。同样，存储器侧通孔着陆焊盘374p可以形成在存储器侧互连层级介电层390内的多个层级处。在这种情况下，第二连接通孔腔体335b可包括第二连接通孔腔体335b的多个子集，该多个子集延伸到达位于不同深度处的存储器侧通孔着陆焊盘374p的远侧平坦表面。

每个连接通孔腔体335包括至少一个直侧壁。连接通孔腔体335的每个直侧壁可以是竖直的或基本上竖直的，即，相对于竖直方向具有小于5度的锥角的直侧壁。每个连接通孔腔体335的最大横向尺寸(诸如直径、长轴或矩形形状的对角线)可在3微米至30微米的范围内(诸如6微米至15微米)，但是也可以使用更小和更大的最大横向尺寸。

参考图23e，可通过保形沉积工艺在每个连接通孔腔体335的周边处并且在减薄的存储器侧衬底302上方沉积连续介电材料层。连续介电材料层可包含氧化硅、氮化硅和/或介电金属氧化物诸如氧化铝。连续介电材料层的厚度可以在10nm至200nm的范围内(诸如20nm至100nm)，但是也可以使用更小和更大的厚度。可执行各向异性蚀刻工艺以移除连续介电材料层的水平部分。在各向异性蚀刻工艺之后，可通过连续介电材料层的相应剩余部分在每个连接通孔腔体335的周边处形成管状绝缘间隔物334。通孔着陆焊盘(374p或974p)的顶表面物理地暴露在连接通孔腔体335的每个未填充部分的底部处，该顶表面可以是存储器侧通孔着陆焊盘374p的远侧平坦表面或逻辑侧通孔着陆焊盘974p的近侧平坦表面。

可将至少一种导电材料沉积在连接通孔腔体335的剩余体积中。该至少一种导电材料可包括例如导电金属氮化物衬垫材料(诸如tin、tan和/或wn)和至少一种导电填充材料(诸如w、cu、mo和/或重掺杂多晶硅)。可通过平面化工艺从包括减薄的存储器侧衬底302的远侧平坦表面的水平平面上方移除该至少一种导电材料的多余部分。平面化工艺可使用化学机械平面化(cmp)和/或凹陷蚀刻。平面化工艺可对减薄的存储器侧衬底302的半导体材料具有选择性。连接通孔腔体335中的该至少一种导电材料的每个剩余部分构成导电柱结构336。

导电柱结构336包括：第一导电柱结构336a，该第一导电柱结构延伸穿过减薄的存储器侧衬底302、存储器侧互连层级介电层390和存储器侧互连层级介电层990的近侧部分，并且接触逻辑侧通孔着陆焊盘974p的近侧平坦表面；和第二导电柱结构336b，该第二导电柱结构延伸穿过减薄的存储器侧衬底302和存储器侧互连层级介电层390的远侧部分，并且接触存储器侧通孔着陆焊盘374p的远侧。第一导电柱结构336a和管状绝缘间隔物334的每个连续组合构成第一横向绝缘外部连接通孔结构(336a,334)，并且第二导电柱结构336b和管状绝缘间隔物334的每个连续组合构成第二横向绝缘外部连接通孔结构(336b,334)。

每个第一横向绝缘外部连接通孔结构(336a,334)接触相应逻辑侧通孔着陆焊盘974p的近侧平坦表面。在逻辑侧通孔着陆焊盘974p位于逻辑侧互连层级介电层990的多个层级处的情况下，可形成具有不同高度的多种类型的第一横向绝缘外部连接通孔结构(336a,334)。每个第二横向绝缘外部连接通孔结构(336b,334)接触相应存储器侧通孔着陆焊盘374p的远侧平坦表面。在存储器侧通孔着陆焊盘374p位于存储器侧互连层级介电层390的多个层级处的情况下，可形成具有不同高度的多种类型的第二横向绝缘外部连接通孔结构(336a,334)。

金属接合焊盘材料诸如铝或ubm层堆叠可通过各向异性沉积工艺或各向同性沉积工艺沉积，并且可随后被图案化以形成外部接合焊盘938。例如，分立光致抗蚀剂材料部分可形成在沉积的金属接合焊盘材料上方以覆盖金属接合焊盘材料的分立区域，这些分立区域覆盖横向绝缘外部连接通孔结构(336,334)。可执行蚀刻工艺以移除金属接合焊盘材料的未掩蔽部分。金属接合焊盘材料的在分立光致抗蚀剂材料部分下方的剩余部分构成外部接合焊盘338。

焊球995可附接到每个外部接合焊盘938。可使用焊料材料分配工具将焊球995施加到外部接合焊盘938。在一个实施方案中，横向绝缘外部连接通孔结构(336,334)和外部接合焊盘938可被布置为一维周期性阵列或二维周期性阵列。接合线997可接合到每个焊球995。

一般来讲，提供了第一半导体管芯和第二半导体管芯，这些半导体管芯包括存储器管芯1000和逻辑管芯900。在一个实施方案中，存储器管芯1000可以是第一半导体管芯，并且逻辑管芯900可以是第二半导体管芯。在另一个实施方案中，逻辑管芯900可以是第一半导体管芯，并且存储器管芯1000可以是第二半导体管芯。第一半导体管芯包括：具有第一远侧平坦表面和第一近侧平坦表面的第一衬底、位于第一衬底的第一近侧平坦表面上或上方的第一半导体器件(其可包括三维存储器阵列或外围电路)、包括电连接到第一半导体器件的第一金属互连结构(其可以是存储器侧金属互连结构370或逻辑侧金属互连结构970)的第一互连层级介电层(其可以是存储器侧互连层级介电层390或逻辑侧互连层级介电层990)，以及位于第一互连层级介电层的表面部分处并且电连接到第一金属互连结构的第一管芯到管芯接合焊盘(其可以是存储器侧接合焊盘378或逻辑侧接合焊盘978)。第二半导体管芯包括：具有第二远侧平坦表面和第二近侧平坦表面的第二衬底、位于第二衬底的第二近侧平坦表面上或上方的第二半导体器件(其可包括三维存储器阵列或外围电路)、包括电连接到第二半导体器件的第二金属互连结构(其可以是存储器侧金属互连结构370或逻辑侧金属互连结构970)的第二互连层级介电层(其可以是存储器侧互连层级介电层390或逻辑侧互连层级介电层990)，以及位于第二互连层级介电层的表面部分处并且电连接到第二金属互连结构的第二管芯到管芯接合焊盘(其可以是存储器侧接合焊盘378或逻辑侧接合焊盘978)。第二管芯到管芯接合焊盘接合到第一管芯到管芯接合焊盘，以提供第一半导体管芯与第二半导体管芯之间的管芯到管芯接合。在一个实施方案中，第二管芯到管芯接合焊盘通过铜到铜接合而接合到第一管芯到管芯接合焊盘。

第一连接通孔腔体(935a或335a)形成为穿过第二衬底(902或302)、第二互连层级介电层(990或390)、包括第一半导体管芯与第二半导体管芯之间的界面的水平平面，以及第一互连层级介电层(390或990)内的层的子集。第一金属互连结构(974p或374p)中的一者物理地暴露在第一连接通孔腔体(935a或335a)的底部处。第二连接通孔腔体(935b或335b)形成为穿过第二衬底(902或302)和第二互连层级介电层(990或390)内的层的子集。第二金属互连结构(374p或974p)中的一者物理地暴露在第二连接通孔腔体(935b或335b)的底部处。第三连接通孔腔体(935a或335a)可形成为穿过第二衬底(902或302)、第二互连层级介电层(990或390)、包括第一半导体管芯与第二半导体管芯之间的界面的水平平面，以及第一互连层级介电层(390或990)内的层的另一子集，并且延伸到第一金属互连结构(974p或374p)中的另外一者，该另外一者与第一半导体管芯和第二半导体管芯之间的界面的竖直距离不同于第一金属互连结构(974p或374p)中的所述一者与第一半导体管芯和第二半导体管芯之间的界面的竖直距离。

在一个实施方案中，第一互连层级介电层(390或990)包括接触第一金属互连结构(974p或374p)中的一者的表面的图案化的第一蚀刻停止介电层(364或964)，并且第二互连层级介电层(990或390)包括接触第二金属互连结构(374p或974p)中的一者的表面的图案化的第二蚀刻停止介电层(964或364)，并且通过相同各向异性蚀刻工艺形成第一连接通孔腔体(935a或335a)、第二连接通孔腔体(935b或335b)和第三连接通孔腔体(935a或335a)，该各向异性蚀刻工艺包括第一蚀刻步骤、第二蚀刻步骤和第三蚀刻步骤，该第一蚀刻步骤蚀刻穿过第二衬底(902或302)，该第二蚀刻步骤蚀刻第二互连层级介电层390和第一互连层级介电层990的对图案化的第二蚀刻停止介电层(364或964)和图案化的第一蚀刻停止介电层(964或364)的材料具有选择性的部分，并且该第三蚀刻步骤蚀刻穿过图案化的第二蚀刻停止介电层(364或964)和图案化的第一蚀刻停止介电层(364或964)。

第一横向绝缘外部连接通孔结构{(936a,934)，(336a,334)}形成在第一金属互连结构(374p,974p)中的一者上的第一连接通孔腔体(935a,335a)中，第二横向绝缘外部连接通孔结构{(936b,934)，(336b,334)}形成在第二金属互连结构(974p,374p)中的一者上的第二连接通孔腔体(935b,335b)中，并且第三横向绝缘外部连接通孔结构{(936a,934)，(336a,334)}形成在第一金属互连结构(374p,974p)中的另外一者上的第三连接通孔腔体(935a,335a)中。

每个横向绝缘外部连接通孔结构{(936,934)，(336,334)}可通过以下方式同时形成：在连接通孔腔体(935,335)的周边处并且在第二衬底(902,302)上方保形地沉积连续介电材料层、通过各向异性地蚀刻连续介电材料层而在每个连接通孔腔体(935,335)内形成管状绝缘间隔物(934,334)，以及在管状绝缘间隔物(934,334)内部的每个连接通孔腔体(935,335)的剩余体积内形成导电柱结构(936,336)。

第一外部接合焊盘(938,338)可形成在第一横向绝缘外部连接通孔结构{(936a,934)，(336a,334)}上，第二外部接合焊盘(938,338)可形成在第二横向绝缘外部连接通孔结构{(936b,934)，(336b,334)}上，并且第三外部接合焊盘(938,338)可形成在第三横向绝缘外部连接通孔结构{(936a,934)，(336a,334)}上。焊球995可附接到每个外部接合焊盘(938,338)的表面。

参考与第二示例性结构相关的构型的所有附图并且根据各种实施方案，提供了一种接合组件，该接合组件包括：第一半导体管芯(1000或900)，该第一半导体管芯包括具有第一远侧平坦表面和第一近侧平坦表面的第一衬底(310或910)、位于第一衬底的第一近侧平坦表面上或上方的第一半导体器件(其可包括三维存储器阵列或外围电路)、包括电连接到第一半导体器件的第一金属互连结构(其可以是存储器侧金属互连结构370或逻辑侧金属互连结构970)的第一互连层级介电层(其可以是存储器侧互连层级介电层390或逻辑侧互连层级介电层990)，以及位于第一互连层级介电层的表面部分处并且电连接到第一金属互连结构的第一管芯到管芯接合焊盘(其可以是存储器侧接合焊盘378或逻辑侧接合焊盘978)；和第二半导体管芯(900或1000)，该第二半导体管芯包括具有第二远侧平坦表面和第二近侧平坦表面的第二衬底(902或302)、位于第二衬底的第二近侧平坦表面上或上方的第二半导体器件(其可包括外围电路或三维存储器阵列)、包括电连接到第二半导体器件的第二金属互连结构(其可以是存储器侧金属互连结构370或逻辑侧金属互连结构970)的第二互连层级介电层(其可以是存储器侧互连层级介电层390或逻辑侧互连层级介电层990)，以及位于第二互连层级介电层的表面部分处并且电连接到第二金属互连结构的第二管芯到管芯接合焊盘(其可以是存储器侧接合焊盘378或逻辑侧接合焊盘978)。第二管芯到管芯接合焊盘接合到第一管芯到管芯接合焊盘，以提供第一半导体管芯与第二半导体管芯之间的管芯到管芯接合。第一外部接合焊盘(938,338)位于第二衬底(902,302)的第二远侧平坦表面上或上方。第一横向绝缘外部连接通孔结构{(936a,934)，(336a,334)}至少从第二衬底(902,302)的第二远侧平坦表面竖直地延伸穿过第二衬底(902,302)、第二互连层级介电层(990或390)、包括第一半导体管芯与第二半导体管芯之间的界面的水平平面，以及第一互连层级介电层(390或990)内的层的子集，并且延伸到第一金属互连结构(374p或974p)中的一者并接触第一外部接合焊盘(938,338)。接合组件可包括接合到第一外部接合焊盘(938,338)的焊球995。在一个实施方案中，第二管芯到管芯接合焊盘通过铜到铜接合而接合到第一管芯到管芯接合焊盘。

在一个实施方案中，接合组件可包括位于第二衬底的第二远侧平坦表面上或上方的第二外部接合焊盘(938,338)，和第二横向绝缘外部连接通孔结构{(936b,934)，(336b,334)}，该第二横向绝缘外部连接通孔结构至少从第二衬底(902,302)的第二远侧平坦表面竖直地延伸，穿过第二衬底(902,302)和第二互连层级介电层(902,302)内的层的子集，并且延伸到第二金属互连结构(370或970)中的一者并接触第二外部接合焊盘(938,338)。

在一个实施方案中，接合组件包括位于第二衬底(902,302)的第二远侧平坦表面上或上方的第三外部接合焊盘(938,338)，和第三横向绝缘外部连接通孔结构{(936a,934)，(336a,334)}，该第三横向绝缘外部连接通孔结构接触第三外部接合焊盘(938,338)并且至少从第二衬底(902,302)的第二远侧平坦表面竖直地延伸，穿过第二衬底(902,302)、第二互连层级介电层(990或390)、包括第一半导体管芯与第二半导体管芯之间的界面的水平平面，以及第一互连层级介电层(390或990)内的层的另一子集，并且延伸到第一金属互连结构(374p或974p)中的另外一者，该另外一者与第一半导体管芯和第二半导体管芯之间的界面的竖直距离不同于第一金属互连结构(374p或974p)中的所述一者与第一半导体管芯和第二半导体管芯之间的界面的竖直距离。

在一个实施方案中，接合组件包括第一蚀刻停止介电层(364或964)，该第一蚀刻停止介电层接触第一金属互连结构(374p或974p)中的所述一者的表面并且横向围绕第一横向绝缘外部连接通孔结构{(936a,934)，(336a,334)}，和第二蚀刻停止介电层(964或364)，该第二蚀刻停止介电层接触第二金属互连结构(974p或374p)中的所述一者的表面并且横向围绕第二横向绝缘外部连接通孔结构{(936a,934)，(336a,334)}的端部部分。

在一个实施方案中，每个横向绝缘外部连接通孔结构{(936,934)，(336,334)}包括：管状绝缘间隔物(934,334)，该管状绝缘间隔物接触第二衬底(902,302)的侧壁、第二互连层级介电层(990或390)以及第一互连层级介电层(390或990)内的层的子集；和导电柱结构(936,336)，该导电柱结构被管状绝缘间隔物(934,334)横向围绕并且接触第一金属互连结构(374p或974p)中的一者的平坦表面。

平面介电隔离层(930,330)可位于第二衬底(902,302)的第二远侧平坦表面上，并且可接触每个外部接合焊盘(938,338)的平坦表面。

在一个实施方案中，第一半导体管芯和第二半导体管芯中的一者包括存储器管芯1000，该存储器管芯包括存储器元件三维阵列，并且第一半导体管芯和第二半导体管芯中的另一者包括逻辑管芯900，该逻辑管芯包括被配置为操作存储器元件三维阵列的外围电路。

在一个实施方案中，第一衬底和第二衬底包括半导体衬底，存储器管芯1000包括用于存储器元件三维阵列的一组字线和用于存储器元件三维阵列的一组位线98，并且外围电路被配置为驱动该组字线和该组位线98中的至少一组。

在一个实施方案中，存储器管芯1000包括绝缘层(132,232)和导电层(146,246)的交替堆叠，以及延伸穿过交替堆叠{(132,146)，(232,246)}的存储器堆叠结构55的二维阵列。存储器堆叠结构55中的每个存储器堆叠结构包括与相应竖直半导体沟道60相邻定位的存储器元件的相应竖直堆叠，存储器堆叠结构55的二维阵列构成存储器元件三维阵列，位线98连接到竖直半导体沟道60的相应子集，并且导电层(146,246)包括字线。

参考图25a，示出了第三示例性结构，该第三示例性结构包括示例性过程中存储器管芯。图25a的过程中存储器管芯可通过形成穿过阶梯式介电材料部分(165,265)的贯穿介电外部连接通孔结构386而从图15a和图15b的示例性结构得出。具体地讲，光致抗蚀剂层(未示出)可被施加在第二接触层级介电层282上方，并且被光刻图案化以在第一阶梯式介电材料部分165和存储器侧衬底310之间的界面的区域内形成开口。执行各向异性蚀刻工艺以形成延伸穿过第一接触层级介电层280和第二接触层级介电层282以及第一阶梯式介电材料部分165和第二阶梯式介电材料部分265的通孔腔体。各向异性蚀刻工艺的终端部分可以使用存储器侧衬底310作为蚀刻停止结构。随后可以例如通过灰化移除光致抗蚀剂层。

可将至少一种导电材料沉积在通孔腔体中以及第一接触层级介电层280和第二接触层级介电层282上方。可以从包括第二接触层级介电层282的顶表面的水平平面上方移除该至少一种导电材料的多余部分。通孔腔体中的该至少一种传导材料的剩余部分构成贯穿介电外部连接通孔结构386。在一个实施方案中，该至少一种导电材料可以同时沉积在延伸到存储器侧衬底310的顶表面的通孔腔体中以及用于形成漏极接触通孔结构88和楼梯区接触通孔结构86的通孔腔体中。在这种情况下，贯穿介电外部连接通孔结构386可包括与漏极接触通孔结构88和楼梯区接触通孔结构86相同的导电材料。另选地，可以在形成漏极接触通孔结构88和楼梯区接触通孔结构86之前或之后，将该至少一种导电材料沉积在延伸到存储器侧衬底310的顶表面的通孔腔体中。

参考图25b，可执行图16的处理步骤。位线层级介电层284可以形成在接触层级介电层(280,282)上方，并且位线层级金属互连结构(98,96)可以形成在位线层级介电层284中。位线层级金属互连结构(98,96)包括位线98，该位线通过漏极接触通孔结构88的相应子集电连接到漏极区63的相应子集。位线层级金属互连结构(98,96)包括互连线结构96，该互连线结构电连接到楼梯区接触通孔结构86或其他通孔结构中的至少一者。

存储器侧互连层级介电层390可以形成在位线层级介电层284和位线层级金属互连结构(98,96)上方。可以在存储器侧互连层级介电层390中形成各种存储器侧金属互连结构370，以提供到位线98和互连线结构96的电连接。存储器侧金属互连结构370可以包括互连层级金属线结构374和互连层级金属通孔结构376。存储器侧接合焊盘378可以形成在存储器侧互连层级介电层390的最上层中或其上。存储器侧接合焊盘378是提供存储器管芯1000到另一个管芯的接合的管芯到管芯接合焊盘。在一个实施方案中，存储器侧互连层级介电层390的子集和存储器侧接合焊盘378形成在贯穿介电外部连接通孔结构386上方。存储器侧接合焊盘378的子集可电连接到贯穿介电外部连接通孔结构386。

第三示例性结构包括存储器管芯1000。存储器管芯1000包括存储器侧衬底310、具有阶梯式表面并且位于存储器侧衬底310上的绝缘层(132,232)和导电层(146,246)的交替堆叠、竖直地延伸穿过交替堆叠[(132,146)，(232,246)]的存储器堆叠结构55、接触交替堆叠{(132,146)，(232,246)}的阶梯式表面的阶梯式介电材料部分(165和/或265)、竖直地延伸穿过阶梯式介电材料部分(165和/或265)的贯穿介电外部连接通孔结构386、包括在存储器侧互连层级介电层390中的存储器侧金属互连结构370，以及存储器侧接合焊盘378。存储器堆叠结构55可包括存储器元件三维阵列。

存储器管芯1000可包括用于存储器元件三维阵列的一组字线(包括导电层(146,246)和用于存储器元件三维阵列的一组位线98。存储器堆叠结构55中的每一者可包括相应的竖直半导体沟道60，该竖直半导体沟道包括直接或通过相应的基座沟道部分11电连接到存储器侧衬底310的表面部分的远侧端部(如图8h所示)。

参考图25c，提供了逻辑管芯900，诸如图20b的逻辑管芯900。逻辑管芯900包括逻辑侧衬底，该逻辑侧衬底为半导体衬底。逻辑管芯900包括：位于半导体衬底上并且包括被配置为控制存储器管芯1000内的存储器堆叠结构55的操作的外围电路的半导体器件、包括在逻辑侧互连层级介电层990中的逻辑侧金属互连结构970，以及逻辑侧接合焊盘978。具体地讲，逻辑管芯900包括外围电路，该外围电路被配置为驱动存储器管芯1000中的该组字线(包括导电层(146,246))和该组位线98中的至少一组。在一个实施方案中，存储器管芯1000和逻辑管芯900可被设计成使得逻辑管芯900的逻辑侧接合焊盘978的图案与存储器管芯1000的存储器侧接合焊盘378的图案相镜像。

存储器管芯1000和逻辑管芯900可以通过金属到金属接合(诸如铜到铜接合)而彼此接合。存储器侧接合焊盘378可以接合到逻辑侧接合焊盘978，以在存储器管芯1000与逻辑管芯900之间形成管芯到管芯接合界面。位线98连接到竖直半导体沟道60的相应子集，并且通过第一导电路径连接到外围电路内的位线驱动器，该第一导电路径包括存储器侧接合焊盘378和逻辑侧接合焊盘978的第一接合子集。导电层(146,246)包括字线，并且通过第二导电路径连接到外围电路内的字线驱动器，该第二导电路径包括存储器侧接合焊盘378和逻辑侧接合焊盘978的第二接合子集。

参考图25d，可例如通过磨削存储器侧衬底310的背侧部分从背侧减薄存储器侧衬底310以提供减薄的存储器侧衬底302，该存储器侧衬底为用作竖直半导体沟道60的源极接触层的半导体材料层。源极半导体层电连接到竖直半导体沟道60的远侧端部(即，位于漏极区63的相对侧的端部)。减薄的存储器侧衬底302可以具有在100μm至100μm的范围内的厚度(诸如3μm至30μm)，但是也可以使用更小和更大的厚度。任选地，可以向减薄的存储器侧衬底302中执行离子注入以向源极层提供合适的掺杂。

参考图25e，可以通过移除减薄的存储器侧衬底302的至少一部分来物理地暴露每个贯穿介电外部连接通孔结构386的远侧平坦表面。例如，光致抗蚀剂层(未示出)可被施加在减薄的存储器侧衬底302的背侧上方，并且被光刻图案化到存储器阵列区100上方，而不覆盖第一阶梯式介电材料部分165与减薄的存储器侧衬底302之间的界面的区域。楼梯区的区域可被或可不被图案化的光致抗蚀剂层覆盖。可以使用光致抗蚀剂层作为蚀刻掩模来执行各向异性蚀刻，该各向异性蚀刻蚀刻减薄的存储器侧衬底302的对第一阶梯式介电材料部分165和贯穿介电外部连接通孔结构386的材料具有选择性的材料。通过各向异性蚀刻来对减薄的存储器侧衬底302进行图案化。贯穿介电外部连接通孔结构386的远侧表面是物理暴露的。在一个实施方案中，贯穿介电外部连接通孔结构386的远侧表面可以与第一阶梯式介电材料部分165的远侧平坦表面共面。

参考图25f，金属接合焊盘材料诸如铝或ubm层堆叠可通过各向异性沉积工艺或各向同性沉积工艺沉积，并且可随后被图案化以形成外部接合焊盘338。例如，分立光致抗蚀剂材料部分可形成在沉积的金属接合焊盘材料上方以覆盖金属接合焊盘材料的分立区域，这些分立区域覆盖贯穿介电外部连接通孔结构386和减薄的存储器侧衬底302的作为源极接触层的一部分。可执行蚀刻工艺以移除金属接合焊盘材料的未掩蔽部分。金属接合焊盘材料的在分立光致抗蚀剂材料部分下方的剩余部分构成外部接合焊盘338。

焊球995可附接到每个外部接合焊盘338。可使用焊料材料分配工具将焊球995施加到外部接合焊盘338。在一个实施方案中，贯穿介电外部连接通孔结构386和外部接合焊盘938可被布置为一维周期性阵列或二维周期性阵列。接合线997可接合到每个焊球995。

一般来讲，外部接合焊盘338可形成在每个贯穿介电外部连接通孔结构386的远侧平坦表面上。每个贯穿介电外部连接通孔结构386接触介电材料部分诸如阶梯式介电材料部分(165,265)以及第一接触层级介电层280和第二接触层级介电层282的侧壁。在一个实施方案中，每个贯穿介电外部连接通孔结构386的整个侧壁可仅接触介电表面。

在一个实施方案中，存储器管芯1000包括在物理地暴露贯穿介电外部连接通孔结构386的远侧平坦表面之后电连接到竖直半导体沟道60的远侧端部的源极接触层(包括减薄的存储器侧衬底302)。在一个实施方案中，存储器堆叠结构55中的每一者包括相应的竖直半导体沟道60，该竖直半导体沟道包括电连接到源极接触层的远侧端部，该源极接触层体现为减薄的存储器侧衬底302。减薄的存储器侧衬底302是在移除存储器侧衬底310的远侧部分之后的存储器侧衬底310的剩余部分。在这种情况下，源极接触层包括设置在存储器侧衬底310内的掺杂半导体材料部分的剩余部分。

一般来讲，外部接合焊盘338可通过在贯穿介电外部连接通孔结构386的远侧平坦表面以及阶梯式介电材料部分165的第一平坦水平表面(即，远侧平坦表面)上沉积和图案化导电材料来形成。焊球995可接合到每个外部接合焊盘338。可在源极半导体层的远侧平坦表面上形成附加的外部接合焊盘338。

参考图25g，第三示例性结构的另选构型可从第三示例性结构得出。如果使用绝缘体上硅型衬底，则可以完全移除存储器侧衬底301以暴露绝缘层308。在这种情况下，竖直半导体沟道的底端可以电连接到半导体材料层309。在将存储器管芯接合到逻辑管芯之后，可例如通过磨削、抛光、各向同性蚀刻和/或各向异性蚀刻来移除衬底301。通孔腔体可形成为穿过后向阶梯式介电材料部分(165,265)和存储器侧互连层级介电层390，使得相应存储器侧接合焊盘378的背侧物理地暴露在每个通孔腔体的底部处。贯穿介电外部连接通孔结构386可形成在通孔腔体中。贯穿介电外部连接通孔结构386可用作存储器侧接合焊盘378与存储器管芯的背侧之间的导电路径。外部接合焊盘338可形成在贯穿介电外部连接通孔结构386中的每一者上。在该实施方案中，贯穿介电外部连接通孔结构386可以直接形成在存储器侧接合焊盘378上。

参考图26a和图26b，示出了另一个过程中存储器管芯，该存储器管芯可用于第三示例性结构的另一构型。图26a和图26b的过程中存储器管芯可通过在存储器侧衬底310和第一交替堆叠(132,142)之间形成过程中源级材料层101'而从图1的第一示例性结构得出。

过程中源极层级材料层101'可以包括随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成时包括源极接触层，该源极接触层用作三维存储器器件的竖直场效应晶体管的公共源极区。在一个实施方案中，过程中源极层级材料层10'可以从底部到顶部包括较低牺牲衬垫103、源极层级牺牲层104、较高牺牲衬垫105、较高源极层级材料层116、源极层级绝缘层117和任选的源极选择层级导电层118。

较低牺牲衬垫103和较高牺牲衬垫105包含可以在移除源极层级牺牲层104期间用作蚀刻停止材料的材料。例如，较低牺牲衬垫103和较高牺牲衬垫105可以包含氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中，较低牺牲衬垫103和较高牺牲衬垫105中的每一者可以包含厚度在2nm至30nm范围内的氧化硅层，但是也可以使用更小和更大的厚度。

源极层级牺牲层104包含对于较低牺牲衬垫103和较高牺牲衬垫105可以选择性地移除的牺牲材料。在一个实施方案中，源极层级牺牲层104可以包含半导体材料，诸如未掺杂非晶硅或锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可以在30nm至400nm诸如60nm至200nm的范围内，但是也可以使用更小和更大的厚度。

较高源极层级材料层116可以包含掺杂半导体材料，诸如掺杂多晶硅或掺杂非晶硅。较高源极层级材料层116的导电类型可以与随后要形成的竖直半导体沟道的导电性相反。例如，如果随后要形成的竖直半导体沟道具有第一导电类型的掺杂，则较高源极层级材料层116具有与第一导电类型相反的第二导电类型的掺杂。较高源极层级材料层116的厚度可以在10nm至300nm的范围内(诸如20nm至150nm)，但是也可以使用更小和更大的厚度。

源极层级绝缘层117可以包含介电材料，诸如氧化硅。源极层级绝缘层117的厚度可以在20nm至400nm诸如40nm至200nm的范围内，但是也可以使用更小和更大的厚度。任选的源极选择层级导电层118可以包含可以用作源极选择层级栅极电极的导电材料。例如，任选的源极选择层级导电层118可以包含掺杂半导体材料诸如掺杂多晶硅或掺杂非晶硅，该掺杂半导体材料随后可以通过退火工艺转换成掺杂多晶硅。任选的源极选择层级导电层118的厚度可以在30nm至200nm诸如60nm至100nm的范围内，但是也可以使用更小和更大的厚度。

随后，可执行图2至图7的处理步骤以形成存储器开口49和支撑开口19。随后可执行图27a至图27d所示的处理步骤，以在每个存储器开口49内形成存储器开口填充结构58并且在每个支撑开口19内形成支柱结构20。

参考图27a，示出了图26a和图26b的第三示例性器件结构中的存储器开口49。存储器开口49延伸穿过第一层结构和第二层结构。

参考图27b，可以在存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60l的层堆叠。阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。

随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可以包含导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层(142,242)和绝缘层(132,232)可以具有竖直重合的侧壁，并且电荷存储层54可以形成为单个连续层。另选地，牺牲材料层(142,242)可以相对于绝缘层(132,232)的侧壁横向地凹陷，并且可以使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于要形成的单体三维nand串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ono堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。

半导体沟道材料层60l包括半导体材料，诸如至少一种元素半导体材料、至少一种iii-v族化合物半导体材料、至少一种ii-vi族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60l包括非晶硅或多晶硅。可以通过保形沉积方法诸如低压化学气相沉积(lpcvd)来形成半导体沟道材料层60l。半导体沟道材料层60l的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。在每个存储器开口49的未填充有沉积的材料层(52,54,56,60l)的体积中存在存储器腔体49'。

参考图27c，在每个存储器开口中的存储器腔体49'未被半导体沟道材料层60l完全地填充的情况下，可以将介电核心层沉积在存储器腔体49'中以填充每个存储器开口内的存储器腔体49'的任何剩余部分。介电芯层包括介电材料，诸如氧化硅或有机硅酸盐玻璃。介电芯层可以通过保形沉积方法(诸如低压化学气相沉积(lpcvd))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。覆盖第二绝缘帽盖层270的介电核心层的水平部分可以例如通过凹陷蚀刻来移除。凹陷蚀刻继续，直到介电核心层的剩余部分的顶表面凹陷到第二绝缘帽盖层270的顶表面与第二绝缘帽盖层270的底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。

参考图27d，可以在覆盖介电核心62的腔体中沉积掺杂半导体材料。掺杂半导体材料具有与半导体沟道材料层60l的掺杂相反的导电类型的掺杂。因此，掺杂半导体材料具有第二导电类型的掺杂。可以通过平面化工艺诸如化学机械平面化(cmp)工艺移除覆盖在水平平面(其包括第二绝缘帽盖层270的顶表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60l、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。

具有第二导电类型的掺杂的掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63中的掺杂剂浓度可以在5.0×10¹⁹/cm³至2.0×10²¹/cm³的范围内，但是也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。

半导体沟道层60l的每个剩余部分都构成竖直半导体沟道60，当包括竖直半导体沟道60的竖直nand器件接通时，电流可以流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。

存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电核心62和漏极区域63的每个组合构成存储器开口填充结构158。过程中源极层级材料层101'、第一层结构(132,142,170,165)、第二层结构(232,242,270,265,72)、层间介电层180和存储器开口填充结构158共同构成存储器层级组件。

参考图28，可通过执行图10a和图10b的处理步骤来形成第一接触层级介电层280和背侧沟槽79。背侧沟槽可以竖直地延伸穿过过程中源极级材料层101'、第一层结构(132,142,170,165)、第二层结构(232,242,270,265,72)、层间介电层180，并且进入存储器侧衬底310的顶部部分中。

参考图29a，背侧沟槽间隔物174可形成在每个背侧沟槽79的侧壁上。例如，可以在背侧沟槽79中以及在第一接触级介电层280上方沉积保形间隔物材料层，并且可以对其进行各向异性蚀刻以形成背侧沟槽间隔物174。背侧沟槽间隔物174包含与源极层级牺牲层104的材料不同的材料。例如，背侧沟槽间隔物174可以包含氮化硅。

参考图29b，可以在各向同性蚀刻工艺中，将对于第一交替堆叠(132,142)、第二交替堆叠(232,242)、第一绝缘帽盖层170和第二绝缘帽盖层270、第一接触层级介电层280、较高牺牲衬垫105和较低牺牲衬垫103的材料选择性地蚀刻源极层级牺牲层104的材料的蚀刻剂引入背侧沟槽中。例如，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅锗合金，背侧沟槽间隔物174包含氮化硅，并且较高和较低牺牲衬垫(105,103)包含氧化硅，则可以使用湿法蚀刻工艺(其使用了热三甲基-2-羟乙基氢氧化铵(“热tmy”)或四甲基氢氧化铵(tmah))来对于背侧沟槽间隔物174以及较高和较低牺牲衬垫(105,103)选择性地移除源极层级牺牲层104。在从中移除源极层级牺牲层104的体积中形成源极腔体109。

湿法蚀刻化学物质诸如热tmy和tmah对于掺杂半导体材料(诸如较高源极层级半导体层116和存储器侧衬底310的p掺杂半导体材料和/或掺杂半导体材料)具有选择性。因此，在形成源极腔体109的湿法蚀刻工艺中使用选择性湿法蚀刻化学物质诸如热tmy和tmah提供了在形成背侧沟槽79期间抵抗蚀刻深度变化的较大工艺窗口。具体地，在形成源极腔体109和/或背侧沟槽间隔物174时，即使较高源极层级半导体层116的侧壁被物理地暴露或者即使存储器侧衬底310的表面被物理地暴露，较高源极层级半导体层116和/或存储器侧衬底310的附带蚀刻也是最小的，并且在制造步骤期间由较高源极层级半导体层116和/或存储器侧衬底310的表面的意外物理暴露引起的示例性结构的结构变化不会导致器件故障。存储器开口填充结构158中的每一者都物理地暴露于源极腔体109。具体地，存储器开口填充结构158中的每一者都包括物理暴露于源极腔体109的侧壁和底表面。

参考图29c，可以将一系列各向同性蚀刻剂(诸如湿蚀刻剂)施加到存储器膜50的物理上暴露的部分，以从外部到内部顺序地蚀刻存储器膜50的各种部件层，并且在源极腔体109的层级处物理地暴露竖直半导体沟道60的圆柱形表面。可以在移除存储器膜50的定位在源极腔体109的层级处的部分期间附带地蚀刻较高和较低牺牲衬垫(105,103)。可以通过在源极腔体109以及较高和较低牺牲衬垫(105,103)的层级处移除存储器膜50的部分来使源极腔体109的体积膨胀。存储器侧衬底310的顶表面和较高源极层级半导体层116的底表面可以物理地暴露于源极腔体109。通过对于至少一个源极层级半导体层(诸如存储器侧衬底310和较高源极层级半导体层116)以及竖直半导体沟道60选择性地各向同性地蚀刻源极层级牺牲层104和每个存储器膜50的底部部分来形成源极腔体109。

参考图29d，可以在源极腔体109周围的物理暴露的半导体表面上沉积具有第二导电类型的掺杂的半导体材料。物理暴露的半导体表面包括竖直半导体沟道60的外侧壁的底部部分、较高源极层级半导体层116的底表面和存储器侧衬底310的顶表面。

在一个实施方案中，可以通过选择性半导体沉积工艺在源极腔体109周围的物理暴露的半导体表面上沉积第二导电类型的掺杂半导体材料。在选择性半导体沉积工艺期间，半导体前体气体、蚀刻剂和n型掺杂剂前体气体可以同时流入包括示例性结构的处理室中。例如，半导体前体气体可包括硅烷、二硅烷或二氯硅烷，蚀刻剂气体可包括气态氯化氢和n型掺杂剂前体气体诸如磷化氢、砷化氢或锑化氢。在这种情况下，选择性半导体沉积工艺从源极腔体109周围的物理上暴露的半导体表面生长出n掺杂半导体材料。沉积的n掺杂半导体材料形成源极接触层114，该源极接触层可以接触竖直半导体沟道60的侧壁。n型掺杂剂在沉积半导体材料中的原子浓度可在1.0×10²⁰/cm³至2.0×10²¹/cm³的范围内(诸如2.0×10²⁰/cm³至8.0×10²⁰/cm³)。最初形成的源极接触层114可以基本上由半导体原子和n型掺杂剂原子组成。另选地，可以使用至少一种非选择性掺杂半导体材料沉积工艺来形成源极接触层114。任选地，可以将一个或多个回蚀工艺与多个选择性或非选择性沉积工艺结合使用，以提供无缝和/或无空隙的源极接触层114。

选择性半导体沉积工艺的持续时间可以选择成使得源极腔体109填充有源极接触层114，并且源极接触层114接触背侧沟槽间隔物174的内侧壁的底端部分。在一个实施方案中，可以通过从围绕源极腔体109的半导体表面选择性地沉积掺杂半导体材料来形成源极接触层114。在一个实施方案中，掺杂半导体材料可以包括掺杂多晶硅。因此，源极层级牺牲层104可以被源极接触层114替换。

包括源极接触层114和较高源极层级半导体层116的层堆叠构成埋入式源极层(114,116)。包括埋入式源极层(114,116)、源极层级绝缘层117和源极选择层级导电层118的层组构成源极层级材料层101，其替换过程中源极层级材料层101'。

参考图29e，可以使用各向同性蚀刻工艺来对于绝缘层(132,232)、第一绝缘帽盖层170和第二绝缘帽盖层270、第一接触层级介电层280和源极接触层114选择性地移除背侧沟槽间隔物174。例如，如果背侧沟槽间隔物174包含氮化硅，则可以执行使用了热磷酸的湿法蚀刻工艺来移除背侧沟槽间隔物174。在一个实施方案中，可以将移除背侧沟槽间隔物174的各向同性蚀刻工艺与后续各向同性蚀刻工艺相结合，该后续各向同性蚀刻工艺对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、第一接触级介电层280和源极接触层114选择性地蚀刻牺牲材料层(142,242)。

可以执行氧化工艺以将半导体材料的物理上暴露的表面部分转换成介电半导体氧化物部分。例如，源极接触层114和较高源极层级材料层116的表面部分可以转换成介电半导体氧化物板122，并且源极选择层级导电层118的表面部分可以转换成环形介电半导体氧化物间隔物124。

参考图30，可执行图11、图12a和图12b和图13的处理步骤，以用导电层(146,246)替换牺牲材料层(142,242)。第一导电层146替换第一牺牲材料层142，并且第二导电层246替换第二牺牲材料层242。在背侧沟槽79中沉积介电材料以形成介电壁结构176。介电壁结构176中的每一个可以沿着第一水平方向hd1横向延伸，并且可以竖直延伸穿过绝缘层(132,232)和导电层(146,246)的交替堆叠的每个层。每个介电壁结构176可以接触第一和第二绝缘帽盖层(170,270)的侧壁。

参考图31，第二接触层级介电层282、漏极接触通孔结构88和楼梯区接触通孔结构86可通过执行图15a和图15b的处理步骤来形成。可执行图25a的处理步骤以形成穿过阶梯式介电材料部分(165,265)的贯穿介电外部连接通孔结构386。

参考图32，可以执行图25b的处理步骤以形成位线层级介电层284、位线层级金属互连结构(98,96)、存储器侧互连层级介电层390、各种存储器侧金属互连结构370和存储器侧接合焊盘378。

第三示例性结构包括存储器管芯1000。存储器管芯1000包括存储器侧衬底310、具有阶梯式表面并且位于存储器侧衬底310上的绝缘层(132,232)和导电层(146,246)的交替堆叠、竖直地延伸穿过交替堆叠{(132,146)，(232,246)}的存储器堆叠结构55、接触交替堆叠{(132,146)，(232,246)}的阶梯式表面的阶梯式介电材料部分(165和/或265)、竖直地延伸穿过阶梯式介电材料部分(165和/或265)的贯穿介电外部连接通孔结构386、包括在存储器侧互连层级介电层390中的存储器侧金属互连结构370，以及存储器侧接合焊盘378。存储器堆叠结构55可包括存储器元件三维阵列。

存储器管芯1000可包括用于存储器元件三维阵列的一组字线(包括导电层(146,246)和用于存储器元件三维阵列的一组位线98。存储器堆叠结构55中的每一者可包括相应的竖直半导体沟道60，该竖直半导体沟道包括直接或通过相应的基座沟道部分11电连接到存储器侧衬底310的表面部分的远侧端部(如图8h所示)。

参考图33a，提供了逻辑管芯900，诸如图20b的逻辑管芯900。逻辑管芯900包括逻辑侧衬底，该逻辑侧衬底为半导体衬底。逻辑管芯900包括：位于半导体衬底上并且包括被配置为控制存储器管芯1000内的存储器堆叠结构55的操作的外围电路的半导体器件、包括在逻辑侧互连层级介电层990中的逻辑侧金属互连结构970，以及逻辑侧接合焊盘978。具体地讲，逻辑管芯900包括外围电路，该外围电路被配置为驱动存储器管芯1000中的该组字线(包括导电层(146,246))和该组位线98中的至少一组。在一个实施方案中，存储器管芯1000和逻辑管芯900可被设计成使得逻辑管芯900的逻辑侧接合焊盘978的图案与存储器管芯1000的存储器侧接合焊盘378的图案相镜像。

存储器管芯1000和逻辑管芯900可以通过金属到金属接合(诸如铜到铜接合)而彼此接合。存储器侧接合焊盘378可以接合到逻辑侧接合焊盘978，以在存储器管芯1000与逻辑管芯900之间形成管芯到管芯接合界面。位线98连接到竖直半导体沟道60的相应子集，并且通过第一导电路径连接到外围电路内的位线驱动器，该第一导电路径包括存储器侧接合焊盘378和逻辑侧接合焊盘978的第一接合子集。导电层(146,246)包括字线，并且通过第二导电路径连接到外围电路内的字线驱动器，该第二导电路径包括存储器侧接合焊盘378和逻辑侧接合焊盘978的第二接合子集。存储器管芯1000包括位于存储器侧衬底310和交替堆叠{(132,146)，(232,246)}之间的源级材料层101。源极层级材料层包括与竖直半导体沟道60的侧壁接触的源极接触层114。源极接触层114包括设置在存储器侧衬底310和交替堆叠{(132,146)，(232,246)}之间的掺杂半导体材料部分。

参考图33b，可例如通过磨削存储器侧衬底310的背侧部分从背侧减薄存储器侧衬底310以提供减薄的存储器侧衬底302，该存储器侧衬底为用作竖直半导体沟道60的源极接触层的半导体材料层。源极半导体层电连接到竖直半导体沟道60的远侧端部(即，位于漏极区63的相对侧的端部)。减薄的存储器侧衬底302可以具有在100μm至100μm的范围内的厚度(诸如3μm至30μm)，但是也可以使用更小和更大的厚度。任选地，可以向减薄的存储器侧衬底302中执行离子注入以向源极层提供合适的掺杂。

参考图33c，可以通过对第一阶梯式介电材料部分165和贯穿介电外部连接通孔结构386的材料具有选择性的蚀刻工艺来移除减薄的存储器侧衬底302。在一个实施方案中，可使用第一阶梯式介电材料部分165作为端点检测层来执行各向异性蚀刻工艺。可以移除减薄的存储器侧衬底302以物理地暴露源极层级材料层101的水平表面。例如，在移除减薄的存储器侧衬底302之后，源极接触层114的远侧表面可以物理地暴露。

在存储器侧接合焊盘378接合到逻辑侧接合焊盘978之后，移除整个存储器侧衬底310以物理地暴露源极层材料层101的平坦表面。源极层级材料层101包括源极接触层114。

参考图33d，金属接合焊盘材料诸如铝或ubm层堆叠可通过各向异性沉积工艺或各向同性沉积工艺沉积在第一阶梯式介电材料部分165和源极层级材料层101的远侧平坦表面(诸如源极接触层114的远侧表面)上，并且可随后被图案化以形成外部接合焊盘338。例如，分立光致抗蚀剂材料部分可形成在沉积的金属接合焊盘材料上方以覆盖金属接合焊盘材料的分立区域，这些分立区域覆盖贯穿介电外部连接通孔结构386和源极接触层114的一部分。可执行蚀刻工艺以移除金属接合焊盘材料的未掩蔽部分。金属接合焊盘材料的在分立光致抗蚀剂材料部分下方的剩余部分构成外部接合焊盘338。

焊球995可附接到每个外部接合焊盘338。可使用焊料材料分配工具将焊球995施加到外部接合焊盘338。在一个实施方案中，贯穿介电外部连接通孔结构386和外部接合焊盘338可被布置为一维周期性阵列或二维周期性阵列。接合线997可接合到每个焊球995。

一般来讲，外部接合焊盘338可形成在每个贯穿介电外部连接通孔结构386的远侧平坦表面上。每个贯穿介电外部连接通孔结构386接触介电材料部分诸如阶梯式介电材料部分(165,265)以及第一接触层级介电层280和第二接触层级介电层282的侧壁。在一个实施方案中，每个贯穿介电外部连接通孔结构386的整个侧壁可仅接触介电表面。

在一个实施方案中，存储器管芯1000包括在物理地暴露贯穿介电外部连接通孔结构386的远侧平坦表面之后电连接到竖直半导体沟道60的远侧端部的源极接触层114。在一个实施方案中，存储器堆叠结构55中的每一者包括相应的竖直半导体沟道60，该竖直半导体沟道包括电连接到源极半导体层114的远侧端部。

一般来讲，外部接合焊盘338可通过在贯穿介电外部连接通孔结构386的远侧平坦表面以及阶梯式介电材料部分165的第一平坦水平表面(即，远侧平坦表面)上沉积和图案化导电材料来形成。焊球995可接合到每个外部接合焊盘338。可在源极半导体层的远侧平坦表面上形成附加的外部接合焊盘338。

参考与第三示例性结构相关的所有附图并根据本公开的各种实施方案，一种接合组件包括：存储器管芯1000，该存储器管芯包括具有阶梯式表面的绝缘层(132,232)和导电层(146,246)的交替堆叠，竖直地延伸穿过交替堆叠{(132,146)，(232,246)}的存储器堆叠结构55、接触交替堆叠{(132,146)，(232,246)}的阶梯式表面的阶梯式介电材料部分165、竖直地延伸穿过阶梯式介电材料部分的贯穿介电外部连接通孔结构386；包括在存储器侧互连层级介电层390中的存储器侧金属互连结构370，以及存储器侧接合焊盘378；逻辑管芯900，该逻辑管芯包括半导体衬底(910或902)、位于半导体衬底(910或902)上并且包括被配置为控制存储器管芯内的存储器堆叠结构55的操作的外围电路的半导体器件、包括在逻辑侧互连层级介电层990中的逻辑侧金属互连结构970，以及在管芯到管芯接合界面处接合到存储器管芯1000的存储器侧接合焊盘378的逻辑侧接合焊盘978；和外部接合焊盘338，该外部接合焊盘位于阶梯式介电材料部分165的表面上并且接触贯穿介电外部连接通孔结构386的远侧平坦表面。

在一个实施方案中，贯穿介电外部连接通孔结构386的远侧平坦表面位于包括阶梯式介电材料部分165的第一平坦水平表面的水平平面内。

在一个实施方案中，贯穿介电外部连接通孔结构386包括接触存储器侧金属互连结构370中的一者的近侧平坦表面；并且近侧平坦表面与包括管芯到管芯接合界面的水平平面竖直地间隔开比存储器堆叠结构55与包括管芯到管芯接合界面的水平平面的竖直间隔距离更小的竖直间隔距离。

在一个实施方案中，焊球995可接合到每个外部接合焊盘338。

在一个实施方案中，逻辑侧接合焊盘通过铜到铜接合而接合到存储器侧接合焊盘。

在一个实施方案中，存储器堆叠结构55中的每一者包括相应的竖直半导体沟道60，该竖直半导体沟道包括近侧端部和远侧端部，该远侧端部与包括管芯到管芯接合界面的水平平面竖直地间隔开比近侧端部与包括管芯到管芯接合界面的水平平面的竖直距离更大的竖直距离；并且源极半导体层(114或302)位于交替堆叠{(132,146)，(232,246)}上，并且电连接到竖直半导体沟道60的远侧端部。

在一个实施方案中，贯穿介电外部连接通孔结构386的远侧平坦表面位于包括源极半导体层(114或302)的平坦表面的水平平面内，该水平平面平行于包括管芯到管芯接合界面的水平平面。

在一个实施方案中，包括减薄的存储器侧衬底302的源极半导体层通过以下方式电连接到竖直半导体通道60的远侧端部：源极半导体层(114,302)和竖直半导体沟道60的远侧端部的水平平坦表面(在不存在基座沟道部分11的情况下)之间的直接接触，或者通过基座沟道部分11直接接触源极半导体层(114,302)和竖直半导体沟道60的远侧端部的水平平坦表面。

在一个实施方案中，源极接触层通过竖直半导体沟道60的远侧端部的圆柱形侧壁表面与源极半导体层114之间的直接接触而电连接到竖直半导体沟道60的远侧端部。

在一个实施方案中，附加的外部接合焊盘338可位于源极半导体层(302,114)的远侧平坦表面上。

在一个实施方案中，存储器堆叠结构55包括存储器元件三维阵列；存储器管芯1000包括用于存储器元件三维阵列的一组字线和用于存储器元件三维阵列的一组位线98；并且外围电路被配置为驱动该组字线和该组位线98中的至少一组。

在一个实施方案中，位线98连接到竖直半导体沟道60的相应子集，并且通过第一导电路径连接到外围电路内的位线驱动器，该第一导电路径包括存储器侧接合焊盘378和逻辑侧接合焊盘978的第一接合子集；并且导电层(146,246)包括字线，并且通过第二导电路径连接到外围电路内的字线驱动器，该第二导电路径包括存储器侧接合焊盘378和逻辑侧接合焊盘978的第二接合子集。

各种实施方案包括接合半导体结构以及制造适用于三维存储器器件的此类结构的方法，该三维存储器器件的制造成本低于常规结构和方法，从而节省了制造成本。

虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在权利要求的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，权利要求可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。