半导体装置、电力变换装置以及半导体装置的制造方法与流程

1.本发明涉及半导体装置、电力变换装置以及半导体装置的制造方法，特别是涉及超级结构造的半导体装置。


背景技术：

2.在功率电子领域中，作为用于驱动马达等电动机的负载的半导体装置，使用mosfet(metal-oxide-semiconductor field-effect transistor，金属氧化物半导体场效应晶体管)、igbt(insulated-gate bipolar transistor，绝缘栅双极晶体管)等开关元件、sbd(schottky barrier diode，肖特基二极管)等整流元件。开关元件使用被输入到控制端子的控制信号，切换低电阻的接通状态(导通状态)和高电阻的断开状态(切断状态)。整流元件例如根据与其连接的开关元件的状态，切换接通状态和断开状态。
3.在功率电子的用途中处置高电压的输入，所以开关元件、整流元件等半导体装置在断开状态下具备高的耐压性是重要的。一般而言，断开状态的开关元件以及整流元件通过使耗尽层向漂移层扩展来保持电压。因此，在这些元件中，漂移层的厚度越厚，越成为高耐压，并且漂移层的杂质浓度越低，耗尽层越易于扩展，所以成为高耐压。
4.另一方面，半导体装置为了减少导通损耗，要求接通状态下的电阻(接通电阻)低。漂移层的电阻是接通电阻的分量之一，优选尽可能低。漂移层的电阻通过使漂移层的厚度变薄或者使漂移层的杂质浓度变高而能够降低。但是，如上所述，在使漂移层的厚度变薄或者使漂移层的杂质浓度变高时，耐压性降低。这样，半导体装置的耐压和接通电阻成为折中的关系。
5.作为能够改善该折中的半导体装置的构造，已知超级结(超结)构造(例如下述的专利文献1)。即，超级结构造的半导体装置相比于非超级结构造的半导体装置，例如能够原样地维持耐压而降低接通电阻或者原样地维持接通电阻而提高耐压。
6.在超级结构造中，在与在半导体装置中流过电流的方向垂直的面上交替配置p型柱体层和n型柱体层，以使p型柱体层内的实效杂质量和n型柱体层内的实效杂质量变得相等的方式取得电荷平衡。在此，实效杂质量是指，在p型半导体中实效地作为受主发挥作用的杂质的量、且在n型半导体中实效地作为施主发挥作用的杂质的量。以下，在形成有超级结构造的半导体层中，将交替配置p型柱体层和n型柱体层而成的层称为“超级结层”。
7.作为p型柱体层以及n型柱体层的形状，例如有长条状、柱状等。例如，在p型柱体层以及n型柱体层是长条状的情况下，在俯视时，条纹状地配置p型柱体层以及n型柱体层。另外，在p型柱体层或者n型柱体层是柱状的情况下，在俯视时，一方的柱体层在另一方的柱体层内点状地配置。特别是，关于条纹状的超级结层，与沟槽栅极型的半导体装置的兼容性优良，适合于低电阻化。另外，相比于点状的超级结层，条纹状的超级结层具有构造简单、且设计、工艺比较容易这样的优点。
8.在超级结构造的形成方法中，大致上有多外延方式和沟槽填充方式这2个。多外延方式是反复第1导电类型的半导体层的外延生长和第2导电类型杂质的离子注入的方式，根
据必要的超级结层的厚度和离子注入的能够注入深度，决定其反复次数。超级结层的厚度一般而言设定为几μm程度，但在高耐压的器件中还有时设定为几十μm以上。为了以多外延方式形成这样的厚的超级结层，外延生长和离子注入的反复次数会增大。
9.另一方面，沟槽填充方式是指，首先，使第1导电类型的半导体层外延生长至超级结层所需的厚度，在该半导体层通过各向异性蚀刻形成沟槽，之后，使第2导电类型的半导体层外延生长而埋入该沟槽的方式。沟槽填充方式的工艺的工时少，相比于多外延方式量产性更佳。
10.例如作为碳化硅(sic)的外延生长，一般为针对特定的结晶面使碳化硅外延生长的台阶流动生长。为了实现台阶流动生长，在一般的碳化硅基板中设置有倾斜角(off angle)。在碳化硅的外延生长中，难以针对上述特定的结晶面以外的结晶面进行外延生长。因此，在包括碳化硅的半导体基板以沟槽填充方式形成超级结构造的情况下，要求使第2导电类型的柱体层的长度方向与台阶流动生长的方向(台阶流动方向)一致。因此，作为条纹状的超级结层的构造，一般为交替排列在台阶流动方向上延伸的p型柱体层以及n型柱体层的构造。
11.这样，条纹状的超级结层在半导体装置的低电阻化、设计、制造的容易性中有利。特别是，在碳化硅半导体装置中，由于工艺上的理由，大部分采用条纹状的超级结层。
12.现有技术文献
13.专利文献
14.专利文献1：国际公开第2017/183375号


技术实现要素：

15.在专利文献1中，作为超级结构造的半导体装置的终端构造，公开了具备包围活性区域、且具有与漂移层相反的导电类型的多个框架状的耐压保持构造的终端构造。在俯视时，在活性区域条纹状地配置有多个p型柱体层，多个耐压保持构造的各个耐压保持构造具备与p型柱体层平行地延伸的边和正交的边。
16.如专利文献1所示，在使用具备多个框架状的耐压保持构造的终端构造的情况下，相比于仅具备1个框架状的耐压保持构造的典型的终端构造(例如jte(junction termination extension，结终端扩展)或者resurf(reduced surface field，降低表面电场)等)，活性区域的环绕方向上的电位的分布更小，电场集中被缓和，所以耐压提高。
17.但是，认为在框架状的耐压保持构造的角部附近，在活性区域的环绕方向上，存在施加到半导体装置的电压的几成程度这样的大的电位差。框架状的耐压保持构造在活性区域的外周1周电导通，所以无法保持活性区域的环绕方向的电位差。因此，在某个耐压保持构造56和与其内侧或者外侧相邻的另一个耐压保持构造56之间的区域保持该电位差，在该部分产生电场集中。
18.本发明是为了解决如以上的课题而完成的，其目的在于在具有超级结构造的半导体装置中缓和终端区域中的电场集中。
19.本发明所涉及的半导体装置具备：半导体基板；半导体层，形成于所述半导体基板上，包括交替配置第1导电类型的第1柱体层及第2导电类型的第2柱体层而成的超级结层；以及第2导电类型的多个耐压保持构造，以包围活性区域的方式形成于所述半导体层的上
层部，至少1个所述耐压保持构造在俯视时与所述超级结层重叠，在俯视时与所述超级结层重叠的所述耐压保持构造的至少1个具有该耐压保持构造的中断的部分即间隙。
20.根据本发明，通过耐压保持构造具有间隙，耐压保持构造能够保持活性区域的环绕方向的电位差。由此，终端区域中的电场集中被缓和，能够对半导体装置的耐压提高作出贡献。
21.本发明的目的、特征、方式以及优点通过以下的详细的说明和附图将变得更加明确。
附图说明
22.图1是作为前提技术的具备超级结构造的半导体装置的俯视示意图。
23.图2是示出前提技术的半导体装置的与p型柱体层的长度方向垂直的剖面的剖面示意图。
24.图3是示出前提技术的半导体装置的与p型柱体层的长度方向平行的剖面的剖面示意图。
25.图4是示出前提技术的半导体装置的半导体基板表面中的电位分布的仿真结果的图表。
26.图5是实施方式1所涉及的半导体装置中的终端构造的角部附近的俯视示意图。
27.图6是示出实施方式1所涉及的半导体装置的与p型柱体层的长度方向垂直的剖面的剖面示意图。
28.图7是示出实施方式1所涉及的半导体装置的与p型柱体层的长度方向平行的剖面的剖面示意图。
29.图8是示出实施方式1所涉及的半导体装置的变形例的图。
30.图9是用于说明实施方式1所涉及的半导体装置的制造方法的图。
31.图10是用于说明实施方式1所涉及的半导体装置的制造方法的图。
32.图11是用于说明实施方式1所涉及的半导体装置的制造方法的图。
33.图12是用于说明实施方式1所涉及的半导体装置的制造方法的图。
34.图13是用于说明实施方式1所涉及的半导体装置的制造方法的图。
35.图14是用于说明实施方式1所涉及的半导体装置的制造方法的图。
36.图15是用于说明实施方式1所涉及的半导体装置的制造方法的图。
37.图16是用于说明实施方式1所涉及的半导体装置的制造方法的图。
38.图17是用于说明实施方式1所涉及的半导体装置的制造方法的图。
39.图18是用于说明实施方式1所涉及的半导体装置的制造方法的图。
40.图19是用于说明间隙边界端部a、b的图。
41.图20是实施方式2所涉及的半导体装置中的终端构造的角部附近的俯视示意图。
42.图21是实施方式3所涉及的半导体装置中的终端构造的角部附近的俯视示意图。
43.图22是实施方式4所涉及的半导体装置中的终端构造的角部附近的俯视示意图。
44.图23是实施方式5所涉及的半导体装置中的终端构造的角部附近的俯视示意图。
45.图24是实施方式6所涉及的半导体装置中的终端构造的角部附近的俯视示意图。
46.图25是实施方式7所涉及的半导体装置中的终端构造的角部附近的俯视示意图。
47.图26是实施方式8所涉及的半导体装置中的终端构造的角部附近的俯视示意图。
48.图27是实施方式9所涉及的电力变换装置的框图。
49.(符号说明)
50.1：活性区域；2：终端区域；11：半导体基板；12：外延结晶层；13：n型柱体层；14：p型柱体层；15：超级结层；16：n型柱体周边层；32：场绝缘膜；41：外延结晶层；42：硅氧化膜；43：柱体形成用沟槽；44：外延结晶层；56：耐压保持构造；57：间隙；87：肖特基接触电极；88：阳极电极；91：背面欧姆电极；93：阴极电极；301：电力变换装置；311：主变换电路；312：驱动电路；313：控制电路；314：半导体装置；321：电源；331：负载。
具体实施方式
51.在本说明书中，作为半导体装置的例子，示出碳化硅sbd。另外，在以下的说明中，将第1导电类型设为n型、将第2导电类型设为p型进行说明。此外，以下所示的附图是示意性的图，各构成要素的比例尺未必恒定。因此，附图所示的构成要素的尺寸、位置关系有时与实际不同。另外，在所有图中，为了便于作图，省略不需要说明的构成要素的记载。
52.《前提技术》
53.在进入本发明的实施方式的说明之前，说明作为前提技术的具备超级结构造的半导体装置。图1是作为前提技术的半导体装置的俯视示意图。该半导体装置与专利文献1公开的例子相当。另外，图2是沿着图1的a1-a2线的剖面图，图3是沿着图1的c1-c2线的剖面图。
54.该半导体装置具备n
+
型的半导体基板11和形成于半导体基板11的第1主面(图2以及图3的纸面上侧的面)上的作为n型的半导体层的外延结晶层12。半导体基板11的第1主面具有相对特定的结晶面的倾斜角。此外，n
+
型意味着杂质浓度比n型高。
55.在外延结晶层12的上层部形成有在俯视时分别交替配置将台阶流动方向作为长度方向的长条状的n型柱体层13(第1柱体层)和p型柱体层14(第2柱体层)而成的、条纹状的超级结层15。在此，将比超级结层15靠外侧的区域定义为“n型柱体周边层16”。
56.在超级结层15之上，除了超级结层15的外周部，形成有肖特基接触电极87，并在其上形成有阳极电极88。此外，在图1中，肖特基接触电极87以及阳极电极88的图示被省略。
57.在超级结层15的上层部，以在俯视时包围肖特基接触电极87的方式，同心状地形成多个作为p型的半导体区域的耐压保持构造56。由最内侧的耐压保持构造56包围的区域是活性区域1，比最内侧的耐压保持构造56的内端靠外侧的区域是终端区域2。
58.多个耐压保持构造56的各个耐压保持构造在俯视时，包括与p型柱体层14的长度方向平行的直线部和与p型柱体层14的长度方向正交的直线部。另外，在多个耐压保持构造56各自的角部，设置有将与p型柱体层14的长度方向平行地延伸的直线部和与p型柱体层14的长度方向正交的直线部平滑地连接的曲线部。
59.另外，在半导体基板11的第2主面(图2以及图3中的纸面下侧的面)上，隔着背面欧姆电极91形成有阴极电极93。
60.图4是示出关于图1的半导体装置利用tcad(technology computer-aided design，计算机辅助设计技术)计算的电位分布的图表，是对半导体装置施加电压vr的反偏置的情况下的、沿着半导体基板11的表面的电位分布图的仿真结果。在图4中，虚线、点线、
实线的图表分别示出沿着图1的a1-a2线、b1-b2线、c1-c2线的电位分布图。在图4中，横轴表示沿着a1-a2线、b1-b2线或者c1-c2线的方向的位置，纵轴表示电位。
61.但是，在计算图4的电位分布图的仿真中，n型柱体层13的宽度、p型柱体层14的宽度、n型柱体层13和p型柱体层14的反复的数量、耐压保持构造的数量、各耐压保持构造的宽度等参数并非严密地与图1一致。另外，图4的电位分布图并非假设半导体装置的三维构造而计算的结果，而是将沿着图1的a1-a2线、b1-b2线、c1-c2线的各剖面分别假设为独立的部分而计算的结果。即，未考虑活性区域1的环绕方向的电位以及电场的连续性。
62.在图4中，在比较横轴的坐标(与从活性区域1的端部的距离相当)相同的点彼此时，可知存在施加到半导体装置的电压vr的几成程度的大的电位差。如上所述，图4所示的电位分布图是将沿着图1的a1-a2线、b1-b2线、c1-c2线的各剖面分别假设为独立的部分计算的结果，但实际上，耐压保持构造56在活性区域1的外周1周电导通，所以无法保持上述的电位差。因此，在某个耐压保持构造56和与其内侧或者外侧相邻的另一个耐压保持构造56之间的区域保持该电位差，在该部分中产生电场集中。
63.《实施方式1》
64.图5是示出本发明的实施方式1所涉及的半导体装置的构造的图，是半导体装置中的终端构造的角部附近的俯视示意图。另外，图6是沿着图5的d1-d2线的剖面图，图7是沿着图5的e1-e2线的剖面图。在这些图中，对具有与图1～图3所示的功能同样的功能的要素附加同一符号。
65.图5所示的区域与图1所示的构造的右上部分相当。虽然图示省略，实施方式1所涉及的半导体装置在各角部具备图5所示的构造。另外，角部以外的构造可以与前提技术的半导体装置基本上相同。
66.实施方式1所涉及的半导体装置具备：n
+
型的低电阻的半导体基板11和形成于半导体基板11的第1主面(图6以及图7的纸面上侧的面)上的作为n型的半导体层的外延结晶层12。在本实施方式中，作为半导体基板11使用碳化硅基板。通过作为半导体材料使用碳化硅，能够实现半导体装置的低损耗化、能够动作温度的高温化。在此，设为作为半导体基板11，使用第1主面具有相对(0001)面向[11-20]方向倾斜4
°
的倾斜角、多型为4h的碳化硅基板。作为n型的杂质，例如使用氮(n)。
[0067]
外延结晶层12的杂质浓度例如设为1
×
10
13
cm-3
以上且1
×
10
18
cm-3
以下，但未必在空间上是恒定的浓度，也可以在纵向上具有浓度分布。外延结晶层12的厚度例如设为0.1μm以上且100μm以下。
[0068]
在外延结晶层12的上层部，形成有在俯视时交替地配设有长条状的n型柱体层13和p型柱体层14的超级结层15。n型柱体层13的杂质浓度以及p型柱体层14的杂质浓度例如是1
×
10
13
cm-3
以上且1
×
10
18
cm-3
以下，但未必在空间上是恒定的浓度，也可以在各区域内具有浓度分布。n型柱体层13的宽度以及p型柱体层14的宽度例如是1μm以上且50μm以下。n型柱体层13和p型柱体层14的边界线也可以未必相对半导体基板11的第1主面垂直。作为p型的杂质，例如使用铝(al)。
[0069]
包含于1个n型柱体层13的n型实效杂质量和包含于1个p型柱体层14的p型实效杂质量被设定得相等，由此取得电荷平衡。超级结层15的厚度例如是1μm以上且150μm以下。n型柱体层13以及p型柱体层14在俯视时将台阶流动方向作为长度方向条纹状地配置。
[0070]
超级结层15的外侧的区域是n型柱体周边层16。n型柱体周边层16的杂质浓度例如是1
×
10
13
cm-3
以上且1
×
10
18
cm-3
以下，n型柱体周边层16的厚度例如是1μm以上且150μm以下。
[0071]
如后所述，在本实施方式中，超级结层15按照通过在以一定的厚度形成的n型外延结晶层(第1半导体层)形成沟槽，并在该沟槽中埋入p型外延结晶层(第2半导体层)，形成n型柱体层13以及p型柱体层14的沟槽填充方式形成。即，n型柱体层13以及n型柱体周边层16是在n型外延结晶层未形成p型柱体层14而留下的部分，特别是，被p型柱体层14夹着的部分成为n型柱体层13，形成有p型柱体层14的区域的外侧的部分成为n型柱体周边层16。
[0072]
在超级结层15之上，除了超级结层15的外周部，形成有肖特基接触电极87，并在其上形成有阳极电极88(在图5中省略肖特基接触电极87以及阳极电极88的图示)。作为肖特基接触电极87以及阳极电极88的材料，例如能够使用钛(ti)、钼(mo)、钨(w)、al或者其他金属、合金或者它们的层叠体。
[0073]
在超级结层15以及n型柱体周边层16的上层部，以在俯视时包围肖特基接触电极87的方式，同心状地形成有多个包括p型半导体的耐压保持构造56。耐压保持构造56的杂质浓度例如高于n型柱体层13以及n型柱体周边层16的杂质浓度，低于1
×
10
18
cm-3
。由最内侧的耐压保持构造56包围的区域是活性区域1，比最内侧的耐压保持构造56的内端靠外侧的区域是终端区域2。
[0074]
如图5所示，耐压保持构造56各自在俯视时，包括与p型柱体层14的长度方向平行的直线部和与p型柱体层14的长度方向正交的直线部。本实施方式的半导体装置的芯片的形状是具有与台阶流动方向平行的边和与台阶流动方向垂直的边的矩形。因此，在与半导体装置的台阶流动方向平行的边的附近，各耐压保持构造56与p型柱体层14平行地延伸，在与台阶流动方向垂直的边的附近，各耐压保持构造56在与p型柱体层14正交的方向上延伸。另外，在多个耐压保持构造56各自的角部，设置有将与p型柱体层14的长度方向平行地延伸的直线部和与p型柱体层14的长度方向正交的直线部平滑地连接的曲线部。
[0075]
在本实施方式中，以在俯视时与肖特基接触电极87的一部分重叠的方式，形成有多个耐压保持构造56中的至少1个。更具体而言，如图6以及图7所示，以与肖特基接触电极87的端部重叠的方式形成有最内侧的耐压保持构造56的一部分。另外，耐压保持构造56从超级结层15内形成到其外侧的n型柱体周边层16。
[0076]
在半导体基板11的第2主面(图2以及图3中的纸面下侧的面)上，隔着背面欧姆电极91形成有阴极电极93。作为背面欧姆电极91以及阴极电极93的材料，能够使用镍(ni)、金(au)、其他金属、合金或者它们的层叠体。
[0077]
此外，也可以如图8所示，在终端区域2的一部分中，在超级结层15以及n型柱体周边层16之上形成场绝缘膜32。在该情况下，肖特基接触电极87以及阳极电极88以使它们的一部分载置到场绝缘膜32的上部的方式形成。
[0078]
在此，在本实施方式中，如图5所示，在俯视时与超级结层15重叠的耐压保持构造56中的至少1个具有间隙57。即，具有间隙57的耐压保持构造56并非完全连续的框架状而中断，该中断的部分是间隙57。换言之，间隙57横穿其所属的耐压保持构造56，连接耐压保持构造56的内侧的区域和外侧的区域。与该间隙57相当的部分既可以是n型的半导体区域，也可以是杂质浓度比耐压保持构造56低的p型的半导体区域。例如，在图5的例子中，间隙57中
的与n型柱体层13重叠的部分是n型的半导体区域，间隙57中的与p型柱体层14重叠的部分是p型的半导体区域。
[0079]
在间隙57的部分是n型的半导体区域的情况下，该杂质浓度既可以与n型柱体层13的杂质浓度相同也可以不同。在间隙57的部分是p型的半导体区域的情况下，其杂质浓度是比耐压保持构造56的杂质浓度低、且在被施加反偏置时耗尽化的浓度即可。或者，关于间隙57的部分，只要是在施加反偏置时不与耐压保持构造56电导通，则还包含本征半导体等而可以用任意的材料形成。
[0080]
在实施方式1中，如图5所示，在俯视时与超级结层15重叠的所有耐压保持构造56的曲线部设置有间隙57。另一方面，在俯视时不与超级结层15重叠的耐压保持构造56(最外侧的耐压保持构造56)不设置间隙57。另外，在耐压保持构造56的直线部不设置间隙57。进而，相邻的耐压保持构造56的间隙57彼此以在俯视时在耐压保持构造56的径方向(即从耐压保持构造56的框架的内侧朝向外侧的方向)上不相邻的方式相互错开地配置。
[0081]
接下来，说明实施方式1所涉及的半导体装置的制造方法。图9至图18是用于说明该制造方法的工序图。这些工序图与图6所示的剖面、即沿着图5的d1-d2线的剖面对应。
[0082]
如上所述，超级结构造的形成方法主要有多外延方式和沟槽填充方式这2个。多外延方式是反复n型的半导体层的外延生长和p型杂质的离子注入的方式。在超级结构造中，为了提高耐压，使p型柱体层14的深度变深有效。在多外延方式中，根据必要的超级结层15的厚度和离子注入的能够注入深度，决定其反复次数。例如，在离子注入中能够将p型杂质注入至1μm的深度的情况下，为了形成10μm的超级结层15，需要将外延生长和离子注入反复进行至少10次。
[0083]
另一方面，沟槽填充方式是指，首先，使n型的第1半导体层外延生长必要的超级结层15的厚度，在该半导体层通过各向异性蚀刻形成沟槽，之后，使p型的第2半导体层外延生长而埋入该沟槽的方式。如果设想形成实用的厚度的超级结层15，则沟槽填充方式相比于多外延方式，工艺的工时更少且量产性更佳。因此，设为在本实施方式中，使用沟槽填充方式。
[0084]
首先，如图9所示，准备n
+
型的半导体基板11。接下来，通过化学气相沉积(chemical vapor deposition：cvd)法，如图10所示，在半导体基板11上使包括n型的碳化硅的外延结晶层41(第1半导体层)外延生长。外延结晶层41在之后的工序中，成为外延结晶层12、n型柱体层13以及n型柱体周边层16。根据形成的超级结层15的厚度，适当地设定外延结晶层41的厚度即可。
[0085]
接下来，在外延结晶层41的表面上沉积硅氧化膜42，通过使用光刻技术的选择性的蚀刻，对硅氧化膜42进行构图，从而如图11所示，形成包括硅氧化膜42的掩模图案。该掩模图案在形成埋入p型柱体层14的沟槽的蚀刻时被用作掩模。在本实施方式中，p型柱体层14条纹状地配置，所以在掩模图案中设置条纹状的开口。根据形成的沟槽的深度(p型柱体层14的厚度)，适当地设定硅氧化膜42的厚度即可。
[0086]
接下来，通过将包括硅氧化膜42的掩模图案作为掩模的蚀刻，如图12所示，在外延结晶层41形成用于埋入p型柱体层14的沟槽43(以下“柱体形成用沟槽43”)。在外延结晶层41的表面上，隔开间隔形成有作为掩模图案的硅氧化膜42，所以隔开间隔形成多个柱体形成用沟槽43。p型柱体层14的形状由柱体形成用沟槽43的形状规定，所以该蚀刻工序优选通
过易于控制沟槽形状的干蚀刻进行。
[0087]
进而，通过外延生长，如图13所示，以埋入柱体形成用沟槽43的方式，使包括p型的碳化硅的外延结晶层44(第2半导体层)生长。该外延结晶层44在之后的工序中，成为p型柱体层14。因此，在形成外延结晶层44时，将p型的外延结晶层44的杂质浓度设定为与n型柱体层13的实效杂质量相同，取得电荷平衡。
[0088]
接下来，通过进行利用化学机械研磨(chemical mechanical polishing：cmp)去除n型的外延结晶层41以及p型的外延结晶层44的不需要的部分的平坦化工序，如图14所示，使n型的外延结晶层41在半导体基板11的上表面侧露出。在平坦化工序后残留的p型的外延结晶层44成为p型柱体层14。
[0089]
在平坦化工序之后，n型的外延结晶层41被分成图6所示的外延结晶层12、n型柱体层13、n型柱体周边层16这3个区域。首先，n型的外延结晶层41中的被p型柱体层14彼此夹着的区域成为n型柱体层13。另外，在n型的外延结晶层41中，在剖面视时位于与n型柱体层13相同的高度，但未被p型柱体层14夹着的区域(p型柱体层14的形成区域的外侧的区域)成为n型柱体周边层16。进而，在n型的外延结晶层41中，包括n型柱体层13以及p型柱体层14的超级结层15的底与半导体基板11之间的区域成为外延结晶层12。
[0090]
接下来，在超级结层15以及n型柱体周边层16之上，例如使用光致抗蚀剂等，形成除了间隙57的部分以外的耐压保持构造56的形成区域被开口的注入掩模。即，间隙57的形成区域用注入掩模覆盖。然后，从该注入掩模之上，例如将al离子等p型杂质在包括超级结层15以及n型柱体周边层16的半导体层的上层部进行离子注入，从而如图15所示，形成多个耐压保持构造56。此时，在俯视时与超级结层15重叠的耐压保持构造56中的至少1个设置间隙57(在图15中，间隙57在纸面进深方向上存在，所以未图示)。在形成耐压保持构造56之后，去除注入掩模。
[0091]
由最内侧的耐压保持构造56包围的区域成为活性区域1，比最内侧的耐压保持构造56的内侧端靠外侧的区域成为终端区域2。
[0092]
接下来，在氩(ar)气等惰性气体气氛中或者真空中，例如在1500以上且2100℃以下，实施30秒以上且1小时以下的退火处理。通过该退火处理，注入的离子电活性化。
[0093]
在此，如图8所示，在设为在终端区域2的一部分具备场绝缘膜32的构造的情况下，通过cvd法等，在包括超级结层15以及n型柱体周边层16的半导体层的整面，形成硅氧化膜。然后，通过使用光刻技术的选择性的蚀刻对该硅氧化膜进行构图，从而形成场绝缘膜32。
[0094]
接下来，组合溅射法、真空蒸镀法等膜形成技术和光刻法等构图技术，如图16所示，在超级结层15之上形成肖特基接触电极87。肖特基接触电极87在俯视时形成于包括活性区域1的整体的范围。
[0095]
进而，组合溅射法、真空蒸镀法等膜形成技术和光刻法等构图技术，如图17所示，在肖特基接触电极87之上形成阳极电极88。阳极电极88在俯视时形成于至少包括肖特基接触电极87的一部分的范围。
[0096]
之后，通过溅射法、真空蒸镀法等，如图18所示，在半导体基板11的第2主面形成背面欧姆电极91以及阴极电极93。由此，图5～图7(或者图8)所示的构造的半导体装置完成。
[0097]
接下来，分成接通状态和断开状态，说明实施方式1所涉及的半导体装置的动作。接通状态是指，以阴极电极93的电位为基准，对阳极电极88施加预先决定的阈值以上的正
的电压，从阳极电极88朝向阴极电极93流过电流的状态。另外，断开状态是指，将阴极电极93的电位作为基准，对阳极电极88施加负的电压，不流过电流，也不会发生绝缘破坏的状态。在此特别是，将对阳极电极88施加负的高电压、耗尽层向超级结层15的整体扩展的状态设为断开状态。
[0098]
在断开状态下，在n型柱体层13与p型柱体层14之间横向地形成电力线，从而超级结层15耗尽化，通过耗尽化的超级结层15，保持半导体装置的纵向的电压。
[0099]
在此，在非超级结构造的半导体装置中，在提高n型的导通区域的杂质浓度时，耗尽层难以扩展，耐压降低，所以在耐压与接通电阻之间存在折中的关系。相对于此，在超级结构造的半导体装置中，通过使p型柱体层14和n型柱体层13的反复的间距变窄，能够补偿在提高n型的导通区域的杂质浓度时产生的耗尽层的难以扩展性，所以能够改善耐压和接通电阻的折中。
[0100]
另外，在实际的半导体装置中，断开状态下的芯片表面的端部成为与阴极电极93相同的电位，所以即使在实施方式1的半导体装置中，阳极电极88与芯片表面的端部之间的电位差也变大。因此，需要通过使用耐压保持构造56，缓和半导体装置的横向的电场集中。
[0101]
耐压保持构造56不具有间隙57的前提技术的半导体装置中的芯片横向的电位分布的例子如图4所示。在耐压保持构造56不具有间隙57的情况下，各耐压保持构造56在活性区域1的外周1周成为同电位。其意味着，等电位线不横穿耐压保持构造56。因此，在前提技术的半导体装置中，在某个耐压保持构造56和与其内侧或者外侧相邻的另一个耐压保持构造56之间的区域保持本来产生的电位差，在该部分中产生电场集中。
[0102]
在实施方式1的半导体装置中，为了解决该问题，在俯视时与超级结层15重叠的耐压保持构造56设置有间隙57。在耐压保持构造56具有间隙57的情况下，等电位线能够通过间隙57横穿耐压保持构造56。因此，耐压保持构造56在活性区域1的外周1周成为同电位这样的制约消失，电位分布的自由度增加，电场集中被缓和。
[0103]
特别是，在以使等电位线尽可能不蜿蜒的方式配置间隙57时，能够进一步抑制等电位线的集中(即电场的集中)，是有效的。
[0104]
说明抑制等电位线的蜿蜒的间隙57的配置。各间隙57在与其所属的耐压保持构造56之间有2个边界线，在此如图19所示，将该2个边界线中的接近与p型柱体层14的长度方向平行的活性区域1的中心线(以下简称为“活性区域1的中心线”)的一侧的边界线的、远离活性区域1的中心的一侧的端部定义为“间隙边界端部a”。另外，将该2个边界线中的远离活性区域1的中心线的一侧的边界线的、接近活性区域1的中心的一侧的端部定义为“间隙边界端部b”。
[0105]
在该情况下，在各间隙57中，如果间隙边界端部a位于比间隙边界端部b更接近活性区域1的中心线的一侧，则等电位线的蜿蜒被抑制。即，在各间隙57中，间隙边界端部a优选位于比通过间隙边界端部b的与p型柱体层14的长度方向平行的直线更接近活性区域1的中心线的一侧。在图19中，间隙边界端部a优选位于比间隙边界端部b靠左侧(图19是用于说明间隙边界端部a、间隙边界端部b的图，并非示出间隙边界端部a和间隙边界端部b的期望的位置关系的图)。
[0106]
此外，图4所示的电位分布是假设如图1的条纹状的超级结层15而计算的结果。在图4中，沿着图1的a1-a2线、b1-b2线、c1-c2线的电位分布图分别不同起因于：在俯视时p型
柱体层14相对活性区域1的中心并非旋转对称、即超级结层15相对活性区域1的中心并非旋转对称。
[0107]
因此，上述前提技术中的电场集中的问题(由于在某个耐压保持构造56和与其内侧或者外侧相邻的另一个耐压保持构造56之间的区域保持电位差而产生的电场集中的问题)是指，并非限于超级结层15为条纹状的情况而产生的问题，而是在超级结层15相对活性区域1的中心并非旋转对称的情况下广泛产生的问题。因此，不限于超级结层15为条纹状的情况，在俯视时超级结层15相对活性区域1中心并非旋转对称的情况下本实施方式广泛起到效果。
[0108]
在实施方式1所涉及的半导体装置中，在耐压保持构造56的曲线部设置有间隙57。图4所示的图表示出在从图1的a1-a2线的位置经由b1-b2线的位置朝向c1-c2线的位置的期间，在b1-b2线的周边、即耐压保持构造56的曲线部电位分布大幅变化，产生电场集中。因此，通过在耐压保持构造56的曲线部设置间隙57，能够增大电场缓和的效果，能够对半导体装置的耐压提高作出贡献。
[0109]
另外，在实施方式1所涉及的半导体装置中，在耐压保持构造56的直线部不设置间隙57。其理由在于，在耐压保持构造56的直线部中电位的分布小且应缓和的电场集中小以及在耐压保持构造56的直线部设置间隙57时存在其附近的n型半导体区域的耗尽化被抑制而难以保持电场的可能性。换言之，通过在耐压保持构造56的直线部不设置间隙57，对半导体装置的耐压提高有一定的效果。
[0110]
另外，在实施方式1所涉及的半导体装置中，相邻的耐压保持构造56的间隙57以在俯视时在耐压保持构造56的径方向(即从耐压保持构造56的框架的内侧朝向外侧的方向)上不相邻的方式相互错开地配置。间隙57附近的n型半导体区域存在耗尽化被抑制而难以保持电场的可能性，所以通过使间隙57彼此相互错开，防止难以保持电场的区域连续。换言之，通过以在耐压保持构造56的径方向上不相邻的方式配置相邻的耐压保持构造56的间隙57彼此，对半导体装置的耐压提高有一定的效果。
[0111]
另外，在实施方式1所涉及的半导体装置中，使用包括碳化硅的半导体基板11，形成超级结层15以及耐压保持构造56的外延结晶层也包括碳化硅。一般而言，注入到半导体层的离子在热处理工序时扩散，所以难以形成微细的图案的离子注入区域。但是，在碳化硅中几乎不产生该扩散，所以通过使用碳化硅，形成间隙57那样的微小的图案时的形状的控制变得容易，相比于硅的情况，更易于得到耐压提高的效果。
[0112]
进而，在实施方式1所涉及的半导体装置中，将耐压保持构造56的每单位面积的p型杂质浓度设为1
×
10
13
cm-2
以上。其意味着，在通过离子注入形成耐压保持构造56的情况下，其剂量是1
×
10
13
cm-2
以上。在耐压保持构造56的p型杂质浓度比一定小的情况下，耐压保持构造56附近的n型半导体区域的耗尽化变得不充分，成为耐压降低的原因。通过将耐压保持构造56的每单位面积的p型杂质浓度设为1
×
10
13
cm-2
以上，能够使耐压保持构造56附近的n型半导体区域可靠地耗尽化。换言之，通过耐压保持构造56的每单位面积的p型杂质浓度设为1
×
10
13
cm-2
以上，针对半导体装置的耐压提高有一定的效果。
[0113]
《实施方式2》
[0114]
图20是示出本发明的实施方式2所涉及的半导体装置的结构的俯视图。但是，为便于作图，省略不需要说明的构成要素(肖特基接触电极87、阳极电极88等)的记载。另外，实
施方式2所涉及的半导体装置的构成要素的大部分与实施方式1相同，所以在此省略与实施方式1同样的构成要素的说明，说明实施方式2特有的结构。
[0115]
在实施方式1所涉及的半导体装置中，在俯视时不与超级结层15重叠的耐压保持构造56不设置间隙57，但在实施方式2所涉及的半导体装置中，如图20所示，在俯视时不与超级结层15重叠的耐压保持构造56(最外侧的耐压保持构造56)也设置有间隙57。即，在位于n型柱体周边层16的耐压保持构造56也设置有间隙57。
[0116]
如果超级结层15相对活性区域1的中心并非旋转对称，则超级结层15的电位分布成为旋转非对称，n型柱体周边层16的电位分布也成为旋转非对称。因此，在与n型柱体周边层16重叠的位置存在的耐压保持构造56也设置间隙57时，对电场集中的缓和有一定的效果。
[0117]
本实施方式所涉及的半导体装置通过适当地变更在耐压保持构造56以及间隙57的形成工序(图15)中使用的掩模图案，能够用与实施方式1所涉及的半导体装置的制造方法同样的制造方法制造。
[0118]
《实施方式3》
[0119]
图21是示出本发明的实施方式3所涉及的半导体装置的结构的俯视图。但是，为便于作图，省略不需要说明的构成要素(肖特基接触电极87、阳极电极88等)的记载。另外，实施方式3所涉及的半导体装置的构成要素的大部分与实施方式2相同，所以在此省略与实施方式2同样的构成要素的说明，说明实施方式3特有的结构。
[0120]
在实施方式2所涉及的半导体装置(图20)中，多个耐压保持构造56中的、最外侧的耐压保持构造56不与n型柱体周边层16重叠，但在实施方式3所涉及的半导体装置中，如图21所示，耐压保持构造56全部与超级结层15重叠地配置。通过该结构，在耐压保持构造56中的、接近芯片外周的区域电场集中被进一步缓和，所以能够提高半导体装置的耐压。
[0121]
本实施方式所涉及的半导体装置通过适当地变更在埋入p型柱体层14的柱体形成用沟槽43的形成工序(图11、图12)中使用的掩模图案以及在耐压保持构造56以及间隙57的形成工序(图15)中使用的掩模图案，能够用与实施方式1所涉及的半导体装置的制造方法同样的制造方法制造。
[0122]
《实施方式4》
[0123]
图22是示出本发明的实施方式4所涉及的半导体装置的结构的俯视图。但是，为便于作图，省略不需要说明的构成要素(肖特基接触电极87、阳极电极88等)的记载。另外，实施方式4所涉及的半导体装置的构成要素的大部分与实施方式3相同，所以在此省略与实施方式3同样的构成要素的说明，说明实施方式4特有的结构。
[0124]
在实施方式3所涉及的半导体装置(图21)中，使超级结层15的外周的位置和最外侧的耐压保持构造56的外周的位置一致，但在实施方式4所涉及的半导体装置中，如图22所示，在耐压保持构造56的角部(曲线部)，使超级结层15的外周位于比最外侧的耐压保持构造56的外周靠外侧。即，在耐压保持构造56的角部，n型柱体层13以及p型柱体层14延伸至比最外侧的耐压保持构造56的外周靠外侧。通过该结构，耐压保持构造56的曲线部中的电场集中被进一步缓和，所以能够提高半导体装置的耐压。
[0125]
本实施方式所涉及的半导体装置通过适当地变更在埋入p型柱体层14的柱体形成用沟槽43的形成工序(图11、图12)中使用的掩模图案以及在耐压保持构造56及间隙57的形
成工序(图15)中使用的掩模图案，能够用与实施方式1所涉及的半导体装置的制造方法同样的制造方法制造。
[0126]
《实施方式5》
[0127]
图23是示出本发明的实施方式5所涉及的半导体装置的结构的俯视图。但是，为便于作图，省略不需要说明的构成要素(肖特基接触电极87、阳极电极88等)的记载。另外，实施方式5所涉及的半导体装置的构成要素的大部分与实施方式4相同，所以在此省略与实施方式4同样的构成要素的说明，说明实施方式5特有的结构。
[0128]
在实施方式4所涉及的半导体装置(图22)中，仅在耐压保持构造56的角部(曲线部)使超级结层15的外周位于比最外侧的耐压保持构造56的外周靠外侧，但在实施方式5所涉及的半导体装置中，如图23所示，在耐压保持构造56的整体(曲线部以及直线部)使超级结层15的外周位于比最外侧的耐压保持构造56的外周靠外侧。即，在俯视时，多个耐压保持构造56全部包含于超级结层15的内部。通过该结构，耐压保持构造56的外侧的电场集中被进一步缓和，能够提高半导体装置的耐压。
[0129]
本实施方式所涉及的半导体装置通过适当地变更在埋入p型柱体层14的柱体形成用沟槽43的形成工序(图11、图12)中使用的掩模图案以及在耐压保持构造56及间隙57的形成工序(图15)中使用的掩模图案，能够用与实施方式1所涉及的半导体装置的制造方法同样的制造方法制造。
[0130]
《实施方式6》
[0131]
图24是示出本发明的实施方式6所涉及的半导体装置的结构的俯视图。但是，为便于作图，省略不需要说明的构成要素(肖特基接触电极87、阳极电极88等)的记载。另外，实施方式6所涉及的半导体装置的构成要素的大部分与实施方式5相同，所以在此省略与实施方式5同样的构成要素的说明，说明实施方式6特有的结构。
[0132]
如图24所示，在实施方式6所涉及的半导体装置中，耐压保持构造56的间隙57跨越n型柱体层13和p型柱体层14地形成。另外，在俯视时，间隙57和其所属的耐压保持构造56的边界不与n型柱体层13和p型柱体层14的边界相接(既没有交点也没有接点)。
[0133]
进而，间隙57与其所属的耐压保持构造56之间的2个边界线中的、接近与p型柱体层14的长度方向平行的活性区域1的中心线(以下简称为“活性区域1的中心线”)的一侧的边界线在俯视时包含于p型柱体层14的内部。另外，该2个边界线中的、远离活性区域1的中心线的一侧的边界线在俯视时包含于n型柱体层13的内部。
[0134]
根据图4的图表可知，在p型柱体层14条纹状地形成的情况下，关于电位达到特定的值(例如vr/2、vr等)的位置的从活性区域1的端部的距离，相比于与p型柱体层14的长度方向垂直的方向(图1的a1-a2线方向)上的情况，在与p型柱体层14的长度方向平行的方向(图1的c1-c2线方向)上的情况下更长。其意味着，在俯视时描绘等电位线时，成为将p型柱体层14的长度方向作为其长度方向的同心状的图形(例如近似椭圆或者圆角的长方形的图形)。
[0135]
因此，通过间隙57从外侧向内侧横穿耐压保持构造56的等电位线通过包括间隙57和其所属的耐压保持构造56的2个边界线中的、接近活性区域1的中心线的一侧的边界线的耐压保持构造56的部分的外侧，进入到包括远离活性区域1的中心线的一侧的边界线的耐压保持构造56的部分的内侧。因此，在和间隙57所属的耐压保持构造56的2个边界线中的接近活性区域1的中心线的一侧的边界线的、远离活性区域1的中心的一侧的端部(图19的间
隙边界端部a)以及该2个边界线中的远离活性区域1的中心线的一侧的边界线的、接近活性区域1的中心的一侧的端部(图19的间隙边界端部b)中，产生间隙57中的电场集中。
[0136]
另一方面，在n型的半导体区域和p型的半导体区域相对电场的方向非一维地共存的情况下，经验上可知，等电位线在n型的半导体区域内以朝向低电位侧膨胀的方式分布，在p型的半导体区域内以朝向高电位侧膨胀的方式分布。
[0137]
在如图24所示配置间隙57时，位于耐压保持构造56的外周部的间隙边界端部a配置于p型柱体层14上、并且位于耐压保持构造56的内周部的间隙边界端部b配置于n型柱体层13上，所以间隙边界端部a、b这两方的电场集中被缓和，能够提高半导体装置的耐压。即，位于电位低的一侧的间隙边界端部a处于p型柱体层14之上，所以等电位线从间隙边界端部a朝向高电位侧膨胀，间隙边界端部a的电场被缓和。另外，位于电位高的一侧的间隙边界端部b处于n型柱体层13之上，所以等电位线从间隙边界端部b朝向低电位侧膨胀，间隙边界端部b的电场被缓和。
[0138]
本实施方式所涉及的半导体装置通过适当地变更在埋入p型柱体层14的柱体形成用沟槽43的形成工序(图11、图12)中使用的掩模图案以及在耐压保持构造56及间隙57的形成工序(图15)中使用的掩模图案，能够用与实施方式1所涉及的半导体装置的制造方法同样的制造方法制造。
[0139]
《实施方式7》
[0140]
图25是示出本发明的实施方式7所涉及的半导体装置的结构的俯视图。但是，为便于作图，省略不需要说明的构成要素(肖特基接触电极87、阳极电极88等)的记载。另外，实施方式7所涉及的半导体装置的构成要素的大部分与实施方式6相同，所以在此省略与实施方式6同样的构成要素的说明，说明实施方式7特有的结构。
[0141]
在实施方式7所涉及的半导体装置中，如图25所示，内部包含间隙57与其所属的耐压保持构造56之间的2个边界线中的、接近与p型柱体层14的长度方向平行的活性区域1的中心线的一侧的边界线的p型柱体层14和内部包含远离活性区域1的中心线的一侧的边界线的n型柱体层13相邻，在该方面，与实施方式6所涉及的半导体装置(图24)不同。即，在本实施方式中，在俯视时，间隙边界端部a所处的p型柱体层14和间隙边界端部b所处的n型柱体层13相邻。
[0142]
根据该结构，不存在耐压保持构造56的区域变窄，所以耗尽层难以扩展被抑制。即，保持耗尽层的易于扩展性，所以能够防止半导体装置的耐压降低。
[0143]
本实施方式所涉及的半导体装置通过适当地变更在埋入p型柱体层14的柱体形成用沟槽43的形成工序(图11、图12)中使用的掩模图案以及在耐压保持构造56及间隙57的形成工序(图15)中使用的掩模图案，能够用与实施方式1所涉及的半导体装置的制造方法同样的制造方法制造。
[0144]
《实施方式8》
[0145]
图26是示出本发明的实施方式8所涉及的半导体装置的结构的俯视图。但是，为便于作图，省略不需要说明的构成要素(肖特基接触电极87、阳极电极88等)的记载。另外，实施方式8所涉及的半导体装置的构成要素的大部分与实施方式7相同，所以在此省略与实施方式7同样的构成要素的说明，说明实施方式8特有的结构。
[0146]
在实施方式7所涉及的半导体装置(图25)中，间隙57和其所属的耐压保持构造56
的边界线是直线，但在实施方式8所涉及的半导体装置中，如图26所示，使间隙57和其所属的耐压保持构造56的边界线成为曲线状。因此，用2个间隙57划分的耐压保持构造56的部分各自成为椭圆状或者圆角的带状。
[0147]
根据该结构，间隙57和其所属的耐压保持构造56的边界线的端部中的电场集中被进一步缓和，能够提高半导体装置的耐压。此外，在图26中，示出相对实施方式7的结构使间隙57和其所属的耐压保持构造56的边界线成为曲线状的例子，但实施方式8的应用不限于实施方式7，能够应用于实施方式1至6中的任意实施方式。即，在实施方式1至6的各结构中，也通过使间隙57和其所属的耐压保持构造56的边界线成为曲线状，能够得到耐压提高的效果。
[0148]
本实施方式所涉及的半导体装置通过适当地变更在埋入p型柱体层14的柱体形成用沟槽43的形成工序(图11、图12)中使用的掩模图案以及在耐压保持构造56及间隙57的形成工序(图15)中使用的掩模图案，能够用与实施方式1所涉及的半导体装置的制造方法同样的制造方法制造。
[0149]
《实施方式9》
[0150]
在实施方式9中，将实施方式1～8所涉及的半导体装置应用于电力变换装置。在此特别是，说明将具备与实施方式1～8相当的超级结层15以及耐压保持构造56的开关元件(例如mosfet)以及整流元件(例如sbd)应用于3相的逆变器的情况。
[0151]
图27是示出应用实施方式9所涉及的电力变换装置的电力变换系统的结构的框图。图27所示的电力变换系统包括电力变换装置301、电源321以及负载331。
[0152]
电源321例如是通过ac/dc转换器使商用交流电源成为直流的电源，对电力变换装置301供给直流电力。
[0153]
电力变换装置301是连接于电源321与负载331之间的3相的逆变器，将从电源321供给的直流电力变换为交流电力，对负载331供给交流电力。电力变换装置301如图27所示，具备：主变换电路311，将直流电力变换为交流电力而输出；驱动电路312，输出驱动构成主变换电路311的开关元件的驱动信号；以及控制电路313，将控制驱动电路312的控制信号输出给驱动电路312。
[0154]
负载331是通过从电力变换装置301供给的交流电力驱动的3相的电动机。
[0155]
主变换电路311具备开关元件和整流元件，通过开关元件开关，将从电源321供给的直流电力变换为交流电力，供给到负载331。主变换电路311的具体的电路结构有各种例子，但在本实施方式中，主变换电路311是2电平的3相全桥电路。3相全桥电路能够由6个开关元件和与各开关元件反并联连接的6个整流元件构成。关于6个开关元件，通过针对每2个开关元件串联连接，构成上下支路，各上下支路构成全桥电路的u相、v相以及w相。各上下支路的输出端子、即主变换电路311的3个输出端子与负载331连接。
[0156]
构成主变换电路311的各开关元件以及各整流元件是实施方式1～8中的任意实施方式所涉及的半导体装置314。
[0157]
驱动电路312生成驱动主变换电路311的开关元件的驱动信号，将生成的驱动信号输出给主变换电路311的开关元件的控制电极。具体而言，驱动电路312依照从控制电路313输出的控制信号，将使开关元件成为接通状态的驱动信号和使开关元件成为断开状态的驱动信号输出给各开关元件的控制电极。
[0158]
控制电路313以对负载331供给期望的电力的方式控制主变换电路311的开关元件。例如，在通过pwm(pulse width modulation，脉冲宽度调制)控制使主变换电路311动作的情况下，根据应供给到负载331的电力，计算开关元件的开关图，将用于实现该开关图的控制信号输出给驱动电路312。驱动电路312依照该控制信号，向各开关元件的控制电极输出接通信号或者断开信号作为驱动信号。
[0159]
在本实施方式所涉及的电力变换装置中，作为构成主变换电路311的半导体装置314，具备实施方式1～8中的任意实施方式所涉及的半导体装置，所以能够实现高耐压的电力变换装置。
[0160]
《变形例》
[0161]
在实施方式1～8中，作为半导体装置的例子，示出了sbd，但半导体装置不限于sbd，也可以是jbs(junction barrier diode，结型势垒二极管)、pn结二极管、mosfet、jfet(junction field-effect transistor，结型场效应晶体管)、igbt等。
[0162]
另外，半导体基板11的材料不限于碳化硅，例如也可以是硅、gan、金刚石其他宽带隙半导体、化合物半导体、氧化物半导体等。只要半导体基板11具有倾斜角，能够均匀地外延生长的面限定为特定的结晶面，则与半导体材料无关地，要求在俯视时使超级结层15成为条纹状。因此，在半导体基板11具有倾斜角的情况下，与半导体材料无关地，能够应用实施方式1～8。
[0163]
在实施方式1～8中，半导体基板11的第1主面相对(0001)面向[11-20]方向倾斜4
°
，但也可以利用例如(000-1)面等其他结晶面，倾斜角度在0
°
以上且8
°
以下的范围中也可以是其他角度。另外，碳化硅的多型不限于4h，也可以是3c、6h等其他多型。
[0164]
在实施方式1～8中，将第1导电类型设为n型、将第2导电类型设为p型进行了说明，但也可以将第1导电类型设为p型、将第2导电类型设为n型。
[0165]
在实施方式1～8中，作为p型杂质使用了al，但例如也可以使用硼(b)、镓(ga)等其他iii族元素。同样地，在实施方式1～8中，作为n型杂质使用了n，但例如也可以使用磷(p)、砷(as)等其他v族元素。
[0166]
在实施方式1～5中，使耐压保持构造56和间隙57的边界线成为在耐压保持构造56的径方向上延伸的直线，但该边界线的朝向不限于此。另外，该边界线不限于直线，可以是任意的形状。
[0167]
另外，在实施方式6以及7中，使耐压保持构造56和间隙57的边界线成为与p型柱体层14平行的直线，但该边界线的朝向不限于此。另外，该边界线不限于直线，可以是任意的形状。
[0168]
设置于耐压保持构造56的间隙57的最佳的个数、宽度、配置等根据耐压保持构造56整体的设计等而不同，所以在实施方式1至8中未详细地规定。但是，关于间隙57的最佳的个数、宽度、配置等，如果终端区域的设计确定，则能够通过使用tcad来求出。因此，间隙57的最佳的数量、宽度、配置等能够在不脱离实施方式1至8的要旨的范围内最佳化。
[0169]
通过具备实施方式1～8所示的构造的半导体装置能够得到的效果不依赖于该半导体装置的制造方法。即，即使在使用以上说明以外的制造方法制造具备实施方式1～8所示的构造的半导体装置的情况下，也能够得到与在实施方式1～8中说明的效果同样的效果。
[0170]
在实施方式1～8中说明的图5、19、20、21、22、23、24、25以及26中，在最内周的耐压保持构造56中不设置间隙。在该情况下，能够使与最内周的耐压保持构造56相接的肖特基接触电极87的端部的电位成为恒定，能够防止电流局部地集中而半导体装置破坏。但是，也可以在最内周的耐压保持构造56也设置间隙，在设置有间隙的情况下，能够得到能够缓和耐压保持构造56的曲线部的电场的效果。
[0171]
在实施方式9中，电源321设为用ac/dc转换器将商用交流电源变换为直流的电源，但也可以是其他种类的电源。电源321例如也可以是与商用直流电源、太阳能电池、蓄电池、交流电源连接的整流电路、ac/dc转换器的输出或者dc/dc转换器的输出等。
[0172]
在实施方式9中，作为电力变换装置例示2电平的3相逆变器，但实施方式1～8的应用范围不限定于特定的电力变换装置。电力变换装置例如既可以是3电平、多电平的逆变器，也可以是单相的逆变器等。另外，还能够将实施方式1～8应用于dc/dc转换器、ac/dc转换器。
[0173]
在实施方式9中，负载331是3相的电动机，但负载331的种类不限于此。例如，作为负载331，也可以使用放电加工机、激光加工机、感应加热烹调器、非接触器供电系统的电源装置或者在太阳能发电系统、蓄电系统中使用的功率调节器等。
[0174]
此外，本发明能够在该发明的范围内自由地组合各实施方式或者将各实施方式适当地变形、省略。
[0175]
虽然详细说明了本发明，但上述说明在所有方式中仅为例示，本发明不限于此。应理解为未例示的无数的变形例不脱离本发明的范围而能够被设想。