沟槽栅MOSFET功率半导体器件及其多晶硅填充方法和制造方法与流程

本发明涉及功率半导体器件制造技术领域，尤其涉及耐压高的沟槽栅mosfet功率半导体器件及其多晶硅填充方法和制造方法。

背景技术：

现有技术的功率半导体器件的示意性结构图如图1所示。作为示例，该功率半导体器件为沟槽栅mosfet功率半导体器件。

如图1所示，沟槽栅mosfet功率半导体器件100包括位于半导体衬底101上的外延层102中的多个沟槽120。

图2a至2h分别示出图1所示功率半导体器件的制造方法在不同阶段的截面图。

如图2a所示，在半导体衬底101上的外延层102中形成深度为h1的沟槽120。

对于不同耐压等级的沟槽栅mosfet功率半导体器件，沟槽120的深度不一样。通常耐压越高沟槽120的深度越深。例如，对于耐压120v以上的器件，沟槽120的深度一般在5微米以上。

如图2b所示，在外延层102的表面和沟槽形成绝缘层121。

绝缘层121例如由氧化物组成。用于形成绝缘层121的工艺包括热氧化或化学气相沉积cvd，或两种工艺组合。

绝缘层121在功率半导体器件中作为屏蔽导体与半导体衬底之间的隔离层。绝缘层121覆盖沟槽120的侧壁和底部，并且在外延层102的表面上方延伸。在沟槽120的内部填充绝缘层121后形成空腔151。

对于不同耐压等级的沟槽栅功率半导体器件，绝缘层121的厚度也不一样。通常耐压越高，绝缘层121的厚度越厚。例如，对于耐压120v以上的器件，绝缘层121的厚度在0.6微米以上。

如图2c所示，在外延层102的表面和沟槽内的绝缘层121上沉积屏蔽导体122。

屏蔽导体122不仅形成在沟槽120中填充空腔151，而且在外延层102的表面上方延伸。在理想的功率半导体器件中，屏蔽导体122在空腔151中应当填充致密，无空洞或缝隙等缺陷。

对于耐压120v以下的器件，沟槽120的深度例如小于5微米，绝缘层121的厚度例如小于0.6微米。由于沟槽深度较浅，绝缘层厚度较薄，在不影响参数和性能的前提下，可以通过将沟槽120的开口倒角以扩大形成绝缘层之后的空腔开口宽度从而有利于屏蔽导体122的填充。

对于耐压120v以上的器件，沟槽120的深度例如大于5微米，绝缘层121的厚度例如大于0.6微米。由于沟槽深度较深，绝缘层厚度较厚，即使将沟槽120的开口倒角以扩大形成绝缘层之后的空腔开口宽度，也仍然会导致屏蔽导体122中存在空洞或缝隙等缺陷。

图2d至图2h则示出了图1所示功率半导体器件中栅极电介质125，栅极导体106、体区107、源区108、层间介质层110、接触区111至113、导电通道131至133、源电极141、栅电极142、屏蔽电极143、漏极电极144的形成过程，由于这部分内容为常规工艺，此处不再赘述。

图3a和3b分别示出图1所示功率半导体器件在形成多晶硅层后的截面图和局部放大图，其中示出了多晶硅层中的空洞或缝隙，在沟槽120中形成绝缘层121，绝缘层121围绕的空腔开口宽度a小于空腔内部宽度b。造成这一现象的原因是采用热氧化方案时，靠近外延层表面的界面上氧化生长速率略高，厚度会偏厚一些。采用化学气相沉积cvd方案时，沟槽槽口部位的淀积氧化层也会偏厚。对于淀积氧化层后的沟槽，其空腔开口宽度比空腔内宽度小的这类沟槽形貌，在随后进行的屏蔽导体淀积填槽工艺中，由于屏蔽导体化学气相沉积cvd的保型性，在进一步填充屏蔽导体122时，即使在空腔内部还未填满的情形下，屏蔽导体122会封闭空腔开口，从而在屏蔽导体122中出现空洞或缝隙153等缺陷，最终导致功率半导体器件100中漏电、耐压降低，可靠性变差。

在屏蔽导体中存在的空洞或缝隙缺陷导致功率半导体器件出现击穿或短路等故障，使得功率半导体器件的良率、可靠性和寿命受到不利的影响。

技术实现要素：

鉴于上述问题，本发明的目的在于提供一种沟槽栅mosfet功率半导体器件及其多晶硅填充方法和制造方法，通过对沟槽中存在空洞或缝隙的第i多晶硅层进行回蚀刻，再通过刻宽空腔开口后用第i+1多晶硅层填充空洞或缝隙，从而形成屏蔽导体的方法，解决了在沟槽栅mosfet功率器件中沟槽的屏蔽导体中存在空洞或缝隙等缺陷的问题。

根据本发明的一方面，提供一种用于沟槽栅mosfet功率半导体器件的多晶硅填充方法，其特征在于，包括：a)在半导体衬底上形成外延层，在所述外延层中形成沟槽；b)在所述外延层表面和沟槽中形成绝缘层，所述绝缘层围绕沟槽形成空腔；c)在所述外延层表面和所述空腔中形成第i多晶硅层，所述第i多晶硅层填充所述空腔，i＝1；d)对所述第i多晶硅层进行回蚀刻，去除所述第i多晶硅层的一部分以暴露出所述第i多晶硅层内部的空洞或缝隙；e)对所述外延层表面和所述沟槽内的部分所述绝缘层进行回蚀刻，使所述空腔的开口宽度变宽；f)在暴露出的所述第i多晶硅层内部的空洞或缝隙上形成第i+1多晶硅层，所述第i+1多晶硅层填充所述第i多晶硅内部的空洞或缝隙；g)去除位于所述外延层表面上方的所述第i+1多晶硅层和位于所述外延层表面上方的所述绝缘层。

优选地，还包括：在进行步骤f)之后和步骤g)之前，令i＝i+1，重复步骤d)至f)至少一次。

优选地，还包括：在进行步骤f)之后和步骤g)之前，判断所述第i+1多晶硅层的空洞或缝隙是否填满，其中，如果所述第i+1多晶硅层的空洞或缝隙未填满，则令i＝i+1，重复步骤d)至f)至少一次。

优选地，还包括：在进行步骤f)之后和步骤g)之前，令i＝i+1，重复步骤d)和f)至少一次。

优选地，还包括：在进行步骤f)之后和步骤g)之前，判断所述第i+1多晶硅层的空洞或缝隙是否填满，其中，如果所述第i+1多晶硅层的空洞或缝隙未填满，则令i＝i+1，重复步骤d)和f)至少一次。

优选地，当所述空腔的开口宽度变宽后，所述空腔的开口宽度w4和内部宽度w3满足-30纳米≤w4-w3≤300纳米。

优选地，当所述空腔的开口宽度变宽后，所述空腔的开口宽度w4和内部宽度w3满足0≤w4-w3≤300纳米。

优选地，所述第一多晶硅层至所述第i+1多晶硅层形成屏蔽导体。

优选地，所述沟槽的宽度为1至5微米，所述沟槽的深度为5至12微米。

优选地，所述沟槽的宽度为1至3微米，所述沟槽的深度为7至12微米。

优选地，所述绝缘层的厚度为0.1至2微米。

优选地，所述绝缘层的厚度为0.6至1.5微米。

优选地，步骤b)中形成的所述绝缘层在所述沟槽开口处的厚度大于所述绝缘层在所述沟槽内部的厚度。

优选地，步骤b)中形成的所述沟槽开口处的所述绝缘层侧壁间的宽度小于所述沟槽内部所述绝缘层侧壁间的最大宽度。

优选地，步骤b)中形成的所述沟槽内部所述绝缘层侧壁间的最大宽度减去所述沟槽开口处的所述绝缘层侧壁间的宽度大于等于30纳米。

优选地，步骤c)之后所述沟槽开口处所述绝缘层侧壁间的最大宽度w4减去所述沟槽内部所述绝缘层侧壁间的宽度w3满足-30纳米≤w4-w3≤300纳米。

优选地，步骤c)之后所述沟槽开口处所述绝缘层侧壁间的最大宽度w4减去所述沟槽内部所述绝缘层侧壁间的宽度w3满足0≤w4-w3≤300纳米。

优选地，步骤b)中形成的所述空腔的开口宽度小于所述空腔的内部宽度。

优选地，步骤b)中形成的所述空腔的内部宽度减去所述空腔的开口宽度的值大于等于30纳米。

优选地，对所述绝缘层进行回蚀刻采用无光照层的绝缘层整体干法刻蚀。

优选地，每次所述绝缘层的刻蚀量≤100纳米。

优选地，对第i多晶硅层进行回蚀刻采用干法刻蚀或者湿法刻蚀。

优选地，所述对第i多晶硅层进行回蚀刻的刻蚀深度由空洞或缝隙缺陷的位置决定，刻蚀深度范围为0.5至11微米。

优选地，步骤d)中对第i多晶硅层进行蚀回刻，暴露第i多晶硅层内的空洞或缝隙的同时，暴露外延层表面的绝缘层以及沟槽中的部分绝缘层。

优选地，步骤f)中在所述暴露第i多晶硅层内的空洞或缝隙上填充第i+1多晶硅层的同时，在暴露外延层表面的绝缘层以及沟槽中的部分绝缘层上填充第i+1多晶硅层。

优选地，步骤d)中对第i多晶硅层进行回蚀刻，回蚀刻后的剩余第i多晶硅层呈开口状，所述剩余第i多晶硅层从开口顶端向下逐渐减小。

优选地，步骤f)中所述填充的第i+1多晶硅层覆盖回蚀刻后的剩余第i多晶硅层以及回蚀刻后的剩余第i多晶硅层所包围的空洞或缝隙。

优选地，填充的第i+1多晶硅层产生的空洞或缝隙与所述空腔的开口的距离小于第i多晶硅层产生的空洞或缝隙与所述空腔的开口的距离。

根据本发明的另一方面，提供一种沟槽栅mosfet功率半导体器件的制造方法，包括：a)在半导体衬底上形成外延层，在所述外延层中形成沟槽；b)在所述外延层表面和沟槽中形成绝缘层，所述绝缘层围绕沟槽形成空腔；c)在所述外延层表面和所述空腔中形成第i多晶硅层，所述第i多晶硅层填充所述空腔，i＝1；d)对所述第i多晶硅层进行回蚀刻，去除所述第i多晶硅层的一部分以暴露出所述第i多晶硅层内部的空洞或缝隙；e)对所述外延层表面和所述沟槽内的部分所述绝缘层进行回蚀刻，使所述空腔的开口宽度变宽；f)在暴露出的所述第i多晶硅层内部的空洞或缝隙上形成第i+1多晶硅层，所述第i+1多晶硅层填充所述第i多晶硅内部的空洞或缝隙；g)去除位于所述外延层表面上方的所述第i+1多晶硅层和位于所述外延层表面上方的所述绝缘层，所述第一多晶硅层至所述第i+1多晶硅层形成屏蔽导体；h)对所述沟槽中的所述绝缘层进行回蚀刻以形成上部空腔，从而暴露所述沟槽和所述屏蔽导体的上部侧壁；i)在所述沟槽和所述屏蔽导体的上部侧壁上形成栅极电介质；j)在所述栅极电介质和绝缘层包围的所述上部空腔中形成栅极导体；k)在所述外延层邻接所述沟槽的区域中形成第二掺杂类型的体区，所述半导体衬底为第一掺杂类型且作为漏区，所述外延层为第一掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反；l)在所述体区中形成所述第一掺杂类型的源区；以及m)形成所述栅极导体、所述屏蔽导体、所述源区和所述漏区的电连接结构。

优选地，还包括：在进行步骤f)之后和步骤g)之前，令i＝i+1，重复步骤d)至f)至少一次。

优选地，还包括：在进行步骤f)之后和步骤g)之前，判断所述第i+1多晶硅层的空洞或缝隙是否填满，其中，如果所述第i+1多晶硅层的空洞或缝隙未填满，则令i＝i+1，重复步骤d)至f)至少一次。

优选地，还包括：在进行步骤f)之后和步骤g)之前，令i＝i+1，重复步骤d)和f)至少一次。

优选地，还包括：在进行步骤f)之后和步骤g)之前，判断所述第i+1多晶硅层的空洞或缝隙是否填满，其中，如果所述第i+1多晶硅层的空洞或缝隙未填满，则令i＝i+1，重复步骤d)和f)至少一次。

优选地，当所述空腔的开口宽度变宽后，所述空腔的开口宽度w4和内部宽度w3满足-30纳米≤w4-w3≤300纳米。

优选地，当所述空腔的开口宽度变宽后，所述空腔的开口宽度w4和内部宽度w3满足0≤w4-w3≤300纳米。

优选地，所述沟槽的宽度为1至5微米，所述沟槽的深度为5至12微米。

优选地，所述沟槽的宽度为1至3微米，所述沟槽的深度为7至12微米。

优选地，所述绝缘层的厚度为0.1至2微米。

优选地，所述绝缘层的厚度为0.6至1.5微米。

优选地，步骤b)中形成的所述绝缘层在所述沟槽开口处的厚度大于所述绝缘层在所述沟槽内部的厚度。

优选地，步骤b)中形成的所述沟槽开口处的所述绝缘层侧壁间的宽度小于所述沟槽内部所述绝缘层侧壁间的最大宽度。

优选地，步骤b)中形成的所述沟槽内部所述绝缘层侧壁间的最大宽度减去所述沟槽开口处的所述绝缘层侧壁间的宽度大于等于30纳米。

优选地，步骤c)之后所述沟槽开口处所述绝缘层侧壁间的最大宽度w4减去所述沟槽内部所述绝缘层侧壁间的宽度w3满足-30纳米≤w4-w3≤300纳米。

优选地，步骤c)之后所述沟槽开口处所述绝缘层侧壁间的最大宽度w4减去所述沟槽内部所述绝缘层侧壁间的宽度w3满足0≤w4-w3≤300纳米。

优选地，步骤b)中形成的所述空腔的开口宽度小于所述空腔的内部宽度。

优选地，步骤b)中形成的所述空腔的内部宽度减去所述空腔的开口宽度的值大于等于30纳米。

优选地，对所述绝缘层进行回蚀刻采用无光照层的绝缘层整体干法刻蚀。

优选地，每次所述绝缘层的刻蚀量≤100纳米。

优选地，所述沟槽栅mosfet功率半导体器件的耐压在120v到300v。

优选地，对第i多晶硅层进行回蚀刻采用干法刻蚀或者湿法刻蚀。

优选地，所述对第i多晶硅层进行回蚀刻的刻蚀深度由空洞或缝隙缺陷的位置决定，刻蚀深度范围为0.5至11微米。

优选地，步骤d)中对第i多晶硅层进行蚀回刻，暴露第i多晶硅层内的空洞或缝隙的同时，暴露外延层表面的绝缘层以及沟槽中的部分绝缘层。

优选地，步骤f)中在所述暴露第i多晶硅层内的空洞或缝隙上填充第i+1多晶硅层的同时，在暴露外延层表面的绝缘层以及沟槽中的部分绝缘层上填充第i+1多晶硅层。

优选地，步骤d)中对第i多晶硅层进行回蚀刻，回蚀刻后的剩余第i多晶硅层呈开口状，所述剩余第i多晶硅层从开口顶端向下逐渐减小。

优选地，步骤f)中所述填充的第i+1多晶硅层覆盖回蚀刻后的剩余第i多晶硅层以及回蚀刻后的剩余第i多晶硅层所包围的空洞或缝隙。

优选地，填充的第i+1多晶硅层产生的空洞或缝隙与所述空腔的开口的距离小于第i多晶硅层产生的空洞或缝隙与所述空腔的开口的距离。

优选地，所述体区的深度不小于所述栅极电介质和栅极导体的深度。

根据本发明的再一方面，提供一种沟槽栅mosfet功率半导体器件，采用上述的制造方法来形成，包括：半导体衬底，所述半导体衬底作为漏区；位于所述半导体衬底上的外延层；位于所述外延层中的沟槽；位于所述沟槽中的绝缘层；所述绝缘层围绕所述沟槽形成的空腔；以及，多晶硅填充所述空腔形成的屏蔽导体；位于所述沟槽中绝缘层上部的栅极电介质和栅极导体，所述栅极电介质位于所述沟槽和所述屏蔽导体的上部侧壁上，所述栅极导体位于所述栅极电介质之间；位于所述外延层邻接所述沟槽的区域中的体区和源区，所述体区和源区的掺杂类型相反；以及所述栅极导体、所述屏蔽导体、所述源区和所述漏区的电连接结构。

优选地，所述沟槽的宽度为1至5微米，所述沟槽的深度为5至12微米。

优选地，所述沟槽的宽度为1至3微米，所述沟槽的深度为7至12微米。

优选地，所述绝缘层的厚度为0.1至2微米。

优选地，所述绝缘层的厚度为0.6至1.5微米。

优选地，所述沟槽开口处所述绝缘层侧壁间的最大宽度w4减去所述沟槽内部所述绝缘层侧壁间的宽度w3满足-30纳米≤w4-w3≤300纳米。

优选地，所述沟槽开口处所述绝缘层侧壁间的最大宽度w4减去所述沟槽内部所述绝缘层侧壁间的宽度w3满足0纳米≤w4-w3≤300纳米。

优选地，所述沟槽栅mosfet功率半导体器件耐压在120v至300v。

优选地，所述体区的深度不小于所述栅极电介质和栅极导体的深度。

优选地，所述电连接结构包括分别与所述栅极导体、所述屏蔽导体、所述源区和所述漏区相连接的多个电极。

优选地，所述电连接结构还包括多个导电通道，所述栅极导体、所述屏蔽导体、所述源区经由相应的导电通道连接至相应电极，所述漏区与相应的电极接触。

根据本发明实施例的沟槽栅mosfet功率半导体器件制造方法，通过对空腔中存在空洞或缝隙的第i多晶硅层进行回蚀刻，再刻宽空腔开口，并用第i+1多晶硅层填充空洞或缝隙，从而形成屏蔽导体的方法，解决了沟槽栅mosfet功率半导体器件在耐压高，沟槽深度较深、沟槽宽度较窄，绝缘层较厚时，器件在制作屏蔽导体的过程中，由于沟槽宽度窄，被较厚的绝缘层覆盖后，形成的空腔开口小，最终导致屏蔽导体存在空洞或缝隙缺陷的问题。

在优选的实施例中，对第i多晶硅层(i为大于等于1的正整数)进行回蚀刻，回蚀刻后的剩余第i多晶硅层内部形成开口状，剩余第i多晶硅层从开口向下逐渐减小，暴露出第i多晶硅层内的空洞或缝隙，然后对空腔开口进行刻宽，通过刻宽后的空腔开口向第i多晶硅层内的空洞或缝隙填充第i+1多晶硅层；填充的第i+1多晶硅层填满第i多晶硅层内的空洞或缝隙，因此第i多晶硅层的空洞或缝隙得以消除，如填充的第i+1多晶硅层没有空洞或缝隙缺陷，则形成致密屏蔽导体，如填充的第i+1多晶硅层仍然存在空洞或缝隙，重复对第i+1多晶硅层进行回蚀刻，对空腔开口进行刻宽以及对回蚀刻后的第i+1多晶硅层填充，以消除第i+1多晶硅层的空洞或缝隙，第i+1多晶硅层形成的空洞或缝隙相比第i多晶硅层的空洞或缝隙已经向器件槽口方向上移，重复上述步骤，直至屏蔽导体空洞或缝隙等缺陷消除或者屏蔽导体中的空洞或缝隙达到了所述功率半导体器件能够接受的范围。

采用本发明技术，可以减少器件屏蔽导体中的空洞或缝隙等缺陷，从而提高功率半导体器件的良率、可靠性和延长寿命。本发明可以适用于耐压120v以下，沟槽的宽度为1至5微米，沟槽的深度为5至12微米，绝缘层的厚度为0.1至2微米的沟槽栅mosfet功率器件中，亦可适用于耐压120v以上，例如120v至300v，沟槽的宽度为1至3微米，沟槽的深度为7至12微米，绝缘层的厚度为0.6至1.5微米的沟槽栅mosfet功率器件中。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出根据现有技术的功率半导体器件的示意性结构图。

图2a至2h分别示出图1所示功率半导体器件的制造方法在不同阶段的截面图。

图3a和3b分别示出图1所示功率半导体器件在形成多晶硅层后的截面图和局部放大图，其中示出了多晶硅层中的空洞或缝隙。

图4示出根据本发明第一实施例的功率半导体器件的制造方法的流程图。

图5a至5k分别示出根据本发明第一实施例的功率半导体器件的制造方法在不同阶段的截面图。

图6a和6b分别示出根据本发明第二实施例的功率半导体器件在形成屏蔽导体后的截面图和局部放大图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“a直接在b上面”或“a在b上面并与之邻接”的表述方式。在本申请中，“a直接位于b中”表示a位于b中，并且a与b邻接，而非a位于b中形成的掺杂区中。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括iii-v族半导体，如gaas、inp、gan、sic，以及iv族半导体，如si、ge。

图3a和3b分别示出图1所示功率半导体器件在形成多晶硅层后的截面图和局部放大图，其中示出了多晶硅层中的空洞或缝隙。

在上述形成功率半导体器件100的方法中，在半导体衬底101上形成外延层102，在外延层102中形成沟槽120、在沟槽120中形成绝缘层121以及绝缘层121围绕的空腔151、以及采用多晶硅层122填充空腔151。在沟槽120中形成绝缘层121围绕的空腔151的开口宽度a小于内部宽度b。这是因为绝缘层121在沟槽120的侧壁上厚度不均匀造成的。

在采用热氧化方案时，靠近外延层102表面的界面上氧化生长速率略高，绝缘层121在沟槽120开口的厚度大于沟槽120内部的厚度。在采用化学气相沉积多晶时，靠近外延层102表面的沉积速率略高，绝缘层121在沟槽120开口的厚度仍然大于沟槽120内部的厚度。

对于绝缘层121围绕的空腔开口宽度小于空腔内部宽度的情形，如果采用化学气相沉积形成多晶硅层122，则多晶的共形性很容易在多晶硅层中造成有空洞或缝隙152的缺陷。

对于耐压120v以下的器件，沟槽120的深度例如小于5微米，绝缘层121的厚度例如小于0.6微米。由于沟槽深度较浅，绝缘层121厚度较薄，在不影响参数和性能的前提下，可以通过将沟槽120的开口倒角以扩大形成绝缘层之后的空腔开口宽度从而有利于多晶硅层122的填充。

对于耐压120v以上的器件，沟槽120的深度例如大于5微米，绝缘层121的厚度例如大于0.6微米。由于沟槽深度较深，绝缘层厚度较厚，即使将沟槽120的开口倒角以扩大形成绝缘层之后的空腔开口宽度，也仍然会导致多晶硅层122中存在空洞或缝隙152等缺陷。

如图3a和3b所示，在沟槽120中形成绝缘层121，绝缘层121围绕的空腔151开口宽度a小于空腔内部宽度b。在进一步形成多晶硅层122时，即使在空腔内部还未填满的情形下，多晶硅层122会封闭空腔开口，使得多晶硅层122的材料不能继续进入空腔内部，从而在多晶硅层122中出现空洞或缝隙152等缺陷，从而在最终的功率半导体器件100中造成漏电、耐压降低，可靠性变差。

在多晶硅层中存在的缺陷导致功率半导体器件出现击穿或短路等故障，使得功率半导体器件的良率、可靠性和寿命受到不利的影响。

图4示出根据本发明第一实施例的功率半导体器件的制造方法的流程图。

图5a至5k分别示出根据本发明第一实施例的功率半导体器件的制造方法在不同阶段的截面图。

在步骤s01中，在半导体衬底201上的外延层202中形成宽度为w1且深度为h3的沟槽220，如图5a所示。

半导体衬底201同时作为最终器件的漏区，材料例如为掺杂成n型的单晶硅衬底，在半导体衬底201上还形成有外延层202，沟槽220位于外延层202中。用于形成沟槽220的工艺例如是包括光刻和刻蚀的图案化工艺。例如，采用光刻形成包括沟槽220的开口图案的抗蚀剂掩模，采用刻蚀选择性地去除半导体衬底201经由开口暴露的部分。

对于不同耐压等级的沟槽栅功率半导体器件，沟槽220的深度不一样。通常耐压越高沟槽220的深度越深。例如，对于耐压120v以上的器件，沟槽220的深度一般在5微米以上。在该实施例中，沟槽220的宽度w1例如为1至5微米，深度例如为5至12微米，亦可以沟槽220的宽度w1例如为1至3微米，深度例如为7至12微米。

在步骤s02中，在外延层202的表面和沟槽220中形成绝缘层221，绝缘层221围绕沟槽220形成空腔251，如图5b所示。

绝缘层221例如由氧化物组成。用于形成这层绝缘层221的工艺包括热氧化或化学气相沉积cvd，或两种工艺组合。热氧化包括水热氧化hto或选择性反应氧化sro(selectivereactiveoxidation)，化学气相沉积cvd包括低压化学气相沉积lpcvd或次大气压化学气相沉积sacvd。

绝缘层221在功率半导体器件中作为屏蔽导体与外延层202之间的隔离层。绝缘层221覆盖沟槽220的侧壁和底部，并且在外延层202的表面上方延伸，并在沟槽220的内部填充绝缘层221后形成空腔251。

对于不同耐压等级的沟槽栅功率半导体器件，绝缘层221的厚度也不一样。通常耐压越高，绝缘层221的厚度要越厚。例如，对于耐压120v以上的器件，绝缘层221的厚度需要0.6微米以上。在该实施例中，绝缘层221的厚度t1为0.1至2微米，亦可以绝缘层221的厚度t1为0.6至1.5微米。绝缘层221围绕的空腔251的开口宽度w2小于内部宽度w3，即w2<w3。

若在绝缘层221围绕的空腔251的内部宽度w3减去空腔251的开口宽度w2的值大于等于30纳米，后续的屏蔽导体中容易出现空洞或缝隙等缺陷。

本发明适应的情形为绝缘层221围绕的空腔251的开口宽度w2小于内部宽度w3达到预定差值，但对空腔251的形状并无限制。例如，空腔251的形状例如是开口和底部宽度小、中部宽度大的形状，或者开口宽度小、中部和底部宽度大的形状。空腔251可以是任意形状，甚至可以是不规则形状。

在步骤s03至步骤s06中，在绝缘层221围绕的空腔251中形成第i多晶硅层，对空腔开口进行刻宽和形成第i+1多晶硅层，如图5c至5f所示。

屏蔽导体例如由多层原位掺杂的多晶硅层组成，沉积温度例如为500至580度，方块电阻为3至20欧姆，厚度为50至2000纳米。

以下结合图5c至5f对步骤s03的多个子步骤进行详细描述。

在步骤s03中，在外延层202的表面和沟槽内的绝缘层221形成第i多晶硅层222，如图5c所示。在该实施例中，i＝1，即形成第一多晶硅层222。

在该子步骤中，第一多晶硅层222填充绝缘层221围绕的空腔251，并且在外延层202的表面上方延伸。

在理想的功率半导体器件中，第一多晶硅层222在沟槽220中应当填充致密，无空洞或缝隙等缺陷。

对于耐压120v以下的器件，沟槽220的深度例如小于5微米，绝缘层221的厚度例如小于0.6微米。由于沟槽深度较浅，绝缘层厚度较薄，在不影响参数和性能的前提下，可以通过将沟槽220的开口倒角以扩大形成绝缘层之后的空腔开口宽度从而有利于第一多晶硅层222的填充。

对于耐压120v至300v的器件，沟槽220的深度例如大于5微米，绝缘层221的厚度例如大于0.6微米。由于沟槽深度较深，绝缘层厚度较厚，即使将沟槽220的开口倒角以扩大形成绝缘层之后的空腔开口宽度，也仍然会导致第一多晶硅层222中存在空洞或缝隙等缺陷。

由于绝缘层221围绕的空腔251开口宽度w2小于空腔251内部宽度w3，造成这一现象的原因是采用热氧化方案时，靠近外延层202表面的界面上氧化生长速率略高，厚度会偏厚一些。采用化学气相沉积cvd方案时，空腔251开口部位的淀积氧化层也会偏厚。对于沉积氧化层后的空腔251开口宽度比空腔251内宽度小的这类沟槽形貌，在随后进行的多晶硅层淀积填槽工艺中，由于多晶硅层化学气相沉积cvd的保型性，在进一步填充第一多晶硅层222时，即使在空腔251内部还未填满的情形下，第一多晶硅层222会封闭空腔251开口，从而在第一多晶硅层222中出现空洞或缝隙252等缺陷。

在步骤s04中，如图5d所示，例如采用化学机械平面化(cmp)，将第i多晶硅层222位于外延层202表面上方的部分去除，以及例如采用选择性的湿法刻蚀，对第i多晶硅层222进行回刻蚀以暴露第i多晶硅层222的空洞或缝隙253等缺陷。

在该子步骤中，第i多晶硅层222例如为第一多晶硅层，去除沟槽内一定深度h4的第一多晶硅层222，直至沟槽内的剩余第一多晶硅层222的空洞或缝隙等缺陷已经去除或暴露成开口状为止，从而在沟槽220中形成剩余第一多晶硅层222以及部分绝缘层221围绕的空腔253。第一多晶硅层222的刻蚀深度主要由缺陷的位置决定，h4范围为2至11微米。剩余第一多晶硅层222围绕的开口状空洞或缝隙从沟槽底部往沟槽顶部方向逐渐变大。

在步骤s05中，如图5e所示，对外延层202表面及沟槽220内部分绝缘层221进行刻蚀，使空腔253开口宽度变宽。

在该子步骤中，对外延层202表面及沟槽220内部分绝缘层221进行刻蚀采用的是无光照层的绝缘层整体干法刻蚀。通过对外延层202表面的绝缘层221刻蚀的同时，对沟槽220内暴露的绝缘层221也同时刻蚀。由于干法刻蚀的特性，沟槽220顶部较窄区域的绝缘层221被刻蚀，宽度变宽。每次绝缘层221刻蚀量小于等于绝缘层221的厚度，例如每次平面绝缘层221刻蚀量≤100纳米。

进一步的，在该步骤中，空腔253开口宽度变成w4，且w4>w2，使后续步骤中多晶硅层的填充更容易。当空腔253的开口宽度w4和宽度w3满足-30纳米≤w4-w3≤300纳米或0纳米≤w4-w3≤300纳米时，则判断进行第i+1多晶硅层填充好后容易实现无空洞或缝隙的多晶填充。

在步骤s06中，如图5f所示，在外延层202的表面和空腔253内形成第i+1多晶硅层223。

在该子步骤中，第i+1多晶硅层例如为第二多晶硅层，第二多晶硅层223填充剩余第一多晶硅层222以及部分绝缘层221围绕的空腔253，并且在外延层202的表面上方延伸。第二多晶硅层223在沟槽220中填满第一多晶硅层222的开口状空洞或缝隙。由于绝缘层221围绕的空腔开口宽度w4小于空腔内部宽度w3，因此，即使在空腔253内部还未填满的情形下，第二多晶硅层223会封闭空腔开口，从而在第二多晶硅层223中出现新的封闭的空洞或缝隙等缺陷。一般的，当开口宽度w4和空腔内的宽度w3满足-30纳米≤w4-w3≤300纳米或0纳米≤w4-w3≤300纳米，进行第i+1多晶硅层填充基本就可以实现无空洞或缝隙的多晶填充。

在步骤s07中，判断第i+1多晶硅层的空洞或缝隙是否填满，若未填满，则执行步骤s08后返回步骤s04，若已填满，则执行步骤s09。

在步骤s09中，由多层多晶硅层形成的屏蔽导体中空洞或缝隙被填满，可以继续形成器件的其他部分。

具体的，在步骤s03至步骤s06的上述多个子步骤中，第二多晶硅层223、第一多晶硅层222彼此连接，形成无空洞或缝隙等缺陷的屏蔽导体。以两次多晶硅沉积形成无空洞或缝隙等缺陷的屏蔽导体为例，第二多晶硅层223、第一多晶硅层222组成整体的屏蔽导体。通常两次多晶硅沉积和一次绝缘层回蚀刻形成的屏蔽导体已无空洞或缝隙等缺陷，屏蔽导体的形成过程至此完成，若还有空洞或缝隙等缺陷，则继续如下步骤：

在步骤s08中，令i＝i+1，即第i层多晶硅层具体为第二层多晶硅层，重复上述步骤s04至步骤s07，即如果在多晶硅层222至223中仍然出现空洞或缝隙等缺陷，则可以继续执行多晶硅层回蚀刻、开口刻宽和进一步沉积多晶硅层以去除缺陷等步骤。

在其他实施例中，还包括在重复步骤s04至步骤s07的过程中，当绝缘层的开口宽度已经达到要求时，不再对绝缘层的开口进行刻宽的步骤，即执行步骤s04，步骤s06和步骤s07。

具体的，例如采用化学机械平面化(cmp)，将第二多晶硅层223位于外延层202表面上方的部分去除，以及例如采用选择性的湿法刻蚀，对第二多晶硅层223进行回刻蚀以暴露空洞或缝隙缺陷。

在该子步骤中，去除沟槽内一定深度的第二多晶硅层223，直至沟槽内的剩余第二多晶硅层223的空洞或缝隙等缺陷已经去除或暴露成开口状为止，从而在沟槽220中形成剩余第二多晶硅层223以及部分绝缘层221围绕的空腔。第二多晶硅层223的刻蚀深度主要由缺陷的位置决定，刻蚀深度范围例如为0.5至10微米。优选地，第二多晶硅层223的开口状空洞或缝隙从沟槽底部往沟槽顶部方向逐渐变大。

进一步地，对外延层202表面及沟槽220内部分绝缘层221进行刻蚀，使空腔开口宽度再次变宽。

进一步地，在外延层202的表面和沟槽内形成第三多晶硅层。

在该子步骤中，第三多晶硅层填充剩余第二多晶硅层223以及部分绝缘层221围绕的空腔，并且在外延层202的表面上方延伸。第三多晶硅层在沟槽220中填满第二多晶硅层223的开口状空洞或缝隙。由于空腔开口进一步刻宽，因此，第三多晶硅层在填满空腔的内部之后才会封闭开口，因此在第三多晶硅层中未出现封闭的空洞或缝隙等缺陷。

在步骤s04至步骤s08的上述多个子步骤中，第三多晶硅层、第二多晶硅层223、第一多晶硅层222彼此连接，形成无空洞或缝隙等缺陷的屏蔽导体。以三次多晶硅沉积形成无空洞或缝隙等缺陷的屏蔽导体为例，第三多晶硅层、第二多晶硅层223、第一多晶硅层222组成整体的屏蔽导体。

如果在第三多晶硅层中仍然出现空洞或缝隙等缺陷，则可以继续执行附加的多晶硅层的回刻蚀和沉积子步骤以去除缺陷，即，共计i+1个多晶硅层的沉积，前i个填充的多晶硅的回刻蚀以及绝缘层的回蚀刻，其中，i为自然数。在下部层面的第i多晶硅层的回刻蚀以及绝缘层的回蚀刻中，均暴露下部层面的第i多晶硅层的空洞或缝隙，并且采用上部层面的第i+1多晶硅层填满空洞或缝隙，从而消除下部层面的第i多晶硅层的空洞或缝隙，直至所有多晶硅层中均无空洞或缝隙等缺陷。在通常情况下，在i＝1～4的情形下，就可以解决功率半导体器件中沟槽220形成绝缘层后的开口宽度比内部宽度小的情况下屏蔽导体中出现空洞或缝隙等缺陷的填充问题，即如果空洞或者缝隙的位置在沟槽220上部，或者空洞或者缝隙较小的情况下，仅需要i＝1,共计2个多晶硅层的沉积和前1个填充的多晶硅层回刻蚀。

在步骤s09中以及之后，还包括其他形成功率半导体器件的步骤。进一步地，例如采用化学机械平面化(cmp)，将第i+1多晶硅层,例如为第二多晶硅层223和绝缘层221位于外延层202表面上方的部分去除，如图5g所示。

在该步骤中，第二多晶硅层223和绝缘层221位于沟槽220中的部分保留，并且顶端与外延层202的表面齐平。

进一步地，例如采用选择性的湿法刻蚀，对沟槽220中的绝缘层221进行回蚀刻以形成上部空腔255，如图5h所示。

在该步骤中，绝缘层221位于沟槽220上部的部分去除，即图中所示的刻蚀深度h5，形成上部空腔255。沟槽220上部的侧壁以及屏蔽导体的上部侧壁暴露于上部空腔255中。绝缘层221的刻蚀深度h5，根据产品阈值和电容等参数需求，范围为0.4至2微米。

进一步地，在沟槽220的上部空腔255中形成栅极电介质225和栅极导体206，如图5i所示。

在该步骤中，在外延层202的表面、沟槽220的上部侧壁、屏蔽导体的上部侧壁例如采用热氧化生长氧化层，以形成栅极电介质225。接着沉积栅极导体206。栅极导体206不仅填充沟槽220上部空腔255，而且在外延层202的表面上方延伸。例如，采用化学机械平面化，去除栅极导体206和栅极电介质225位于半导体衬底201的表面上方的部分，使半导体衬底201的表面重新暴露，栅极导体206和栅极电介质225的顶端与外延层202的表面齐平。

进一步地，在外延层202中形成p型的体区207，以及在体区207中形成n型的源区208，如图5j所示。

用于形成体区207和源区208的工艺例如是多次离子注入。通过选择合适的掺杂剂形成不同类型的掺杂区，然后进行热退火以激活杂质。在离子注入中，采用屏蔽导体和栅极导体206作为硬掩模，可以限定体区207和源区208的横向位置，从而可以省去光致抗蚀剂掩模。

进一步地，形成栅极导体206、屏蔽导体、源区208和漏区的电连接结构，从而形成功率半导体器件200，如图5k所示。

在该步骤中，在源区208的下方形成与之邻接的接触区211，在栅极导体206中形成接触区212，在屏蔽导体中形成接触区213。层间介质层210位于外延层202的表面上。进一步，形成贯穿层间介质层210的导电通道231至233。导电通道231向下延伸贯穿源区208到达接触区211，导电通道232向下延伸进入栅极导体206中到达接触区212，导电通道233向下延伸进入屏蔽导体中到达接触区213。进一步，在层间介质层210的表面分别与导电通道231至233相对应的位置分别形成源电极241，栅电极242和屏蔽电极243，从而分别提供到达源区208、栅极导体206和屏蔽导体的电连接路径，从而完成功率半导体器件200的正面结构。

在功率半导体器件200的正面结构完成后，还需在功率半导体器件200的背面形成与漏区接触的漏极244，由于半导体衬底201作为漏区，因此漏极244与半导体衬底201直接接触，无需导电通道。

经过背面减薄、在正面和背面分别形成源电极241、栅电极242、屏蔽电极243和漏电极244、划片等一系列后道工艺完成功率半导体器件的完整结构。

在根据本发明实施例的功率半导体器件200中，体区207的至少一部分与沟槽220的上部相邻。栅极电介质225的第一部分位于沟槽220的上部侧壁上，第二部分位于栅极导体206和屏蔽导体之间，绝缘层221位于沟槽220的下部侧壁上，栅极电介质225的第一部分与绝缘层221邻接。栅极导体206位于沟槽220的上部，并且与外延层202中的体区207之间由栅极电介质225彼此隔开。屏蔽导体包括多个多晶硅层222至223，从沟槽220的上部延伸至下部，并且与栅极导体206之间由栅极电介质225的第二部分彼此隔开，与外延层202之间由绝缘层221彼此隔开。

图6a和6b分别示出根据本发明第二实施例的功率半导体器件在形成屏蔽导体后的截面图和局部放大图，。

如图6a和6b所示，在沟槽220中形成绝缘层221，绝缘层221围绕的空腔开口宽度a小于空腔内部宽度b。在进一步形成多次回刻的方式依次形成多晶硅层222至223时，采用回刻蚀暴露前一次多晶硅层的空洞或缝隙等缺陷，对绝缘层进行蚀刻以扩大开口，然后采用后一多晶硅层填满空洞或缝隙以去除缺陷，从而形成无空洞或缝隙等缺陷的屏蔽导体，因而在最终的功率半导体器件200中防止漏电、提高耐压，改善可靠性。在屏蔽导体中消除空洞或缝隙缺陷，防止功率半导体器件出现击穿或短路等故障，使得功率半导体器件的良率、可靠性和寿命得到显著的提高。

在上述的实施例中，描述了分裂栅型功率半导体器件的屏蔽导体由多个多晶硅层形成。然而，本发明不限于此，而是可以应用于任何类型的沟槽型功率半导体器件中。例如，在沟槽型功率半导体器件中，多个多晶硅层和绝缘层分别形成栅极导体和栅极电介质，在形成多个多晶硅层之后，还包括：在外延层邻接沟槽的区域中形成第二掺杂类型的体区；在体区中形成第一掺杂类型的源区，第二掺杂类型与第一掺杂类型相反；以及形成栅极导体和源区的电连接结构。栅极导体从沟槽的上部延伸至沟槽的下部，并且与体区之间由栅极电介质彼此隔开。

在上述的实施例中，描述了功率半导体器件中的屏蔽导体由多个掺杂多晶硅层组成。然而，本发明不限于此，而是可以应用于使用任何导体作为栅极导体或屏蔽导体的沟槽型功率半导体器件中，其中，由于绝缘层在沟槽的侧壁上的厚度不均匀，导致由绝缘层围绕的空腔的开口宽度比内部宽度小，因此可以通过回蚀刻刻宽绝缘层围绕的空腔的开口宽度，使得再次沉积的多晶硅层空洞或缝隙几率减少，降低工艺复杂性。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。