封装结构及其成型方法与流程

本发明涉及封装技术领域，尤其涉及一种封装结构及其成型方法。

背景技术：

扇出型封装技术是将芯片重新放置于另一个基板之上，然后再进行封装制程，使得这些被重新放置的芯片间具有较宽的间距，将芯片上的焊垫适当的分配，使用横向延伸再布线的方式(fan-out，扇出)，实现芯片扇出结构的塑封，最终切割成单颗封装结构。

扇出型封装结构使用封胶包覆硅芯片，在温度循环或极端温度测试期间，由于硅芯片与封胶的热膨胀系数差异极大(硅材料的热膨胀系数为2.3，封胶的热膨胀系数介于20至180之间)，容易使整体封装结构发生翘曲变形，而且内部应力主要集中在硅芯片的周缘，在周缘处容易产生裂纹。

技术实现要素：

本发明的目的在于提供一种封装结构及其成型方法，其可以防止封装结构翘曲。

为实现上述发明目的之一，本发明一实施方式提供一种封装结构，包括：

基板，包括相对设置的第一表面及第二表面；

芯片，位于所述第一表面；

第一塑封层，位于所述第一表面并包封所述芯片；

支撑块，位于所述第二表面；

其中，于所述基板的厚度方向上，所述芯片及所述支撑块之间具有重叠区域，且所述芯片的热膨胀系数与所述支撑块的热膨胀系数相等。

作为本发明一实施方式的进一步改进，所述封装结构包括位于所述第一表面且间隔分布的多个芯片，相邻芯片之间具有间隙，所述支撑块至少对应所述间隙的两端设置。

作为本发明一实施方式的进一步改进，所述支撑块还对应所述间隙的其他区域、所述间隙的延伸区域、所述芯片的角落区域、所述芯片的边缘区域、所述第一塑封层的角落区域、所述第一塑封层的边缘区域中的一个或多个区域设置。

作为本发明一实施方式的进一步改进，所述基板为第一重布线堆叠层，所述第一重布线堆叠层包括位于第一表面的第一电连部及位于所述第二表面的第二电连部，所述芯片电性连接所述第一电连部，所述支撑块上设有电连结构，所述电连结构连接所述第二电连部。

作为本发明一实施方式的进一步改进，所述电连结构为布线结构和/或第一铜柱。

作为本发明一实施方式的进一步改进，所述封装结构还包括连接所述第二电连部的第二铜柱以及第二塑封层，所述第二塑封层位于所述第二表面并包封所述第二铜柱及所述支撑块。

作为本发明一实施方式的进一步改进，所述封装结构的至少部分外周缘暴露出所述第二塑封层。

作为本发明一实施方式的进一步改进，所述封装结构还包括植球，所述植球连接所述第二铜柱，或者，所述植球通过第二重布线堆叠层连接所述第二铜柱和/或所述支撑块的所述电连结构。

作为本发明一实施方式的进一步改进，所述封装结构还包括位于所述第二塑封层远离所述第二表面一侧的介电层，所述植球的部分区域暴露于所述介电层外。

作为本发明一实施方式的进一步改进，所述封装结构还包括位于所述第一表面的辅助芯片。

作为本发明一实施方式的进一步改进，所述封装结构还包括位于所述第一塑封层远离所述第一表面一侧的保护层，所述保护层对应所述芯片的边缘设置。

作为本发明一实施方式的进一步改进，所述封装结构还包括底部填充结构，所述底部填充结构填充于所述芯片及所述第一表面之间，且所述底部填充结构延伸至所述芯片的周缘。

为实现上述发明目的之一，本发明一实施方式提供一种封装结构的成型方法，包括步骤：

于承载基板上形成凹槽，相邻凹槽之间为支撑块；

于凹槽内形成第二铜柱及包封所述第二铜柱的第二塑封层，并减薄第二塑封层以暴露出所述第二铜柱表面；

于承载基板上方形成连通所述第二铜柱的第一重布线堆叠层；

于所述第一重布线堆叠层上方配置芯片，于所述承载基板的厚度方向上，所述芯片及所述支撑块之间具有重叠区域，且所述芯片的热膨胀系数与所述支撑块的热膨胀系数相等。

形成包封所述芯片的第一塑封层；

减薄承载基板以暴露出所述第二铜柱及所述支撑块，并形成连通所述第二铜柱的植球；

切割形成多个独立的封装结构。

作为本发明一实施方式的进一步改进，步骤“于承载基板上形成凹槽，相邻凹槽之间为支撑块”具体包括：

于承载基板的一部分区域形成电连结构而作为支撑块，并于另一部分区域处形成凹槽。

与现有技术相比，本发明的有益效果在于：本发明一实施方式的第一塑封层与芯片的热膨胀系数差异较大，容易使整体封装结构发生翘曲变形，而支撑块的热膨胀系数与芯片的热膨胀系数相等，且支撑块与芯片位于基板的两侧，如此，支撑块可抵消芯片或芯片间受到的部分应力，以避免出现由于热收缩不同而导致的诸如翘曲或扭曲的问题，且芯片及支撑块之间具有重叠区域，可提高支撑块对芯片受到的应力的抵消作用，即支撑块可达到平衡翘曲的作用。

附图说明

图1是本发明第一实施方式的封装结构的剖视图；

图2a至图2f是本发明一实施方式的支撑块不同分布形式示意图；

图3是本发明第二实施方式的封装结构的剖视图；

图4是本发明第三实施方式的封装结构的剖视图；

图5是本发明第四实施方式的封装结构的剖视图；

图6是本发明第五实施方式的封装结构的剖视图；

图7是本发明第六实施方式的封装结构的剖视图；

图8是本发明一实施方式的封装结构的成型方法步骤图；

图9至图16是本发明一实施方式的封装结构的成型方法示意图。

具体实施方式

以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。

在本发明的各个图示中，为了便于图示，结构或部分的某些尺寸会相对于其它结构或部分夸大，因此，仅用于图示本发明的主题的基本结构。

另外，本文使用的例如“上”、“上方”、“下方”等表示空间相对位置的术语是出于便于说明的目的来描述如附图中所示的一个单元或特征相对于另一个单元或特征的关系，并不此为限。

结合图1，为本发明第一实施方式的封装结构100的示意图。

封装结构100包括基板10、芯片20、第一塑封层30及支撑块40。

基板10包括相对设置的第一表面11及第二表面12。

芯片20位于第一表面11。

第一塑封层30位于第一表面11并包封芯片20。

支撑块40位于第二表面12。

其中，于基板10的厚度方向上，芯片20及支撑块40之间具有重叠区域，且芯片20的热膨胀系数与支撑块40的热膨胀系数相等。

这里，“包封”是指第一塑封层30至少覆盖芯片20的周缘区域，在一些实施方式中，第一塑封层30还可覆盖芯片20的上方区域，在另一些实施方式中，第一塑封层30暴露出芯片20的上方区域，芯片20上方例如可设置一些散热结构；“于基板10的厚度方向上，芯片20及支撑块40之间具有重叠区域”是指于基板10的厚度方向上，芯片20于第一表面11的垂直投影及支撑块40于第一表面11的垂直投影之间具有重叠区域；“芯片20的热膨胀系数与支撑块40的热膨胀系数相等”是指构成芯片20的主要材料的热膨胀系数与构成支撑块40的主要材料的热膨胀系数大致相等，当然，两者的热膨胀系数也可存在一些差异，并不限定于完全相等，即芯片20的热膨胀系数与支撑块40的热膨胀系数相近，例如，在室温下，形成支撑块40的材料的热膨胀系数<10ppm/k，支撑块40的材料可以为单晶硅、多晶硅、玻璃、非导电填料、纤维与树脂的复合材料或者硅芯片与塑封料形成的重构块等，支撑块40的初始板形状可以为圆形、正方形或长方形等。

本实施方式的第一塑封层30与芯片20的热膨胀系数差异较大，容易使整体封装结构100发生翘曲变形，而支撑块40的热膨胀系数与芯片20的热膨胀系数相等，且支撑块40与芯片20位于基板10的两侧，如此，支撑块40可抵消芯片20或芯片20间受到的部分应力，以避免出现由于热收缩不同而导致的诸如翘曲或扭曲的问题，且芯片20及支撑块40之间具有重叠区域，可提高支撑块40对芯片20受到的应力的抵消作用，即支撑块40可达到平衡翘曲的作用。

在本实施方式中，芯片20为硅芯片，支撑块40也由硅材料制成，如此，可保证芯片20与支撑块40的热膨胀系数保持一致，但不以此为限，在其他实施方式中，支撑块40及芯片20也可为其他材料。

在本实施方式中，基板10为第一重布线堆叠层(redistributionlayer，rdl)10，第一重布线堆叠层10包括位于第一表面11的第一电连部111及位于第二表面12的第二电连部121，芯片20电性连接第一电连部111，支撑块40上设有电连结构41，电连结构41连接第二电连部121。

也就是说，本实施方式的封装结构100是扇出型封装结构，但不以此为限。

这里，“支撑块40上设有电连结构41”是指通过一些工艺在支撑块40上形成一些电连结构41但支撑块40主要还是硅材料，在一示例中，支撑块40的厚度小于250um。

具体的，电连结构41为布线结构和/或第一铜柱，本实施方式以同时包括布线结构和第一铜柱为例，实际操作中，可在支撑块40的表面形成图案化的硅微细布线作为布线结构，以及形成微型铜柱作为第一铜柱，即电连结构41位于支撑块40的上部区域，电连结构41可实现信号传输，后续也可通过布线工艺将电连结构41连通至外部，这里，电连结构41还可以为ipd(integratedpassivedevices，集成无源器件)或esd静电保护线路等。

在本实施方式中，封装结构100还包括连接第二电连部121的第二铜柱50以及第二塑封层51，第二塑封层51位于第二表面12并包封第二铜柱50及支撑块40。

这里，支撑块40及多个第二铜柱50间隔设置于第二表面12处，支撑块40及多个第二铜柱50未覆盖的第二表面12区域由第二塑封层51覆盖，即此时的第二塑封层51位于支撑块40及多个第二铜柱50形成的多个缝隙中。

第二塑封层51的材料可与第一塑封层30相同，也可不同，可根据实际需求而定。

在本实施方式中，封装结构100还包括连接第二铜柱50的植球60，植球60可以是锡球或带锡帽的铜凸块，这里，植球60以锡球为例，植球60通过第二铜柱50及第一重布线堆叠层10将芯片20的信号导出，后续封装结构100可通过植球60与其他外接结构(例如电路板等)实现电性连接。

另外，封装结构100还包括底部填充结构70，底部填充结构70填充于芯片20及第一表面11之间，且底部填充结构70延伸至芯片20的周缘，或覆盖芯片20的背面。

这里，底部填充结构70例如为环氧树脂或粘合剂，其用于将芯片20稳定固定于第一表面11上，且底部填充结构70还包覆芯片20的周缘区域，第一塑封层30包覆于底部填充材料70的外侧。

在本实施方式中，封装结构100包括位于第一表面11且间隔分布的多个芯片20，相邻芯片20之间具有间隙s，支撑块40至少对应间隙s的两端设置，“间隙s的两端”定义为于间隙s的延伸方向上，间隙s的两个端部。

支撑块40还对应间隙s的其他区域、间隙s的延伸区域、芯片20的角落区域、芯片20的边缘区域、第一塑封层30的角落区域、第一塑封层30的边缘区域中的一个或多个区域设置，综合考虑易翘曲区域、第二表面12的设置空间等因素，支撑块40的位置及数量可有多种分布形式。

具体的，结合图2a至图2f，为支撑块40的不同分布形式，但支撑块40的分布形式不以图2a至图2f的分布形式为限。

这里，以简化示意图来描述芯片20、第一塑封层30及支撑块40的相对位置关系，为了便于说明，将芯片20、第一塑封层30及支撑块40垂直投影至同一平面。

参图2a，封装结构100包括两个间隔分布的支撑块40，支撑块40对应间隙s的两端设置，“间隙s的两端”定义为间隙s的上方及下方区域，上方区域的支撑块40对应两个芯片20靠近间隙s的两个角落设置，且支撑块40与两个角落之间具有重叠区域，下方区域的支撑块40的说明可以参考上方区域的支撑块40，在此不再赘述。

这里，芯片20的角落区域是最易发生翘曲的区域，且由于芯片20之间的相互影响，相邻的角落区域更加容易发生翘曲、开裂，故将支撑块40对应该区域设置可有效提高防翘曲效果，且可防止芯片20间出现开裂现象。

参图2b，支撑块40呈连续分布，“连续分布”是指支撑块40大致都是连接在一起的，可以是一体化的支撑块40，也可由多个支撑块40拼接而成，支撑块40对应芯片20的所有边缘区域设置，且支撑块40对应整个间隙s设置，支撑块40与芯片20的边缘之间具有重叠区域。

这里，芯片20的边缘区域也是易发生翘曲的区域，将支撑块40对应芯片20的所有边缘区域设置可有效提高防翘曲效果，进一步保护芯片20的边缘区域。

参图2c，相较于图2b，图2c还增加了对应第一塑封层30的角落区域的支撑块40。

这里，对于整个封装结构100来说，整个封装结构100的角落区域是最易发生翘曲的区域，故将支撑块40对应第一塑封层30的角落区域设置可提高整个封装结构100的防翘曲效果。

参图2d，支撑块40对应间隙s的两端、芯片20的边缘及第一塑封层30的角落设置，相较于图2c中的支撑块40分布形式，图2d在保证防翘曲效果的前提下，降低了支撑块40占用的第二表面12空间。

参图2e，支撑块40对应整个间隙s及第一塑封层30的角落设置。

参图2f，支撑块40对应整个间隙s、间隙s的延伸区域、第一塑封层30的整个边缘区域设置。

下面，介绍封装结构100的其他实施方式，为了便于说明，其他实施方式中与第一实施方式相同或类似的结构采用相同或类似的名称及编号。

在第二实施方式中，结合图3，封装结构100a包括第一重布线堆叠层10a、芯片20a、第一塑封层30a、支撑块40a、第二铜柱50a、第二塑封层51a、植球60a、底部填充结构70a及第二重布线堆叠层80a。

第一重布线堆叠层10a包括相对设置的第一表面11a及第二表面12a，第一表面11a具有第一电连部111a，第二表面12a具有第二电连部121a。

芯片20a设置于第一表面11a，且芯片20a电性连接第一电连部111a，底部填充结构70a位于芯片20a及第一表面11a之间，且底部填充结构70a围绕芯片20a的周缘设置，第一塑封层30a位于第一表面11a且覆盖于底部填充结构70a的外侧。

支撑块40a、第二铜柱50a及第二塑封层51a均位于第二表面12a侧，支撑块40a上设置有与第二电连部121a电性连接的电连结构41a，第二铜柱50a与第二电连部121a电性连接，第二重布线堆叠层80a形成于支撑块40a及第二铜柱50a的下方，植球60a通过第二重布线堆叠层80a连接第二铜柱50a和/或支撑块40a的电连结构41a，这里，以植球60a通过第二重布线堆叠层80a连接第二铜柱50a及支撑块40a的电连结构41a为例。

也就是说，此时除了可通过第一重布线堆叠层10a、第二铜柱50a、第二重布线堆叠层80a及植球60a将芯片20a信号导通至外部之外，还可通过第一重布线堆叠层10a、电连结构41a、第二重布线堆叠层80a及植球60a将芯片20a的信号导通至外部，第二重布线堆叠层80a的设置可进一步实现输出端子的合理布局，且第二重布线堆叠层80a覆盖支撑块40a区域，可进一步扩大可电连区域。

在第三实施方式中，结合图4，封装结构100b包括第一重布线堆叠层10b、芯片20b、第一塑封层30b、支撑块40b、第二铜柱50b、第二塑封层51b、植球60b、底部填充结构70b及辅助芯片90b。

第一重布线堆叠层10b包括相对设置的第一表面11b及第二表面12b，第一表面11b具有第一电连部111b，第二表面12b具有第二电连部121b。

芯片20b设置于第一表面11b，且芯片20b电性连接第一电连部111b，底部填充结构70b位于芯片20b及第一表面11b之间，且底部填充结构70b围绕芯片20b的周缘设置，第一塑封层30b位于第一表面11b且覆盖于底部填充结构70b的外侧。

支撑块40b、第二铜柱50b及第二塑封层51b均位于第二表面12b侧，支撑块40b上设置有与第二电连部121b电性连接的电连结构41b，第二铜柱50b与第二电连部121b电性连接，植球60b连接第二铜柱50b。

辅助芯片90b位于第一表面11b。

这里，辅助芯片90b例如为静电保护器件、被动器件或假片等。

静电保护器件例如可以起到esd静电保护作用，例如二极管和电感/电容回路，被动器件例如为ipd芯片(integratedpassivedevices，集成无源器件)、电阻、电容、电感、转换器、渐变器、匹配网络、谐振器、滤波器等，静电保护器件及被动器件电性连接于第一电连部111b。

假片可以为假硅片，或复合叠层结构片，例如为非功能元件，或单纯的结构件，假片可通过贴片或倒装方式设置于第一表面11b。

可以理解的是，辅助芯片90b可分担第一塑封层30b对芯片20b或芯片20b间产生的部分应力，从而进一步提高防翘曲效果，另外，静电保护器件可同时起到esd保护作用，假片与芯片20b材质相同或相近，通过调整站立高度或叠层结构，或热膨胀系数，可提高应力和翘曲平衡效果。

辅助芯片90b较佳位于封装结构100b的角落部分，或者是大面积未设置芯片20b的区域，以实现芯片20b及辅助芯片90b布局上的平衡，从而使得应力不会完全集中至芯片20b处。

在第四实施方式中，结合图5，封装结构100c包括第一重布线堆叠层10c、芯片20c、第一塑封层30c、支撑块40c、第二铜柱50c、第二塑封层51c、植球60c、底部填充结构70c、第二重布线堆叠层80a及介电层52c。

第一重布线堆叠层10c包括相对设置的第一表面11c及第二表面12c，第一表面11c具有第一电连部111c，第二表面12c具有第二电连部121c。

芯片20c设置于第一表面11c，且芯片20c电性连接第一电连部111c，底部填充结构70c位于芯片20c及第一表面11c之间，且底部填充结构70c围绕芯片20c的周缘设置，第一塑封层30c位于第一表面11c且覆盖于底部填充结构70c的外侧。

支撑块40c、第二铜柱50c及第二塑封层51c均位于第二表面12c侧，支撑块40c上设置有与第二电连部121c电性连接的电连结构41c，第二铜柱50c与第二电连部121c电性连接，第二重布线堆叠层80c形成于支撑块40c及第二铜柱50c的下方，植球60c通过第二重布线堆叠层80c连接第二铜柱50c和/或支撑块40c的电连结构41c，这里，以植球60c通过第二重布线堆叠层80c连接第二铜柱50c及支撑块40c的电连结构41c为例。

介电层52c位于第二塑封层51c远离第二表面12c一侧，植球60c的部分区域暴露于介电层52c外。

这里，作为一个具体示例，成型的最终介电层52c比第二重布线堆叠层80c具有较高的模量或较低的热膨胀系数，从而使得介电层52c不会影响封装结构100c的整体平衡，防止因为增加介电层52c而再次引起翘曲问题。

在第五实施方式中，结合图6，封装结构100d包括第一重布线堆叠层10d、芯片20d、第一塑封层30d、支撑块40d、第二铜柱50d、第二塑封层51d、植球60d、底部填充结构70d、第二重布线堆叠层80a、介电层52d及保护层31d。

第一重布线堆叠层10d包括相对设置的第一表面11d及第二表面12d，第一表面11d具有第一电连部111d，第二表面12d具有第二电连部121d。

芯片20d设置于第一表面11d，且芯片20d电性连接第一电连部111d，底部填充结构70d位于芯片20d及第一表面11d之间，且底部填充结构70d围绕芯片20d的周缘设置，第一塑封层30d位于第一表面11d且覆盖于底部填充结构70d的外侧。

支撑块40d、第二铜柱50d及第二塑封层51d均位于第二表面12d侧，支撑块40d上设置有与第二电连部121d电性连接的电连结构41d，第二铜柱50d与第二电连部121d电性连接，第二重布线堆叠层80d形成于支撑块40d及第二铜柱50d的下方，植球60d通过第二重布线堆叠层80d连接第二铜柱50d和/或支撑块40d的电连结构41d，这里，以植球60d通过第二重布线堆叠层80d连接第二铜柱50d及支撑块40d的电连结构41d为例。

介电层52d位于第二塑封层51d远离第二表面12d一侧，植球60d的部分区域暴露于介电层52d外。

保护层31d位于第一塑封层30d远离第一表面11d一侧。

这里，保护层31d与第一塑封层30d材料相同，或者，保护层31d相较于第一塑封层30d具有较高的热膨胀系数或模量或固化收缩率，保护层31d例如为树脂涂覆铜胶带，或复合热导材料，或者沉积的多层金属层。

保护层31d对应芯片20d的边缘设置，且保护层31d对应芯片20d之间的间隙s’，保护层31d跨越芯片20d间隙s’以及芯片20d边缘，可进一步保护芯片20d边缘，以及防止芯片20d间发生开裂，进而平衡翘曲。

在第六实施方式中，结合图7，封装结构100e包括第一重布线堆叠层10e、芯片20e、第一塑封层30e、支撑块40e、第二铜柱50e、第二塑封层51e、植球60e及底部填充结构70e。

第一重布线堆叠层10e包括相对设置的第一表面11e及第二表面12e，第一表面11e具有第一电连部111e，第二表面12e具有第二电连部121e。

芯片20e设置于第一表面11e，且芯片20e电性连接第一电连部111e，底部填充结构70e位于芯片20e及第一表面11e之间，且底部填充结构70e围绕芯片20e的周缘设置，第一塑封层30e位于第一表面11e且覆盖于底部填充结构70e的外侧。

支撑块40e、第二铜柱50e及第二塑封层51e均位于第二表面12e侧，支撑块40e上设置有与第二电连部121e电性连接的电连结构41e，第二铜柱50e与第二电连部121e电性连接，植球60e连接第二铜柱50e。

本实施方式的封装结构100e的至少部分外周缘暴露出第二塑封层51e，即如图7中的p区域所示，该区域暴露在外的是第二塑封层51e，可提高整体外观，避免过多的支撑块40e外露而影响电性性能及外观。

结合图8至图16，为本发明一实施方式的封装结构100的成型方法的示意图。

以前述第一实施方式的封装结构100为例，封装结构100的成型方法包括步骤：

s1：结合图9及图10，于承载基板200上形成凹槽201，相邻凹槽201之间为支撑块40；

这里，承载基板200为晶圆基板，但不以此为限，承载基板200可以为圆形，正方形或长方形，承载基板200的材料可以为单晶硅、多晶硅、玻璃、非导电填料、纤维与树脂的复合材料或硅芯片与塑封料形成的重构块等。

具体的，在本实施方式中，“于承载基板200上形成凹槽201，相邻凹槽201之间为支撑块40”包括：

于承载基板200的一部分区域形成电连结构41而作为支撑块40；并于另一部分区域处形成凹槽201。

这里，可利用光刻蚀刻及电镀制作工艺在承载基板200的部分表面形成图案化的硅微细布线或者微型铜柱作为电连结构41，并利用锯条、激光打孔或干法腐蚀去除部分承载基板200而形成凹槽201(避开电连结构41区域)，在其他实施方式中，也可省去形成电连结构41这一步骤，即仅是在承载基板200上形成凹槽201，未形成凹槽201的区域作为支撑板40。

s2：结合图11及图12，于凹槽201内形成第二铜柱50及包封第二铜柱50的第二塑封层51，并减薄第二塑封层51以暴露出第二铜柱50表面，以及电连结构41表面；

这里，在凹槽201处电镀制备第二铜柱50，随之以热压塑封或浆料印刷、贴膜塑封、液体密封剂模塑等方法形成第二塑封层51，再进行磨片和机械抛光露出第二铜柱50的上表面以及电连结构41的上表面。

s3：结合图13，于承载基板200上方形成连通第二铜柱50的第一重布线堆叠层10；

这里，使用图案化和沉积工艺形成第一重布线堆叠层10。

s4：结合图14，于第一重布线堆叠层10上方配置芯片20，于承载基板200的厚度方向上，芯片20及支撑块40之间具有重叠区域，且芯片20的热膨胀系数与支撑块40的热膨胀系数相等；

这里，以芯片基板键合工艺(chip-to-wafer，c2w)将芯片20配置于第一重布线堆叠层10上方，例如包括mr质量回流工艺、tcb热压结合工艺、ncf-tcb不导电胶工艺或hybriddbi工艺等，再进行可选择性的底部填充工艺，即将底部填充材料70填充于芯片20及第一重布线堆叠层10之间，且底部填充结构70延伸至芯片20的周缘，底部填充材料70例如为环氧树脂或粘合剂，利用分配器被沉积于芯片20及第一重布线堆叠层10之间。

s5：结合图15，形成包封芯片20的第一塑封层30；

这里，通过热压塑封或fam薄膜辅助transfer塑封(露芯片背面塑封)工艺形成第一塑封层30。

s6：结合图16，减薄承载基板200以暴露出第二铜柱50及支撑块40，并形成连通第二铜柱50的植球60；

而后，可根据需求进行第一塑封层30的减薄。

这里，进行正面机械研磨减薄和可选的cmp将部分承载基板200去除，并暴露出第二铜柱50及支撑块40，再制备连接第二铜柱50植球60，植球60可为锡球，或者，植球60也可以是带锡帽的铜凸块。

s7：切割形成多个独立的封装结构100。

本实施方式的第一塑封层30与芯片20的热膨胀系数差异较大，容易使整体封装结构100发生翘曲变形，而支撑块40的热膨胀系数与芯片20的热膨胀系数相等或相近，且支撑块40与芯片20位于基板10的两侧，如此，支撑块40可抵消芯片20或芯片20间受到的部分应力，以避免出现由于热收缩不同而导致的诸如翘曲或扭曲的问题，且芯片20及支撑块40之间具有重叠区域，可提高支撑块40对芯片20受到的应力的抵消作用，即支撑块40可达到平衡翘曲的作用。

另外，可在支撑块40的表面形成图案化的硅微细布线作为布线结构，以及形成微型铜柱作为第一铜柱，即电连结构41位于支撑块40的上部区域，电连结构41可实现信号传输或在芯片20的贴装过程中进行esd静电保护，后续也可通过布线工艺将电连结构41连通至外部。

本实施方式的封装结构100的成型方法的其他说明可以参考前述封装结构100的说明，在此不再赘述。

应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。