多层陶瓷电子组件及其制造方法与流程

多层陶瓷电子组件及其制造方法
[0001]
本申请要求于2019年7月22日在韩国知识产权局提交的第10-2019-0088300号韩国专利申请的优先权的权益，该韩国专利申请的全部公开内容通过引用被包含于此。
技术领域
[0002]
本公开涉及一种多层陶瓷电子组件及其制造方法，并且更具体地，涉及一种具有优异的可靠性的多层陶瓷电子组件及其制造方法。


背景技术：

[0003]
通常，诸如电容器、电感器、压电器件、压敏电阻、热敏电阻等的使用陶瓷材料的电子组件可包括：利用陶瓷材料形成的陶瓷主体、形成在陶瓷主体的内部的内电极以及安装在陶瓷主体的表面上以连接到内电极的外电极。
[0004]
在多层陶瓷电子组件中，多层陶瓷电容器包括：多个堆叠的介电层、设置为彼此相对并且介电层介于其间的内电极以及电连接到内电极的外电极。
[0005]
多层陶瓷电容器由于其小尺寸、高容量和易于安装而被广泛用作诸如计算机、pda和移动电话的移动通信装置的组件。
[0006]
近年来，由于电子装置行业的高性能以及轻量化和小型化，因此也需要电子组件的小型化、高性能和高容量。
[0007]
具体地，同时实现小尺寸、高性能和高容量的方法是通过减小多层陶瓷电容器的介电层的厚度和内电极层的厚度来层叠大量的层。目前，介电层的厚度已达到约0.6μm的水平，并且正在继续变薄。
[0008]
因此，尽管内电极和电介质之间的界面的接触比(contact ratio)持续增加，但是可能存在以下问题：金属和陶瓷结合的区域的结合力低，并因此易分层和开裂。
[0009]
分层和开裂导致多层陶瓷电容器的耐湿可靠性的劣化，因此，需要一种用于确保材料或结构方面的高可靠性的新方法以解决这样的问题。
[0010]
包括在本背景技术部分中的信息仅用于增加对本公开的一般背景技术的理解，而不可被视为任意形式的暗示或承认该信息构成本领域技术人员已知的现有技术。


技术实现要素：

[0011]
本公开涉及一种多层陶瓷电子组件及其制造方法，并且更具体地，涉及一种具有优异的可靠性的多层陶瓷电子组件及其制造方法。
[0012]
根据本公开的一方面，一种多层陶瓷电子组件包括：陶瓷主体，包括设置为彼此面对的第一内电极和第二内电极以及介于所述第一内电极和所述第二内电极之间的介电层，其中，当所述介电层的平均厚度表示为“td”，所述第一内电极和所述第二内电极的平均厚度表示为“te”，并且在内电极的预定区域中的多个点处测量的内电极的厚度的标准偏差表示为“σte”时，所述内电极的厚度的标准偏差与所述介电层的平均厚度的比表示为“σte/td”，“σte/td”满足0.12≤σte/td≤0.21。
[0013]
根据本公开的另一方面，一种制造多层陶瓷电子组件的方法包括以下步骤：制备均包含陶瓷粉末的陶瓷生片；用包含导电金属颗粒和添加剂的导电膏在每个陶瓷生片上形成内电极图案；堆叠其上均形成有内电极图案的陶瓷生片，从而形成陶瓷层叠体；以及烧制陶瓷层叠体以形成陶瓷主体，陶瓷主体包括至少一个介电层和至少一个内电极。当所述至少一个介电层的平均厚度表示为“td”，所述至少一个内电极的平均厚度表示为“te”，并且在内电极的预定区域中的多个点处测量的内电极的厚度的标准偏差表示为“σte”时，所述内电极的厚度的标准偏差与所述介电层的平均厚度的比表示为“σte/td”，“σte/td”满足0.12≤σte/td≤0.21。
附图说明
[0014]
通过以下结合附图进行的详细描述，本公开的以上和其他方面、特征及优点将被更清楚地理解，在附图中：
[0015]
图1是示出根据本公开的示例性实施例的多层陶瓷电容器的示意性透视图；
[0016]
图2是示出沿图1的线i-i
′
截取的多层陶瓷电容器的示意性截面图；
[0017]
图3是图2的区域a的放大图；以及
[0018]
图4是图3的区域b的放大图。
具体实施方式
[0019]
在下文中，现将参照附图详细描述本公开的示例性实施例。然而，本公开可以以许多不同的形式实施，并且不应该解释为限于在此所阐述的具体实施例。更确切地说，提供这些实施例使得本公开将是彻底的和完整的，并且将把本公开的范围充分地传达给本领域技术人员。在附图中，为了清楚，可夸大元件的形状和尺寸。此外，在附图中，在相同发明构思范围内具有相同功能的元件将由相同的附图标记表示。
[0020]
本公开的实施例涉及一种陶瓷电子组件。使用陶瓷材料的电子组件包括电容器、电感器、压电元件、压敏电阻、热敏电阻等。在下文中，多层陶瓷电容器将被描述作为陶瓷电子组件的示例。
[0021]
图1是示出根据本公开的示例性实施例的多层陶瓷电容器的示意性透视图。
[0022]
图2是示出沿图1的线i-i
′
截取的多层陶瓷电容器的示意性截面图。
[0023]
图3是图2的区域a的放大图。
[0024]
图4是图3的区域b的放大图。
[0025]
参照图1至图4，根据本公开的示例性实施例的多层陶瓷电容器可包括：陶瓷主体110，陶瓷主体110包括布置在陶瓷主体的内部的内电极121和122；以及外电极131和132，布置在陶瓷主体110的外部。
[0026]
在根据本公开的示例性实施例的多层陶瓷电容器中，“长度方向”可被定义为图1的“l”方向、“宽度方向”可被定义为图1的“w”方向，并且“厚度方向”可被定义为图1的“t”方向。“厚度方向”可用作与堆叠介电层的方向相同的概念，即“堆叠方向”。
[0027]
陶瓷主体110的形状不受具体限制，但是根据本公开的示例性实施例的陶瓷主体110可具有六面体形状。
[0028]
陶瓷主体110可通过层叠多个介电层111来形成。
[0029]
构成陶瓷主体110的多个介电层111处于烧结状态，并且介电层111可彼此一体化使得可能难以用裸眼识别相邻介电层111之间的边界。
[0030]
介电层111可通过烧结包括陶瓷粉末的陶瓷生片来形成。
[0031]
陶瓷粉末没有具体限制，只要其是在本领域中通常使用的即可。
[0032]
尽管不限于此，但陶瓷粉末可包括batio3基陶瓷粉末。
[0033]
batio3基陶瓷粉末不限于此，并且batio3基陶瓷粉末可以是例如(ba
1-x
ca
x
)tio3、ba(ti
1-y
ca
y
)o3、(ba
1-x
ca
x
)(ti
1-y
zr
y
)o3、ba(ti
1-y
zr
y
)o3等，其中，ca、zr等部分溶解在batio3中。
[0034]
另外，陶瓷生片可包括过渡金属、稀土元素、mg和al以及陶瓷粉末。
[0035]
介电层111的厚度可根据多层陶瓷电容器的容量设计来适当地改变。
[0036]
尽管不限于此，但是，例如，在烧结之后形成在两个相邻的内电极层之间的介电层111的厚度可以为0.4μm或更小。
[0037]
在本公开的示例性实施例中，介电层111的厚度可表示平均厚度。
[0038]
介电层111的平均厚度是在陶瓷主体110的在其宽度w方向上的中央部分切割的长度-厚度(l-t)方向截面中的平均厚度。
[0039]
如图2中所示，介电层111的平均厚度可通过使用扫描电子显微镜(sem)扫描陶瓷主体110的在长度-厚度方向截面中的图像来测量。
[0040]
例如，对于从通过使用扫描电子显微镜(sem)扫描在陶瓷主体110的在其宽度w方向上的中央部分切割的长度-厚度(l-t)方向截面而获得的图像中提取的任意介电层，可通过在长度方向上具有相等间隔的30个点处测量介电层的厚度来测量介电层的平均值。
[0041]
可在电容形成部处测量具有相等间隔的30个点，电容形成部指的是内电极121和122彼此重叠的区域。
[0042]
另外，当通过将平均值测量扩展到10个或更多个介电层来测量平均值时，可使介电层的平均厚度更一般化。
[0043]
内电极121和122可设置在陶瓷主体110的内部。
[0044]
内电极121和122可形成并堆叠在陶瓷生片上，并且内电极121和122可通过烧结形成在陶瓷主体110中并且一个介电层介于它们之间。
[0045]
内电极可以是具有不同极性的成对的第一内电极121和第二内电极122，并且可被设置为在介电层的堆叠方向上彼此相对。
[0046]
如图2中所示，第一内电极121的端部和第二内电极122的端部可在长度方向上交替地暴露于陶瓷主体110的一个表面。
[0047]
另外，尽管未示出，但是根据本公开的示例性实施例，第一内电极和第二内电极可具有引线部，并且可通过引线部暴露于陶瓷主体的相同表面。可选地，第一内电极和第二内电极可具有引线部，并且可通过引线部暴露于陶瓷主体的一个或更多个表面。
[0048]
第一内电极121和第二内电极122的厚度不受具体限制，而是可以是例如0.41μm或更小。
[0049]
根据本公开的示例性实施例，可堆叠200多个其上形成有内电极的介电层。
[0050]
根据本公开的示例性实施例，当第一内电极121和第二内电极122的厚度为0.41μm或更小时，可改善耐湿可靠性，并且在薄膜内电极的情况下，可提出具有优异的耐电压特性
的特征构造。当第一内电极121和第二内电极122的厚度超过0.41μm时，即使不应用本公开的特征构造，也不会发生容量问题和可靠性劣化。
[0051]
也就是说，以下描述的本公开的特征构造可在第一内电极121和第二内电极122的厚度为0.41μm或更小时用于改善可靠性。
[0052]
第一内电极121和第二内电极122的平均厚度是在陶瓷主体110的在其宽度w方向上的中央部分切割的长度-厚度(l-t)方向截面中的平均厚度。
[0053]
根据本公开的示例性实施例，外电极131和132可形成在陶瓷主体110的外部，并且外电极131和132可电连接到内电极121和122。
[0054]
更具体地，外电极131和132可被构造为：第一外电极131电连接到暴露于陶瓷主体110的一个表面的第一内电极121，第二外电极132电连接到暴露于陶瓷主体110的另一表面的第二内电极122。
[0055]
另外，可形成要连接到暴露于陶瓷主体的第一内电极和第二内电极的多个外电极。
[0056]
外电极131和132可利用包含金属粉末的导电膏形成。
[0057]
包含在导电膏中的金属粉末不受具体限制，并且可以是例如ni、cu或它们的合金。
[0058]
外电极131和132的厚度可根据目的等适当地确定，例如，可在10μm至50μm的范围内。
[0059]
参照图3至图4，在根据本公开的示例性实施例的多层陶瓷电子组件中，当介电层111的平均厚度为td，第一内电极121和第二内电极122的平均厚度为te，在内电极的预定区域中的多个点处测量的第一内电极121和第二内电极122的内电极的厚度的标准偏差表示为“σte”时，内电极的厚度的标准偏差与介电层111的平均厚度的比表示为“σte/td”，“σte/td”满足0.12≤σte/td≤0.21。
[0060]
近年来，在大容量、高堆叠的多层陶瓷电容器中，大部分的耐湿可靠性劣化主要是由于内电极和电介质之间的界面处的金属和陶瓷之间的结合力的减弱而导致的分层和开裂造成。
[0061]
为了解决多层陶瓷电容器的耐湿可靠性劣化的问题，有必要增加内电极与电介质之间的界面结合力。为此，当增加界面结合面积时，可解决耐湿性方面劣化的问题。
[0062]
另外，通过精细调节内电极的粗糙度来增加内电极与电介质之间的界面结合是可行的。
[0063]
然而，如果过度地调节内电极的粗糙度轮廓(roughness profile)，则可能出现多层陶瓷电容器的耐电压特性降低的副作用。因此，除了改善耐湿可靠性之外，有必要适当地调节内电极的粗糙度以改善耐电压特性。
[0064]
根据本公开的示例性实施例，内电极121和122的厚度的标准偏差与介电层111的厚度的比(σte/td)被调节为满足0.12≤σte/td≤0.21。因此，可通过提高片强度来改善耐湿可靠性，并且可实现具有优异的耐电压特性的多层陶瓷电子组件。
[0065]
当内电极121和122的厚度的标准偏差与介电层111的厚度的比(σte/td)小于0.12时，耐电压特性是优异的，但是由于片强度降低，耐湿可靠性劣化可能是问题。
[0066]
另外，当内电极121和122的厚度的标准偏差与介电层111的厚度的比(σte/td)超过0.21时，片强度高并且耐湿可靠性不是问题，但是耐电压特性降低，这可能导致可靠性问
题。
[0067]
在陶瓷主体110的长度-厚度(l-t)方向截面上，在内电极的具有20μm
×
14μm的尺寸的预定区域的至少10个点中测量σte的厚度，并且至少10个点的间隔为10nm或更小。
[0068]
具体地，如图2中所示，可通过使用扫描电子显微镜(sem)扫描陶瓷主体110的长度-厚度方向截面的图像来测量内电极121和122的厚度的标准偏差σte。
[0069]
例如，如图2中所示，对于从通过使用扫描电子显微镜(sem)扫描在陶瓷主体110的在宽度w方向上的中央部分切割的长度-厚度(l-t)方向截面而获得的图像中提取的一个内电极121，可通过测量在长度方向上具有相等间隔的10个点处的厚度t1至t
10
来计算平均值。
[0070]
可以以10nm或更小的相等间隔(d)在10个点处测量其厚度t1至t
10
，并且可在电容形成部中进行测量，电容形成部指的是内电极121和122彼此重叠的区域。
[0071]
在本公开的示例性实施例中，对于一个内电极121，具有相等间隔(d)的间隔是10nm，并且在10个点处测量了厚度t1至t
10
，但是本公开不限于此。相等间隔可以是10nm或更小，并且可在10个或更多个点处测量内电极的每个位置的厚度。
[0072]
接下来，为了获得内电极121和122的厚度的标准偏差(σte)，可通过使在一个内电极121的10个点处测量的各个厚度t1至t
10
的平均值te与内电极的厚度相减，然后求平方值，并且计算这些值的平均值来获得方差。
[0073]
最后，可通过求方差值的平方根来计算在一个内电极121的10个点处测得的厚度t1至t
10
的标准偏差(σte)。
[0074]
内电极121和122的厚度t1至t
10
的标准偏差σte是表示如上所述的内电极的各个厚度与内电极的平均厚度的离散程度的指标，并且标准偏差σte不同于所谓中心线处的平均粗糙度ra。
[0075]
也就是说，ra(中心线的平均粗糙度)是基于内电极的一个界面的实际形状中的虚拟中心线将具有不同表面粗糙度的部分的总面积除以预定长度而获得的值，并且其定义与根据本公开的示例性实施例的内电极的厚度的标准偏差不同，并且在测量值方面存在差异。
[0076]
根据本公开的示例性实施例，通过适当地调节内电极的厚度的标准偏差，能够防止耐湿可靠性的劣化并且改善耐电压特性。
[0077]
也就是说，通过精细地调节内电极的粗糙度，可增加内电极与电介质之间的界面结合面积，并且可不过度增加内电极的粗糙度，从而改善多层陶瓷电容器的耐电压特性。
[0078]
根据本公开的示例性实施例的多层陶瓷电容器100是超紧凑尺寸的高容量产品，并且介电层111的厚度可以为0.4μm或更小，以及第一内电极121和第二内电极122的厚度可以为0.41μm或更小，但不必然限于此。
[0079]
也就是说，由于根据本实施例的多层陶瓷电容器100是超紧凑尺寸的高容量产品，因此与传统产品相比，介电层111以及第一内电极121和第二内电极122利用薄膜制造。如上所述，在应用薄膜介电层和内电极的产品的情况下，由在内电极的烧制工艺期间产生的在厚度方向上的收缩而导致的可靠性劣化的问题是重要的问题。
[0080]
也就是说，由于传统多层陶瓷电容器中包括的介电层和内电极的厚度比根据本公开的示例性实施例的多层陶瓷电容器中包括的介电层和内电极的厚度相对更厚，因此，根据在内电极的烧制工艺中产生的厚度方向的收缩导致的可靠性劣化不是大问题。
[0081]
然而，在作为本公开的示例性实施例的应用了薄膜介电层和内电极的产品中，有必要控制内电极和介电层之间的界面结合力以改善可靠性。
[0082]
为了增加内电极和介电层之间的界面结合力，需要增加内电极和电介质之间的界面结合面积的方法，并且可精细地调节内电极的粗糙度以增加结合面积。
[0083]
然而，当过度调节内电极的粗糙度轮廓时，可能出现多层陶瓷电容器的耐电压特性降低的副作用。因此，除了改善耐湿可靠性之外，还需要适当地调节内电极的粗糙度以改善耐电压特性。
[0084]
因此，有必要适当地调节应用薄膜介电层和内电极的产品(其中介电层111的厚度为0.4μm或更小，并且第一内电极121和第二内电极122的厚度为0.41μm或更小)中内电极的粗糙度。
[0085]
也就是说，在本公开的示例性实施例中，调节内电极121和122的厚度的标准偏差与介电层111的厚度的比(σte/td)满足0.12≤σte/td≤0.21。烧制后，即使在介电层的厚度为0.4μm或更小的薄膜介电层并且第一内电极121和第二内电极122的厚度为0.41μm或更小的情况下，也可通过提高片强度而改善耐湿可靠性，并且可实现具有优异的耐电压特性的多层陶瓷电子组件。
[0086]
然而，薄膜的含义并不意味着介电层111以及第一内电极121和第二内电极122的厚度分别为0.4μm或更小和0.41μm或更小，并且可理解为包括介电层和内电极的厚度比传统产品的厚度薄的概念。
[0087]
在下文中，将更详细地描述用于实现本公开的特征部分的制造多层陶瓷电容器的方法。
[0088]
根据本公开的示例性实施例，一种制造多层陶瓷电子组件的方法包括以下步骤：制备包含陶瓷粉末的陶瓷生片；用包含导电金属颗粒和添加剂的导电膏在陶瓷生片上形成内电极图案；堆叠其上形成有内电极图案的陶瓷生片以形成陶瓷层叠体；以及烧制陶瓷层叠体以形成包括介电层和内电极的陶瓷主体。内电极的厚度的标准偏差与介电层的厚度的比(σte/td)满足0.12≤σte/td≤0.21。
[0089]
根据本公开的示例性实施例，可提供多个陶瓷生片。
[0090]
可通过下面的步骤来制备陶瓷生片：混合陶瓷粉末、粘合剂、溶剂等以制备浆料，并且可通过刮刀法将浆料制备为具有几微米的厚度的片形式。然后可烧结陶瓷生片以形成如图2中所示的一个介电层111。
[0091]
陶瓷生片的厚度可以是0.6μm或更小，因此，烧制后的介电层的厚度可以是0.4μm或更小。
[0092]
接下来，可在陶瓷生片上涂覆用于内电极的导电膏以形成内电极图案。内电极图案可通过丝网印刷法或凹版印刷法形成。
[0093]
用于内电极的导电膏可包括导电金属和添加剂，并且添加剂可以是非金属和金属氧化物中的任意一种或更多种。
[0094]
导电金属可包括镍。添加剂可包括作为金属氧化物的钛酸钡或钛酸锶。
[0095]
内电极图案的厚度可以是0.5μm或更小，因此，烧制后内电极的厚度可以是0.41μm或更小。
[0096]
此后，其上形成有内电极图案的陶瓷生片可被堆叠、从层叠方向压制并压缩。结
果，可制备其上形成有内电极图案的陶瓷层叠体。
[0097]
接下来，可针对与一个电容器相对应的每个区域切割并分割陶瓷层叠体。
[0098]
在这种情况下，内电极图案的一端可被切割成通过其侧表面交替地暴露。
[0099]
此后，可烧制分割的层叠体以制备包括介电层和内电极的陶瓷主体。
[0100]
烧制工艺可在还原气氛中进行。另外，可通过调节升温速率来进行烧制工艺，但不限于此。在700℃或更低的温度下，升温速率可以为30℃/60s至50℃/60s。
[0101]
根据本公开的示例性实施例，调节内电极的厚度的标准偏差与介电层的厚度的比(σte/td)以满足0.12≤σte/td≤0.21，使得耐湿可靠性可由于片强度的提高而增强，并且可获得具有优异的耐电压特性的多层陶瓷电子组件。
[0102]
接下来，可形成外电极以覆盖陶瓷主体的侧表面并且电连接到暴露于陶瓷主体的侧表面的内电极。此后，可在外电极的表面上形成诸如镍、锡等镀层。
[0103]
在下文中，将参照示例和对比示例详细描述本公开。
[0104]
根据以下方法制备根据示例和对比示例的多层陶瓷电容器。
[0105]
将钛酸钡粉末、作为有机溶剂的乙醇和作为粘合剂的聚乙烯醇缩丁醛混合、球磨以制备陶瓷浆料，并使用陶瓷浆料制备陶瓷生片。
[0106]
将包含镍的导电膏印刷在陶瓷生片上以形成内电极，并且使通过堆叠内电极而形成的生片层叠体在85℃下以1000kgf/cm2的压力进行等静压处理。
[0107]
在切割压缩的生片层叠体以制备生坯之后，在空气气氛下在230℃下将切割的生坯保持60小时对生坯进行脱脂处理，在1000℃下烧结生坯以制备烧结片。在还原气氛下进行烧结以防止内电极的氧化，并且将还原气氛设置为10-11
atm至10-10
atm(低于ni/nio平衡氧分压)。
[0108]
在烧结片的外部上使用用于外电极的包含铜粉和玻璃粉的膏来形成外电极，并且通过电镀在外电极上形成镀镍层和镀锡层。
[0109]
根据上述方法，制备了0603尺寸的多层陶瓷电容器。0603尺寸可以是长度和宽度分别为0.6μm
±
0.1μm和0.3μm
±
0.1μm。多层陶瓷电容器的特性评估如下。
[0110]
表1对比了根据本公开的示例性实施例的根据内电极的厚度的标准偏差与介电层的厚度的比的片强度、可靠性判断和耐电压特性。
[0111]
[表1]
[0112][0113]
[评估]
[0114]
×
：差，
○
：好，
◎
：很好
[0115]
*：对比示例
[0116]
参照表1，样品1是内电极121和122的厚度的标准偏差与介电层111的厚度的比(σte/td)小于0.12的情况。根据样品1，尽管耐电压特性是优异的，但由于片强度降低，耐湿可靠性的劣化会是问题。
[0117]
另外，样品6是内电极121和122的厚度的标准偏差与介电层111的厚度的比(σte/td)超过0.21的情况。根据样品6，片强度高，因此耐湿可靠性可能不是问题，但是耐电压特性劣化，因此可靠性会是问题。
[0118]
另一方面，样品2至样品5是满足本公开的数值范围并且内电极的厚度的标准偏差与介电层的厚度的比(σte/td)调节为满足0.12≤σte/td≤0.21的情况。因此，可通过提高片强度来改善耐湿可靠性，并且可实现具有优异的耐电压特性的多层陶瓷电子组件。
[0119]
如上所述，根据本公开的示例性实施例，通过控制内电极的厚度的标准偏差与介电层的厚度的比(σte/td)，通过提高片强度改善了耐湿可靠性，并且可实现具有优异的耐电压特性的多层陶瓷电子组件。
[0120]
尽管以上已经示出并描述了示例性实施例，但对于本领域技术人员将显而易见的是，在不脱离本发明的由所附权利要求限定的范围的情况下，可做出修改和变化。