半导体器件及其制作方法与流程

本申请涉及半导体技术领域，具体而言，涉及一种半导体器件及其制作方法。

背景技术：

ganhemt器件工作时电场在器件中分布不均，器件栅极边缘电场明显高于其它区域电场，在器件正常工作条件下可高达10⁷v/cm。目前虽已有gan基hemt功率器件产品出售，但gan基hemt器件的稳定性和可靠性问题层出不穷，阻碍了全面而广泛的商业应用，因此，提高器件稳定性与可靠性迫在眉睫。

目前，研究发现，受材料生长质量、制备加工技术和器件结构等诸多因素的限制，gan基hemt的整体性能，尤其是电学可靠性，受栅极漏电流和材料表面(或界面)缺陷的制约。在射频信号的驱动下，器件栅极一旦正偏，就会导致栅极电流呈指数增加，造成肖特基接触的退化。当器件在射频信号下连续工作时，较高的栅极漏电会影响器件长期工作的可靠性，降低器件的击穿电压和功率附加效益，增加噪声系数。虽然目前国内外产业界对电学退化现象进行了大量研究，并提出了诸多退化机制，但器件的电学特性退化现象有多重表现形式，迄今为止，尚无一种完整理论可同时解释所有的退化现象。同时，在器件的电学特性退化原因统计中，栅电极退化因素占比最大，体现为栅极漏电增加，栅槽边缘衬底退化，栅金属向衬底扩散等，其原因主要在于栅边缘电场峰值很高，造成对栅边缘结构的损伤，进而产生漏电等现象。

可见，栅电极工艺已成为制作高性能的gan基hemt的最复杂、最核心的工艺，其工艺质量直接影响器件的功率、增益、效率、稳定性及可靠性等多方面性能。因此，如何对栅结构进行设计，从而提高器件可靠性的问题亟待解决。

技术实现要素：

本申请的目的包括，例如，提供了一种半导体器件及其制作方法，其能够改善电场尖峰效应，提高器件可靠性。

本申请的实施例可以这样实现：

第一方面，实施例提供一种半导体器件，包括：

衬底；

形成于所述衬底上的外延层；

依次形成于所述外延层远离所述衬底一侧的多层栅介质层；

其中，各所述栅介质层上开设有贯穿其中的栅凹槽，且各所述栅介质层上的栅凹槽的侧壁呈斜坡状，各所述栅凹槽的远离所述外延层的开口的宽度大于靠近所述外延层的开口的宽度。

在可选的实施方式中，所述多层栅介质层中，包含至少两层具有不同致密度介质材料的栅介质层，且包含至少两层栅介质层的栅凹槽侧壁的倾斜角度不相同。

在可选的实施方式中，所述多层栅介质层中，由靠近所述外延层向远离所述外延层的方向上，各层所述栅介质层的介质材料致密度逐渐减小，且各层所述栅介质层的栅凹槽侧壁的倾斜角度逐渐减小。

在可选的实施方式中，所述多层栅介质层中，与所述外延层接触的下层栅介质层的栅凹槽侧壁的倾斜角度为70度-80度，除所述下层栅介质层之外的其他栅介质层的倾斜角度为30度-70度。

在可选的实施方式中，所述多层栅介质层中，与所述外延层接触的下层栅介质层的厚度，小于除所述下层栅介质层之外的其他栅介质层的厚度。

在可选的实施方式中，所述多层栅介质层中，由靠近所述外延层向远离所述外延层的方向上，各层所述栅介质层的厚度逐渐增大。

在可选的实施方式中，所述多层栅介质层的栅凹槽共同组成器件凹槽，所述半导体器件还包括：

填充于所述多层栅介质层的器件凹槽的栅电极；

贯穿所述多层栅介质层且与所述外延层接触的源电极和漏电极，所述源电极和所述漏电极分别位于所述栅电极的两侧。

第二方面，实施例提供一种半导体器件制作方法，所述方法包括：

提供一衬底；

在所述衬底的一侧制作形成外延层；

在所述外延层远离所述衬底的一侧，依次制作形成多层栅介质层；

在各所述栅介质层上制备贯穿其中的栅凹槽，其中，各所述栅介质层上的栅凹槽的侧壁呈斜坡状，各所述栅凹槽的远离所述外延层的开口的宽度大于靠近所述外延层的开口的宽度。

在可选的实施方式中，所述多层栅介质层中，包含至少两层具有不同致密度介质材料的栅介质层，所述在各所述栅介质层上制备贯穿其中的栅凹槽的步骤，包括：

在所述多层栅介质层中的远离所述外延层的上层栅介质层上涂覆光刻胶层；

通过曝光显影工艺在所述光刻胶层上形成贯穿其中的通孔，以暴露出部分所述上层栅介质层；

基于所述上层栅介质层暴露出的区域进行刻蚀，以制备贯穿所述多层栅介质层的栅凹槽，其中，至少两层栅介质层的栅凹槽侧壁的倾斜角度不相同；

去除曝光显影后剩余的光刻胶层。

在可选的实施方式中，所述多层栅介质层中，由靠近所述外延层向远离所述外延层的方向上，各层所述栅介质层的介质材料致密度逐渐减小，形成的各层所述栅介质层的栅凹槽侧壁的倾斜角度逐渐减小。

本申请实施例的有益效果包括，例如：

本申请实施例提供一种半导体器件及其制作方法，该半导体器件包括衬底、形成于衬底上的外延层以及依次形成于外延层远离衬底一侧的多层栅介质层。其中，各层栅介质层上开设有贯穿其中的栅凹槽，且各栅介质层上的栅凹槽的侧壁呈斜坡状。如此，通过多层栅介质层上的侧壁呈斜坡状的栅凹槽，可减缓电场在栅凹槽处的变化幅度，避免电场在栅凹槽处出现突变，从而改善电场尖峰效应，提高器件可靠性。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例提供的半导体器件的结构示意图；

图2为本申请实施例提供的半导体器件的另一结构示意图；

图3为本申请实施例提供的半导体器件的制作方法的流程图；

图4至图7为本申请实施例提供的半导体器件的制作方法中各步骤所形成的器件结构示意图；

图8为现有技术中常规结构的半导体器件的栅凹槽边缘结构形貌图；

图9为本申请实施例提供的半导体器件的栅凹槽边缘结构形貌图。

图标：10-衬底；20-外延层；30-栅介质层；31-栅凹槽；40-光刻胶层。

具体实施方式

目前，针对ganhemt器件中存在的栅边缘电场尖峰效应等问题，提供了一种采用栅场板(fieldplate，fp)优化结构以改善栅边缘电场尖峰效应的方案。目前所采用的单层或多层栅场板的优化结构可在一定程度上削弱栅边缘的电场尖峰效应，但是还是存在很多问题。例如，单层fp结构削弱电场能力有限，栅边缘位置仍然是容易产生漏电通道的位置。多层fp结构可降低绝大部分的电场峰值，但是同时将增大寄生电容，限制了器件的频率特征，导致器件的射频性能退化。

基于上述研究发现，本申请提供一种半导体器件，通过在外延层上沉积形成多层栅介质层，并在各层栅介质层上开设上栅凹槽，且各层栅凹槽的侧壁呈斜坡状。如此，基于侧壁呈斜坡状的栅凹槽，可减缓电场在栅凹槽处的变化幅度，避免电场在栅凹槽处出现突变，从而改善电场尖峰效应，提高器件可靠性。

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本申请的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。需要说明的是，在不冲突的情况下，本申请的实施例中的特征可以相互结合。

请参阅图1，本申请实施例提供一种半导体器件，该半导体器件包括衬底10，该衬底10可为gan、si、sic、sapphire中的任意一种，或者是本领域技术人员公知的任何其他适合外延生长的衬底10，本实施例对此不作具体限定。

所述半导体器件还包括形成于衬底10上的外延层20，在外延层20远离衬底10的一侧依次形成有多层栅介质层30。其中，各栅介质层30可以由sio2、sin、al2o3、aln等的任意一种介质材料组成。本实施例中，可采用沉积的制作工艺在外延层20上依次沉积各层栅介质层30，沉积的方式可以包括但不限于，等离子体增强化学的气相沉积法(plasmaenhancedchemicalvapordeposition，pecvd)、低压力化学气相沉积法(lowpressurechemicalvapordeposition，lpcvd)、电感耦合增强型等离子体沉积法(icp-pecvd)。

在本实施例中，在各层栅介质层30上，形成有贯穿栅介质层30的栅凹槽31，各层栅介质层30上的栅凹槽31的侧壁呈斜坡状。并且，针对各层栅介质层30上的栅凹槽31，各栅凹槽31的远离外延层20的开口的宽度大于靠近外延层20的开口的宽度。如此，在各栅凹槽31处，由于从外延层20向最外层栅介质层30的方向上，栅凹槽31的侧壁呈一定坡度缓慢变化，电场在栅凹槽31边缘处也随之呈缓慢增大趋势，从而达到减缓电场在栅凹槽31边缘处的变化幅度，避免出现电场突变的现象。进而改善由于电场突变引起的电场尖峰效应所导致的器件性能恶化的问题。

在本实施例中，栅介质层30的层数以及各层栅介质层30中的栅凹槽31侧壁的倾斜角度均不作具体限制，栅介质层30的层数和栅凹槽31侧壁的倾斜角度都是可以灵活设置的。例如，栅介质层30的层数可为两层、三层、四层或其他层数等不限，例如可如图1中所示的包含三层栅介质层30的器件结构图，也可如图2中所示的包含两层栅介质层30的器件结构。

多层栅介质层30中，各层栅介质层30的栅凹槽31的侧壁的倾斜角度可以相同，也可以不同，各层栅介质层30的栅凹槽31的侧壁的倾斜角度可由栅介质层30的介质材料的致密度、制作时的工艺参数等进行控制。例如，作为一种可能的实施方式，在多层栅介质层30中，可包含至少两层具有不同致密度介质材料的栅介质层30，相应地，多层栅介质层30中，包含至少两层栅介质层30的栅凹槽31侧壁的倾斜角度不相同。如此，可形成包含多角度的栅凹槽31的器件结构。

多层栅介质层30中的栅凹槽31侧壁的倾斜角度可以有多种组合形式，例如可以是由靠近外延层20向远离外延层20的方向上，各层栅介质层30的栅凹槽31侧壁的倾斜角度可以由小逐渐变大，也可以由大逐渐变小，或者保持不变，亦或者大小交叉设置等形式。

本实施例中，可通过控制多层栅介质层30中的各层栅介质的介质材料的致密度、制作形成栅凹槽31时的工艺参数等，灵活设置各层栅凹槽31的侧壁的倾斜角度，以实现多角度栅凹槽31的器件结构，在降低寄生电容的同时，兼顾器件可靠性性能。

本实施例中，为了对多层栅介质层30进行区分，将多层栅介质层30中，靠近外延层20的栅介质层30命名为下层栅介质层、最远离外延层20的栅介质层30命名为上层栅介质层。若栅介质层30的层数大于或等于三层时，则将位于下层栅介质层和上层栅介质层之间的栅介质层30命名为中间层栅介质层。在此种情形下，中间层栅介质层可为一层，也可以是多层，具体不作限制。

考虑到后续将基于形成的栅凹槽31进行栅极金属沉积，为了便于栅极金属尽可能地完整覆盖栅凹槽31，避免产生空洞现象，因此，一般将下层栅介质层的栅凹槽31侧壁的倾斜角度设置较大。并且，为了尽可能地缓解电场在栅边缘的变化幅度，因此，可将上层栅介质层以及中间层栅介质层(在存在中间层栅介质层时)的栅凹槽31的侧壁的倾斜角度设置较小，即侧壁的坡度更缓。如此，既可以避免栅极金属沉积存在的空洞问题，又可达到减缓电场在栅边缘的变化幅度，从而缓解电场尖峰效应的目的。

在本实施例中，基于上述考虑，则在多层栅介质层30中，由靠近外延层20向远离外延层20的方向上，各层栅介质层30的介质材料致密度逐渐减小，且各层栅介质层30的栅凹槽31侧壁的倾斜角度逐渐减小。

可选地，在多层栅介质层30中，与外延层20接触的下层栅介质层的栅凹槽31侧壁的倾斜角度可为70度-80度，而除该下层栅介质层之外的其他栅介质层30，例如上层栅介质层及中间层栅介质层，其栅凹槽31侧壁的倾斜角度可为30度-70度。

例如，在包含三层栅介质层30时，则下层栅介质层的栅凹槽31的侧壁的倾斜角度可为70度-80度，中间层栅介质层的栅凹槽31的侧壁的倾斜角度可为50度-70度，而上层栅介质层的栅凹槽31的侧壁的倾斜角度可为30度到50度。如此，由下而上，各层栅介质的栅凹槽31的侧壁的倾斜角度逐渐变缓，有利于降低栅极电场峰值，分散电场分布。

由于较差的界面质量会导致器件在可靠性性能评估后发生性能退化，甚至是严重烧毁，因此，本实施例中，还可利用下层栅介质层以起到保护外延层20，优化界面损伤，改善界面质量以减少界面态缺陷的作用。因此，下层栅介质层的厚度相较于其他栅介质层30而言，其厚度可小于其他栅介质层30的厚度。

作为一种可能的实现方式，在多层栅介质层30中，由靠近外延层20向远离外延层20的方向上，各层栅介质层30的厚度可逐渐增大。

例如，在包含三层栅介质层30时，下层栅介质层的厚度可小于10nm，该层主要达到保护界面的目的即可，无需设置较厚。中间层栅介质层的厚度可为10nm-100nm，而上层栅介质层的厚度可为100nm-200nm。

通过上述设置，可在沉积与外延层20接触的下层栅介质层以提高界面质量前提下，利用上层栅介质层(以及中间层栅介质层)提高击穿电压。

在本实施例中，多层栅介质层30的栅凹槽31共同组成器件凹槽，半导体器件还包括填充于该器件凹槽内的栅电极。栅电极与外延层20形成肖特基接触，可用于控制器件沟道电流。半导体器件还包括贯穿多层栅介质层30且与外延层20接触的源电极和漏电极，源电极和漏电极分别位于栅电极的两侧。源电极和漏电极分别与外延层20形成欧姆接触。

本实施例所提供的半导体器件，通过沉积形成多层栅介质层30，并在各层栅介质层30上形成侧壁呈斜坡状的栅凹槽31。通过灵活设置各层栅介质层30的介质材料的致密度、厚度，以及栅凹槽31制作过程时的各项参数，从而可形成包含不同倾斜角度的栅凹槽31的栅介质层30。如此，可减缓电场在栅凹槽31处的变化幅度，避免电场在栅凹槽31处出现突变，从而改善电场尖峰效应，提高器件可靠性。

请参阅图3，本申请实施例还提供一种半导体器件制作方法，该制作方法可用于制作上述半导体器件，以下将对该制作方法的详细过程进行阐述。

步骤s110，请参阅结合参阅图4，提供一衬底10。其中，该衬底10可为gan、si、sic、sapphire中的任意一种。

步骤s120，在所述衬底10的一侧制作形成外延层20。

步骤s130，请参阅图5，在所述外延层20远离所述衬底10的一侧，依次制作形成多层栅介质层30。其中，栅介质层30的数量可为两层、三层、四层或其他层数等不限，图5中示例性示出包含三层栅介质层30，例如，可包含靠近外延层20的下层栅介质层、远离外延层20的上层栅介质层，以及位于下层栅介质层和上层栅介质层的中间层栅介质层。

步骤s140，请结合参阅图6-图7，在各所述栅介质层30上制备贯穿其中的栅凹槽31，其中，各所述栅介质层30上的栅凹槽31的侧壁呈斜坡状，各所述栅凹槽31的远离所述外延层20的开口的宽度大于靠近所述外延层20的开口的宽度。

本实施例所提供的制作方法，通过在外延层20上沉积形成多层栅介质层30，并在各层栅介质层30上制备形成侧壁呈斜坡状的栅凹槽31，且各层栅介质层30上的栅凹槽31，其远离外延层20的开口的宽度大于靠近外延层20的开口的宽度。通过多层栅介质层30中的侧壁呈斜坡状的栅凹槽31，以减缓电场在栅凹槽31边缘的幅度，避免电场在上凹槽处出现突变，从而改善电场尖峰效应，提供器件可靠性。

在上述步骤s130中，可通过多种沉积方式形成上各层栅介质层30，例如，等离子体增强化学的气相沉积法(plasmaenhancedchemicalvapordeposition，pecvd)、低压力化学气相沉积法(lowpressurechemicalvapordeposition，lpcvd)、电感耦合增强型等离子体沉积法(icp-pecvd)。

各层栅介质层30的材料致密度、厚度、栅凹槽31的侧壁的倾斜角度等均可根据需求进行灵活设置。各层栅介质层30的材料致密度可相同，也可不同，相应地，各层栅介质层30上的栅凹槽31的侧壁倾斜度可相同也可不同。

本实施例中，多层栅介质层30中，可包含至少两层具有不同致密度介质材料的栅介质层30。相应地，多层栅介质层30中，包含至少两层栅介质层30的栅凹槽31侧壁的倾斜角度不相同。

可选地，为了保障后续基于栅凹槽31进行栅极金属沉积时，栅极金属能够较好覆盖，避免出现空洞现象，并且，又能达到很好减缓电场在栅凹槽31边缘的变化幅度的问题。本实施例中，所述多层栅介质层30中，由靠近所述外延层20向远离所述外延层20的方向上，各层所述栅介质层30的介质材料致密度逐渐减小，形成的各层所述栅介质层30的栅凹槽31侧壁的倾斜角度逐渐减小。

在上述步骤s140中，首先，请再次参阅图6，可在多层栅介质层30中的远离外延层20的上层栅介质层上涂覆光刻胶层40，再通过曝光显影工艺在光刻胶层40上形成贯穿其中的通孔，以暴露出部分上层栅介质层。然后，请结合参阅图7，基于上层栅介质层暴露出的区域进行刻蚀，以制备贯穿多层栅介质层30的栅凹槽31。其中，至少两层栅介质层30的栅凹槽31侧壁的倾斜角度不相同。最后，去除曝光显影后剩余的光刻胶层40。如此，可得到如图1中所示的器件结构。

本实施例中，在上述进行栅介质层30沉积时，作为一种可能的实施方式，在包含三层栅介质层30时，首先可基于外延层20，通过lpcvd在50sccm～500sccmdcs(二氯二氢硅)、20sccm～500sccmnh3、0sccm～1000sccmn2等气体条件下，在温度700℃～900℃，气压100mtorr～2000mtorr条件下沉积高致密度的下层栅介质层。该下层栅介质层的厚度可为50a～1000a，折射率1.9～2.1。

然后，在下层栅介质层的基础上，通过pecvd在2sccm～50sccmsih4、2sccm～50sccmnh3、0sccm～1000sccmn2等气体条件下，在功率10w～600w，气压100mtorr～2000mtorr，温度300℃～400℃条件下，沉积致密度次之的中间层栅介质层，该中间层栅介质层的厚度可为50a～1000a，折射率1.9～2.1。

最后，在中间层栅介质层的基础上，通过pecvd在2sccm～50sccmsih4、2sccm～50sccmnh3、0sccm～1000sccmn2等气体条件下，在功率10w～600w，气压100mtorr～2000mtorr，温度200℃～300℃条件下，沉积致密度再次之的上层栅介质层，该上层栅介质层的厚度可为100a～1000a，折射率1.9～2.1。

需要说明的是，若需要制作形成包含两层栅介质层30的器件，可省去上述的对上层栅介质层的制作即可。

对光刻胶层40进行曝光显影时，曝光显影以形成尺寸为0.1um-1um的刻蚀区域。

在进行多层栅介质层30的刻蚀形成栅凹槽31时，可通过icp使用5sccm～100sccmcf4、5sccm～100sccmchf3、5sccm～100sccmo2、5sccm～100sccmn2等气体条件下，在功率20w～500w，气压100mtorr～1000mtorr条件下，蚀刻上层栅介质层、中间层栅介质层、下层栅介质层，形成图7所示的三角度栅凹槽31结构，蚀刻深度可为200～3000a。

在去除剩余的光刻胶层40时，可采用有机试剂，例如nmp，在70℃、1000psi压力下去除蚀刻后残留的光刻胶层40，形成图1所示的三角度栅凹槽31结构。

需要说明的是，上述工艺过程中的参数仅为举例说明，具体的数值可根据实际情况进行设置，本实施例并不作具体限定。

本实施例所提供的制作方法制作形成的半导体器件，各层栅介质层30中的栅凹槽31为侧壁呈斜坡状的凹槽，相比现有技术中的常规栅凹槽31(栅凹槽31侧壁呈垂直状)而言，可有效缓解电场在栅凹槽31边缘的突变现象，缓解电场尖峰效应。图8和图9分别示例性示出了现有技术中常规栅凹槽结构的器件的栅凹槽边缘的电场尖峰效应示意图，以及本实施例所形成的具有双角度栅凹槽结构的半导体器件的栅凹槽31的边缘结构形貌。从图8和图9可以看出，现有技术中常规栅凹槽结构的器件，在栅凹槽的边缘处存在尖峰电场，易导致器件失效。本实施例所形成的半导体器件，有效缓解栅凹槽31边缘的电场尖峰效应。

应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。

此外，本实施例中的半导体器件制作方法可用于制备前述实施例的半导体器件，具有与前述实施例中的半导体器件相同或相应的特征，因此，关于半导体器件的在本实施例未阐述的技术特征可参见前述实施例的描述，在此不作赘述。

综上所述，本申请实施例提供的半导体器件及其制作方法，该半导体器件包括衬底10、形成于衬底10上的外延层20以及依次形成于外延层20远离衬底10一侧的多层栅介质层30。其中，各层栅介质层30上开设有贯穿其中的栅凹槽31，且各栅介质层30上的栅凹槽31的侧壁呈斜坡状。如此，通过多层栅介质层30上的侧壁呈斜坡状的栅凹槽31，可减缓电场在栅凹槽31处的变化幅度，避免电场在栅凹槽31处出现突变，从而改善电场尖峰效应，提高器件可靠性。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。