混合中介体及半导体封装件的制作方法

本申请要求于2019年3月4日在韩国知识产权局提交的第10-2019-0024733号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。

本公开涉及一种混合中介体及包括该混合中介体的半导体封装件。

背景技术：

随着装置的规格的提高和高带宽存储器(hbm)的使用，中介体市场不断增长。目前，主要将硅用作中介体的材料，但为了增大面积并降低成本，已经进行了对玻璃或有机形成工艺的开发。

在高性能的半导体封装件中，无源组件(诸如，电容器)需要设置在与半导体芯片相邻的区域中，以改善由于寄生电感的产生导致的功率噪声和功率完整性。

技术实现要素：

本公开的一方面可提供一种混合中介体以及包括该混合中介体的半导体封装件，其中，无源组件可嵌在所述混合中介体中。

根据本公开的一方面，一种半导体封装件可包括：中介体，包括芯基板和连接结构，所述芯基板具有至少一个腔并且具有使所述芯基板的上表面和下表面彼此连接的贯通过孔，并且所述连接结构包括设置在所述芯基板的上表面上的绝缘构件和设置在所述绝缘构件上的重新分布层；至少一个半导体芯片，设置在所述中介体的所述连接结构的上表面上，并且包括连接到所述重新分布层的连接垫；无源组件，容纳在所述至少一个腔中；第一绝缘层，设置在所述芯基板与所述连接结构之间，并且将所述无源组件包封在所述至少一个腔中；第一布线层，设置在所述第一绝缘层上，并且将所述贯通过孔和所述无源组件连接到所述重新分布层；第二绝缘层，设置在所述芯基板的下表面上；以及第二布线层，设置在所述第二绝缘层的下表面上，并且连接到所述贯通过孔。

根据本公开的另一方面，一种混合中介体可包括：芯基板，具有至少一个腔，并且具有使所述芯基板的上表面和下表面彼此连接的贯通过孔；无源组件，容纳在所述至少一个腔中；第一绝缘层，设置在所述芯基板的上表面上，并且将所述无源组件包封在所述至少一个腔中；第一布线层，设置在所述第一绝缘层上，并且连接到所述贯通过孔和所述无源组件；第二绝缘层，设置在所述芯基板的下表面上；第二布线层，设置在所述第二绝缘层的下表面上，并且连接到所述贯通过孔；以及连接结构，包括绝缘构件和重新分布层，所述绝缘构件设置在所述芯基板的上表面上，所述重新分布层设置在所述绝缘构件上并且连接到所述第一布线层。

根据本公开的另一方面，一种半导体封装件可包括：中介体，包括芯基板和连接结构，所述芯基板具有至少一个腔并且具有使所述芯基板的上表面和下表面彼此连接的贯通过孔，无源组件嵌在所述至少一个腔中，并且所述连接结构包括设置在所述芯基板的上表面上的绝缘构件和设置在所述绝缘构件上的重新分布层；多个半导体芯片，设置在所述连接结构的上表面上，并且包括连接到所述重新分布层的连接垫；第一绝缘层，设置在所述芯基板与所述连接结构之间，并且将所述无源组件包封在所述至少一个腔中；第一布线层，设置在所述第一绝缘层上，并且将所述贯通过孔和所述无源组件连接到所述重新分布层；第二绝缘层，设置在所述芯基板的下表面上；以及第二布线层，设置在所述第二绝缘层的下表面上，并且连接到所述贯通过孔。在平面图中，所述至少一个腔中的一个腔可与所述多个半导体芯片中的彼此相邻的两个或更多个半导体芯片叠置。

附图说明

通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：

图1是示出电子装置系统的示例的示意性框图；

图2是示出电子装置的示例的示意性透视图；

图3是示出三维(3d)球栅阵列(bga)封装件安装在电子装置的主板上的情况的示意性截面图；

图4是示出2.5d硅中介体封装件安装在主板上的情况的示意性截面图；

图5是示出2.5d有机中介体封装件安装在主板上的情况的示意性截面图；

图6是示出根据本公开中的示例性实施例的半导体封装件的示意性截面图；

图7是示出图6中所示的半导体封装件的平面图；

图8a至图8f是示出制造芯基板的主要工艺的截面图；

图9a至图9d是用于描述制造混合中介体和半导体封装件的方法的主要工艺的截面图；以及

图10至图13是示出根据本公开中的不同示例性实施例的半导体封装件的示意性截面图。

具体实施方式

在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为了清楚起见，可夸大或缩小组件的形状、尺寸等。

在此，为了方便起见，下侧、下部、下表面等用于指示关于附图的截面的向下的方向，而上侧、上部、上表面等用于指示与向下的方向相反的方向。然而，这些方向是为了便于解释而定义的，并且权利要求不受如上所述定义的方向的具体限制，并且上部和下部的概念可彼此交换。

在说明书中，组件与另一组件的“连接”的含义在概念上包括两个组件之间通过粘合层的间接连接以及两个组件之间的直接连接。此外，“电连接”在概念上包括物理连接和物理断开。可理解的是，当使用诸如“第一”和“第二”的术语提及元件时，所述元件不会由此受到限制。它们可仅用于将所述元件与其他元件区分开的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离在此阐述的权利要求的范围的情况下，第一元件可被称作第二元件。类似地，第二元件也可被称作第一元件。

在此使用的术语“示例性实施例”不是指同一示例性实施例，并且可被提供以强调与另一示例性实施例的特定特征或特性不同的特定特征或特性。然而，在此提供的示例性实施例被认为能够通过彼此整体组合或者彼此部分组合来实现。例如，除非其中提供相反或对立的描述，否则特定示例性实施例中描述的一个元件即使其未在另一示例性实施例中描述，也可被理解为与另一示例性实施例相关的描述。

在此使用的术语仅用于描述示例性实施例，而非限制本公开。在这种情况下，除非上下文另外解释，否则单数形式包括复数形式。

电子装置

图1是示出电子装置系统的示例的示意性框图。

参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到将在下面描述的其他组件。

芯片相关组件1020可包括：存储器芯片，诸如，易失性存储器(例如，动态随机存取存储器(dram))、非易失性存储器(例如，只读存储器(rom))、闪存等；应用处理器芯片，诸如，中央处理器(例如，中央处理单元(cpu))、图形处理器(例如，图形处理单元(gpu))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如，模数转换器(adc)、专用集成电路(asic)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。

网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(wi-fi)(电气与电子工程师协会(ieee)802.11族等)、全球微波接入互操作性(wimax)(ieee802.16族等)、ieee802.20、长期演进(lte)、演进数据最优化(ev-do)、高速分组接入+(hspa+)、高速下行链路分组接入+(hsdpa+)、高速上行链路分组接入+(hsupa+)、增强型数据gsm环境(edge)、全球移动通信系统(gsm)、全球定位系统(gps)、通用分组无线业务(gprs)、码分多址(cdma)、时分多址(tdma)、数字增强型无绳电信(dect)、无线局域网(lan)、蓝牙、3g协议、4g协议和5g协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括被指定为根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。

其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(ltcc)、电磁干扰(emi)滤波器、多层陶瓷电容器(mlcc)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。

根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(cd)驱动器(未示出)、数字通用光盘(dvd)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。

电子装置1000可以是智能电话、个人数字助理(pda)、数字摄像机、数码相机、网络系统、计算机、监视器、平板pc、膝上型pc、上网本pc、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。

图2是示出电子装置的示例的示意性透视图。

参照图2，半导体装置可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或电连接到母板1110。此外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，并且芯片相关组件中的一些可以是半导体装置100。另外，电子装置不必限于智能电话1100，而是可以是其他电子装置。

半导体装置(或半导体封装件)

通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身不被使用，而被封装并且在封装状态下在电子装置等中使用。

需要半导体封装的原因在于：就电连接而言，半导体芯片与电子装置的主板之间的电路宽度存在差异。详细地，半导体芯片的连接垫(pad，也称为“焊盘”)的尺寸和半导体芯片的连接垫之间的间距非常细小，而在电子装置中使用的主板的组件安装垫的尺寸和主板的组件安装垫之间的间距显著大于半导体芯片的连接垫的尺寸和半导体芯片的连接垫之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片与主板之间的电路宽度的差异的封装技术。

在下文中，将参照附图更详细地描述通过上述封装技术制造的半导体装置。

图3是示出三维(3d)球栅阵列(bga)封装件安装在电子装置的主板上的情况的示意性截面图。

半导体芯片中的专用集成电路(asic)(诸如，图形处理单元(gpu))非常昂贵，因此以高良率对asic执行封装非常重要。为此目的，在安装半导体芯片之前，制备可使数千至数十万个连接垫重新分布的球栅阵列(bga)基板2210等，并且通过表面安装技术(smt)等将昂贵的半导体芯片(诸如，gpu2220等)安装在bga基板2210上并进行封装，随后，将所得结构最终安装在主板2110上。

另外，在gpu2220的情况下，需要使gpu2220与存储器(诸如，高带宽存储器(hbm))之间的信号路径显著减小。为此目的，使用将半导体芯片(诸如，hbm2240)安装在中介体2230上并随后进行封装并且随后堆叠在安装有gpu2220的封装件上的呈叠层封装(pop)形式的产品。然而，在这种情况下，装置的厚度过度增加，并且在使信号路径显著减小方面存在限制。

图4是示出2.5d硅中介体封装件安装在主板上的情况的示意性截面图。

作为用于解决上述问题的方法，可考虑通过将第一半导体芯片(诸如，gpu2220)和第二半导体芯片(诸如，hbm2240)彼此并排表面安装在硅中介体2250上并随后进行封装的2.5d中介体技术来制造半导体装置2310。在这种情况下，具有数千至数十万个连接垫的gpu2220和hbm2240可通过硅中介体2250重新分布，并且可以以最短路径彼此电连接。此外，当半导体装置2310再次安装在bga基板2210等上并重新分布时，半导体装置2310可最终安装在主板2110上。然而，在硅中介体2250中形成硅通路孔(tsv)非常困难，并且制造硅中介体2250所需的成本非常高，因此，硅中介体2250不利于增大面积以及降低成本。

图5是示出2.5d有机中介体封装件安装在主板上的情况的示意性截面图。

作为用于解决上述问题的方法，可考虑使用有机中介体2260代替硅中介体2250。例如，可考虑通过将第一半导体芯片(诸如，gpu2220)和第二半导体芯片(诸如，hbm2240)彼此并排表面安装在有机中介体2260上并随后进行封装的2.5d中介体技术来制造半导体装置2320。在这种情况下，具有数千至数十万个连接垫的gpu2220和hbm2240可通过有机中介体2260重新分布，并且可以以最短路径彼此电连接。此外，当半导体装置2320再次安装在bga基板2210等上并重新分布时，半导体装置2320可最终安装在主板2110上。此外，有机中介体可有利于增大面积以及降低成本。

另外，这样的半导体装置2320通过对在有机中介体2260上安装的芯片2220和2240执行封装件工艺然后模制芯片来制造。原因在于：当不执行模制工艺时，无法处理半导体装置，使得半导体装置可能无法连接到bga基板2210等。因此，通过模制来保持半导体装置的刚度。然而，如上所述，当执行模制工艺时，由于中介体2260的热膨胀系数(cte)与芯片2220和2240的模制材料的热膨胀系数(cte)之间的不匹配，可能出现半导体装置翘曲，可能使底部填充树脂的填充率劣化，并且在裸片与芯片2220和2240的模制材料之间可能出现裂纹。

在下文中，将参照附图详细地描述本公开中的各个示例性实施例。

图6是示出根据本公开中的示例性实施例的半导体封装件的示意性截面图，图7是示出图6中所示的半导体封装件的平面图。

参照图6和图7，根据本示例性实施例的半导体封装件300可包括中介体100以及设置在中介体100上的多个半导体芯片310a、310b和310c。在本示例性实施例中使用的中介体100可以是其中芯基板110和连接结构130彼此结合的混合中介体。

芯基板110可具有第一腔110ha和第二腔110hb，并且可包括：一个或更多个贯通过孔(through-via)123，使芯基板110的上表面和下表面彼此连接；以及多个无源组件125，可容纳在第一腔110ha和第二腔110hb中。第一绝缘层121和第二绝缘层122可分别设置在芯基板110的上表面和下表面上。

芯基板110可提供用于容纳多个无源组件125的空间，并且可用于增加中介体100的刚度。芯基板110可包括有机绝缘材料，例如，热固性树脂(诸如，环氧树脂)或热塑性树脂(诸如，聚酰亚胺)。在一些示例性实施例中，芯基板110可利用作为主要材料的绝缘材料和其他无机组分的混合物形成。例如，芯基板110可包括与无机填料混合的树脂或与无机填料一起浸在玻璃纤维中的树脂。在具体示例中，芯基板可利用abf(ajinomotobuild-upfilm)或半固化片形成。

第一绝缘层121可设置在芯基板110与连接结构130之间，并且可填充在第一腔110ha的至少一部分和第二腔110hb的至少一部分中，以包封多个无源组件125。连接到多个无源组件125中的每个无源组件125的第一布线层115a可设置在第一绝缘层121中和第一绝缘层121上。详细地，第一布线层115a可包括：第一布线图案112a，设置在第一绝缘层121的上表面上，并且连接到贯通过孔123；以及一个或更多个连接过孔113a，贯穿第一绝缘层121，并且连接到多个无源组件125的电极。

第二绝缘层122可设置在芯基板110的下表面上，并且连接到贯通过孔123的第二布线层115b可设置在第二绝缘层122的下表面上。多个无源组件125的电极可连接到第一布线层115a的连接过孔113a。多个无源组件125可包括例如高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(ltcc)、电磁干扰(emi)滤波器、多层陶瓷电容器(mlcc)等。然而，多个无源组件125不限于此，而是还可包括用于各种其他目的等的无源组件。

多个无源组件125可具有不同的尺寸和厚度。第一腔110ha和第二腔110hb的尺寸可等于或大于具有最大厚度的无源组件的尺寸。在平面图中，第一腔110ha可与包括彼此相邻的第一半导体芯片310a和第二半导体芯片310b的两个或更多个半导体芯片叠置。在平面图中，第二腔110hb可与包括彼此相邻的第二半导体芯片310b和第三半导体芯片310c的两个或更多个半导体芯片叠置。如此，可缩短相应半导体芯片经相应腔中的相应无源组件到相应第二电连接金属件的电路径。多个无源组件125可设置在一个参考表面上的相同高度上。在本示例性实施例中，多个无源组件125的一个表面可以彼此平行地布置在第二绝缘层122的上表面(参考表面)上。例如，多个无源组件125的下表面、芯基板110的下表面以及第二绝缘层122的上表面可彼此共面或者基本共面。

连接结构130可包括：绝缘构件131，设置在芯基板110的上表面上；以及多个重新分布层135，形成在绝缘构件131上。

示例了在本示例性实施例中使用的重新分布层135具有三级结构的情况。详细地，绝缘构件131可包括三个绝缘层，并且可包括例如感光电介质(pid)。重新分布层135可通过使用pid经光刻工艺以精细图案形成。

重新分布层135可包括：三级重新分布图案132，设置在三个绝缘层131上；以及重新分布过孔133，贯穿绝缘层131并且连接到重新分布图案132。最下层的重新分布层135可连接到设置在芯基板110上的第一布线层115a，并且最上层的重新分布层135(具体地，重新分布图案132)可被设置成一个或更多个连接焊盘132p。连接焊盘132p可通过一个或更多个第一电连接金属件360连接到第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c的一个或更多个连接垫310p。连接焊盘132p可包括表面处理层。表面处理层可通过例如电解镀金、无电镀金、有机可焊性保护剂(osp)或无电镀锡、无电镀银、无电镀镍/置换镀金、直接浸金(dig)镀覆、热风焊料整平(hasl)等形成，但不限于此。

如上所述，根据本示例性实施例的中介体100可通过将用于安装无源组件125的芯基板110和在芯基板110上以精细图案实现的连接结构130彼此结合来构造。因此，中介体100的整体厚度可相对小，无源组件125可与第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c相邻设置，并且在制造中介体100的工艺中，芯基板110可用作载体。

在下文中，将更详细地描述根据本示例性实施例的半导体封装件300中包括的各个组件。

第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c中的每者可以是在单个芯片中集成数量为数百至数百万或更多个元件而设置的集成电路(ic)。在这种情况下，半导体芯片中的每者的主体的基体材料可以是硅(si)、锗(ge)、砷化镓(gaas)等。各种电路可形成在主体中的每个上。

第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c的各个连接垫310p可将第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c电连接到另一组件(例如，中介体100)，并且连接垫310p中的每个连接垫的材料可以是诸如铝(al)等的任意导电材料。使连接垫310p暴露的一个或更多个钝化层可形成在各个主体上，并且可以是氧化物层、氮化物层等或者氧化物层和氮化物层的双层。还可在需要的位置设置一个或更多个绝缘层等。在一些示例性实施例中，单独的重新分布层还可形成在第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c的有效表面上，并且第一电连接金属件360可将连接垫310p连接到连接焊盘132p并且包括诸如焊料的低熔点金属。第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c可通过底部填充树脂330固定到中介体100上。

例如，第二半导体芯片310b可以是asic(诸如，gpu)。第一半导体芯片310a和第三半导体芯片310c可以是存储器(诸如，hbm)。也就是说，第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c中的每者可以是具有数十万或更多个输入/输出(i/o)端子的昂贵芯片，但不限于此。例如，第一半导体芯片310a和第三半导体芯片310c(为hbm等)可分别与第二半导体芯片310b(为asic(诸如，gpu)等)并排设置在第二半导体芯片310b的两侧。

中介体100的连接结构130可使第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c的各个连接垫310p重新分布。第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c中的每者的具有各种功能的数十至数百个连接垫310p可通过中介体100重新分布，并且可根据功能通过一个或更多个第二电连接金属件260物理连接和/或电连接到外部。如上所述，连接结构130可包括多个绝缘层131和设置在多个绝缘层131上的重新分布层135。示例了连接结构130的级数为三的情况，但连接结构130的级数可以是一或二，或者可大于三。

重新分布层135可用于使连接垫310p基本上重新分布。重新分布层135中的每者的材料可以是诸如铜(cu)、铝(al)、银(ag)、锡(sn)、金(au)、镍(ni)、铅(pb)、钛(ti)或它们的合金的导电材料。重新分布层135可根据相应层的设计执行各种功能。例如，重新分布层135可包括接地(gnd)图案、电力(pwr)图案、信号(s)图案等。这里，信号(s)图案可包括除接地(gnd)图案、电力(pwr)图案等之外的各种信号图案(诸如，数据信号图案等)。此外，重新分布层135可包括过孔垫和连接焊盘。

第一绝缘层121和第二绝缘层122中的每者的材料可以是热固性树脂(诸如，环氧树脂)、热塑性树脂(诸如，聚酰亚胺树脂)、其中热固性树脂或热塑性树脂与无机填料混合的树脂(例如，abf等)。第一布线层115a和第二布线层115b以及贯通过孔123可提供使连接结构130的重新分布层135和第二电连接金属件260彼此连接的布线结构。此外，第一布线层115a可连接到多个无源组件125，以使第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c电连接到其他电路层。例如，第一布线层115a和第二布线层115b以及贯通过孔123中的每者的材料可以是诸如铜(cu)、铝(al)、银(ag)、锡(sn)、金(au)、镍(ni)、铅(pb)、钛(ti)或它们的合金的导电材料。

第一钝化层210和第二钝化层220可保护中介体100免受外部物理损坏或化学损坏。详细地，第一钝化层210可设置在连接结构130的上表面上，以保护连接结构130(例如，重新分布层135)，并且第二钝化层220可设置在芯基板110的下表面上。第一钝化层210和第二钝化层220可分别包括使连接焊盘132p的一部分敞开的多个开口和使第二布线层115b的一部分敞开的开口。例如，第一钝化层210和第二钝化层220可利用与以上描述的第一绝缘层121和第二绝缘层122的绝缘材料相同的材料(例如，abf)形成。

凸块下金属层250可改善第二电连接金属件260的连接可靠性，从而改善半导体封装件300的板级可靠性。凸块下金属层250可形成在第二钝化层220的开口中，并且可电连接到第二布线层115b。凸块下金属层250可通过任意已知的金属化方法形成。也就是说，凸块下金属层250可包括诸如铜(cu)的任意已知金属。

第二电连接金属件260可将包括有机中介体的半导体封装件300物理连接或电连接到外部。例如，半导体封装件300可通过第二电连接金属件260安装在电子装置的主板上。第二电连接金属件260中的每者可利用导电材料(例如，焊料等)形成。然而，这仅是示例，并且第二电连接金属件260中的每者的材料不特别局限于此。第二电连接金属件260中的每者可以是焊盘、焊球、引脚等。第二电连接金属件260可形成为多层结构或单层结构。当第二电连接金属件260形成为多层结构时，第二电连接金属件260可包括铜(cu)柱和焊料。当第二电连接金属件260形成为单层结构时，第二电连接金属件260可包括锡-银焊料或铜(cu)。然而，这仅是示例，并且第二电连接金属件260不限于此。

第二电连接金属件260的数量、间距、设置形式等不受特别限制，而是可由本领域技术人员根据设计细节进行充分修改。例如，根据第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c的连接垫310p的数量，第二电连接金属件260可按照数十至数千或更多的数量设置或者按照数十至数千或更少的数量设置。第二电连接金属件260中的一些可设置在扇出区域中。扇出区域是指除了其中设置有第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c的区域之外的区域。也就是说，根据示例性实施例的包括混合中介体的半导体封装件300可以是扇出型半导体装置。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可实现多个输入/输出(i/o)端子，并且可易于3d互连。此外，与球栅阵列(bga)封装件、栅格阵列(lga)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可具有价格竞争力。

底部填充树脂330可将第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c固定到混合中介体100上。包括环氧树脂等的任意已知材料可用作底部填充树脂330的材料。在一些示例性实施例中，可省略底部填充树脂330。另外，尽管在附图中未示出，但是如果需要，可在中介体100上与第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c并排设置附加无源组件并随后封装。

在下文中，将参照图8a至图8f以及图9a至图9d描述制造图6中所示的半导体封装件的方法。将详细描述制造半导体封装件(具体地，混合中介体)的方法中的各种优点和效果。

图8a至图8f是示出制造芯基板的主要工艺的截面图。

参照图8a，可在具有彼此相对的第一表面110a和第二表面110b的芯基板110中形成第一腔110ha和第二腔110hb。

芯基板110可以是在第一表面110a和第二表面110b上设置有一个或更多个金属层的覆铜层压板(ccl)。图8a中所示的芯基板110(与单个半导体封装件对应的部分)可被理解为是大型板的一部分。可以以板为单位执行实际工艺，并且可最终(在图9d的工艺之后)对板进行切割，以获得单个封装件。可使用激光钻孔、机械钻孔、喷砂等执行形成第一腔110ha和第二腔110hb的工艺。

参照图8b，可将粘合膜410附着到芯基板110的第二表面110b，并且可将多个无源组件125设置在第一腔110ha和第二腔110hb中。

粘合膜410可以是包括环氧树脂的粘合带。多个无源组件125可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、ltcc、emi滤波器以及诸如mlcc的电容器。示例了多个无源组件125具有相同的厚度和相同的尺寸的形式，但是多个无源组件125可具有不同的尺寸和不同的厚度。第一腔110ha和第二腔110hb的尺寸可等于或大于具有最大厚度的无源组件的尺寸。多个无源组件125可彼此并排布置在粘合膜410上。

参照图8c，可在具有第一腔110ha和第二腔110hb(其中设置有多个无源组件125)的芯基板110的第一表面110a上形成第一绝缘层121。

在本工艺中，可使用诸如abf的绝缘材料形成第一绝缘层121，以覆盖芯基板110的第一表面110a，同时填充第一腔110ha的至少一部分和第二腔110hb的至少一部分。第一绝缘层121可包括包封多个无源组件125的包封区域121a和在后续工艺中用于第一布线层的平坦区域121b。

参照图8d，可去除粘合膜410，并且可在芯基板110的第二表面110b上形成第二绝缘层122。

在去除了粘合膜的表面上，第一绝缘层121的包封区域和多个无源组件125的一个表面可与芯基板110的第二表面一起暴露。可在去除了粘合膜410的表面上形成第二绝缘层122。类似于形成第一绝缘层的工艺，可通过层压或涂敷的方法使用诸如abf的绝缘材料来形成第二绝缘层122。

参照图8e，可在芯基板110和第一绝缘层121中形成通孔和通路孔(viahole)。

可通过对在其相对表面上设置有第一绝缘层121和第二绝缘层122的芯基板110钻孔形成通孔th，并且可形成部分地贯穿第一绝缘层121并且连接到多个无源组件125的电极的通路孔v'。可使用激光钻孔执行这样的钻孔工艺。在一些示例性实施例中，还可在第二绝缘层122中形成连接到无源组件125的附加通路孔(未示出)(参见图11)。

参照图8f，可形成贯通过孔123以及第一布线层115a和第二布线层115b以提供芯基板110的布线结构。

可通过单个镀覆工艺来执行本工艺。可在芯基板110的通孔th中形成贯通过孔123，以形成使芯基板110的相对表面彼此连接的电连接路径。可在第一绝缘层121上形成连接到多个无源组件125的第一布线层115a，并且可在第二绝缘层122上形成连接到贯通过孔123的第二布线层115b。第一布线层115a可包括：第一布线图案112a，设置在第一绝缘层121上；以及连接过孔113a，贯穿第一绝缘层121并且连接到多个无源组件125。

可通过上述工艺来制备嵌有多个无源组件125的芯基板110。图8f中所示的芯基板110可替代在制造混合中介体的后续工艺中用于形成连接结构130的载体的功能。因此，在形成连接结构的工艺中，可不单独使用载体。

图9a至图9d是用于描述制造混合中介体和半导体封装件的方法的主要工艺的截面图。

参照图9a，可在芯基板110上形成用于连接结构的绝缘层131。

绝缘层131可通过层叠或涂敷的方法形成在第一绝缘层121上，以覆盖第一布线层。如上所述，用于连接结构的绝缘层131可利用pid形成。因此，可通过光刻法以精细图案形成重新分布层。

参照图9b，可形成具有重新分布层135的连接结构130。

可通过如下步骤形成重新分布层135：通过光刻工艺在绝缘层131中形成孔，形成种子层，并且使用干膜等形成图案以及通过镀覆工艺填充图案。镀覆工艺可以是减成工艺、加成工艺、半加成工艺(sap)、改进的半加成工艺(msap)等，但不限于此。可通过按照期望的次数重复执行形成绝缘层131的工艺和形成重新分布层135的工艺来形成连接结构130。

参照图9c，可在第二绝缘层122的下表面上形成第二钝化层220，并且可在第二钝化层220中形成开口，使得第二布线层115b的部分区域暴露。随后，可在第二钝化层220上形成凸块下金属层250，以使凸块下金属层250通过开口连接到第二布线层115b。

此外，可通过在最上层的重新分布图案132上形成表面处理层来提供连接焊盘132p。在完成本工艺之后，如果需要，可执行四路测试(quadroutetest)、重新分布层135和布线结构的电测试等。

参照图9d，可将第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c安装在混合中介体100上。

在安装第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c这样的工艺之前，可在连接结构130的上表面上形成第一钝化层210，并且可在第一钝化层210中形成开口，使得连接焊盘132p的部分区域暴露。可使用第一电连接金属件360(诸如，焊料)将第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c的各个连接垫310p连接到连接焊盘132p，并且可通过底部填充树脂330将第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c稳固地固定到混合中介体100。

上述工艺仅是示例，并且如果需要，可添加、改变或删除一些工艺，或者可以以与上述顺序不同的顺序执行所述工艺。在一些示例性实施例中，在安装第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c的工艺之后，可在混合中介体100上另外形成围绕第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c的包封剂(参见图10)。在一些示例性实施例中，也可在形成第一钝化层210之后执行形成第二钝化层220和凸块下金属层250的工艺。

可对上述半导体封装件进行各种修改。例如，嵌在芯基板中的无源组件可由诸如半导体芯片的其他组件代替(参见图10)。此外，嵌在芯基板中的无源组件可连接到第二布线层并且连接到第一布线层(参见图11和图12)。

在下文中，将参考附图详细地描述根据本公开中的各个示例性实施例的半导体封装件。

图10是示出根据本公开中的另一示例性实施例的半导体封装件的示意性截面图。

参照图10，可理解的是，除了使用附加半导体芯片320代替第一腔110ha中的无源组件以及形成了包封剂340之外，根据本示例性实施例的半导体封装件300a具有与图6和图7中所示的结构相似的结构。除非有相反的明确描述，否则可参照对图6和图7中所示的半导体封装件300的相同或相似组件的描述来理解根据本示例性实施例的组件。

在本示例性实施例中，无源组件125可容纳在第二腔110hb中，并且附加半导体芯片320可容纳在第一腔110ha中。当芯基板包括如上所述的多个腔时，除了无源组件之外，诸如半导体芯片的另一种类型的组件可容纳在腔中的一些腔中或其中安装有无源组件的腔的剩余空间中。

此外，包封剂340可设置在中介体100上，以围绕第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c。在本示例性实施例中，包封剂340的上表面可与第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c的上表面基本上共面，使得第一半导体芯片310a、第二半导体芯片310b和第三半导体芯片310c的上表面暴露。

图11是示出根据本公开中的另一示例性实施例的半导体封装件的示意性截面图。

参照图11，可理解的是，除了多个无源组件125连接到第二布线层115b并且连接到第一布线层115a之外，根据本示例性实施例的半导体封装件300b具有与图6和图7中所示的结构相似的结构。除非有相反的明确描述，否则可参照对图6和图7中所示的半导体封装件300的相同或相似组件的描述来理解根据本示例性实施例的组件。

在本示例性实施例中，多个无源组件125可连接到第二布线层115b并且连接到第一布线层115a。第二布线层115b可包括：第二布线图案112b，设置在第二绝缘层122的下表面上并且连接到贯通过孔123；以及一个或更多个第二连接过孔113b，贯穿第二绝缘层122并且连接到无源组件125。在本示例性实施例中，示例了其中第一布线层115a和第二布线层115b连接到无源组件125的两个相对表面的形式，但在另一示例性实施例中，仅第二布线层115b(而非第一布线层115a)可连接到无源组件125的一个表面。

图12是示出根据本公开中的另一示例性实施例的半导体封装件的示意性截面图。

参照图12，可理解的是，除了使用附加半导体芯片320代替第一腔110ha中的无源组件并且使附加半导体芯片320以及多个无源组件125连接到第一布线层115a和第二布线层115b两者之外，根据本示例性实施例的半导体封装件300c具有与图6和图7中所示的结构相似的结构。除非明确相反地描述，否则可参照对图6和图7中所示的半导体封装件300的相同或相似组件的描述来理解根据本示例性实施例的组件。

类似于图11中所示的另一示例性实施例，第二布线层115b可包括：第二布线图案112b，设置在第二绝缘层122的下表面上并且连接到贯通过孔123；以及一个或更多个第二连接过孔113b，贯穿第二绝缘层122并且连接到无源组件125。

在本示例性实施例中，附加半导体芯片320以及无源组件125可连接到第一布线层115a和第二布线层115b。附加半导体芯片320可以是在其上表面和下表面上设置有连接垫320p的半导体芯片。附加半导体芯片320可以是例如功率器件芯片，诸如，绝缘栅双极型晶体管(igbt)和场效应晶体管(fet)。例如，附加半导体芯片320可连接到第一布线层115a和第二布线层115b中的至少一者。

图13是示出根据本公开中的另一示例性实施例的半导体封装件的示意性截面图。

参照图13，可理解的是，除了芯基板110'包括多个芯层110a和110b之外，根据本示例性实施例的半导体封装件300d具有与图6和图7中所示的结构相似的结构。除非有相反的明确描述，否则可参照对图6和图7中所示的半导体封装件300的相同或相似组件的描述来理解根据本示例性实施例的组件。

在本示例性实施例中使用的芯基板110'可包括第一芯层110a和第二芯层110b。第一芯层110a和第二芯层110b可结合到设置在其间的中间绝缘层124。芯基板110'可包括贯穿第一芯层110a和第二芯层110b以及中间绝缘层124的贯通过孔123。类似于图6中所示的芯基板110，第一芯层110a可包括第一腔110ha和第二腔110hb，多个无源组件125可安装在相应的腔110ha和110hb中并且可电连接到第一布线层115a。

在上述示例性实施例中，示例了其中芯基板包括多个腔的形式，但是芯基板可包括单个腔。此外，安装在腔中的无源组件的数量不限于多个，而是可以是一个。无源组件和半导体芯片也可一起安装在同一腔中。

如以上所阐述的，根据本公开中的示例性实施例，中介体的一部分可用作芯基板，并且无源组件可嵌在芯基板中，使得无源组件可设置在与半导体芯片相邻的区域中。芯基板可在制造中介体的工艺中用作载体，使得可在不使用单独的载体的情况下形成中介体的连接结构(也就是说，重新分布层)。

虽然以上已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离本发明的由所附权利要求限定的范围的情况下，可以进行修改和变型。