半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体技术的发展，传统的平面式的金属-氧化物半导体场效应晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(fin fet)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的金属-氧化物半导体场效应晶体管相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。
3.随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称gaa)结构的鳍式场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。
4.然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，提升所述半导体结构的性能。
6.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：基底，所述基底包括第一区、以及与所述第一区相邻的第二区，所述第一区包围所述第二区；位于所述第一区表面的第一掺杂层，所述第一掺杂层内掺杂有第一导电类型离子，且所述第一导电类型离子具有第一浓度；位于所述第二区表面的第二掺杂层，所述第二掺杂层内掺杂有第一导电类型离子，所述第一导电类型离子具有第二浓度，且所述第二浓度小于所述第一浓度；位于所述第二掺杂层表面的第一沟道柱，所述第一沟道柱内掺杂有第二导电类型离子，且所述第二导电类型离子的导电类型和所述第一导电类型离子的导电类型相反。
7.可选的，所述第一浓度的范围为5.0e20 atm/立方厘米～3.0e22atm/立方厘米；所述第二浓度的范围为3.0e20 atm/立方厘米～1.0e22atm/立方厘米。
8.可选的，所述基底还包括：第三区，且所述第三区与所述第一区相邻；所述半导体结构还包括：位于所述第三区表面的初始掺杂层；位于部分所述第三区表面的第二沟道柱。
9.可选的，还包括：位于所述第一区和第三区上的隔离层，且所述隔离层覆盖部分所述第一沟道柱侧壁表面和部分所述第二沟道柱侧壁表面。
10.可选的，还包括：位于所述第一沟道柱侧壁表面的第一栅极结构，所述第一栅极结构顶部表面低于所述第一沟道柱顶部表面，且所述第一栅极结构还延伸至部分隔离层表面；位于所述第二沟道柱侧壁表面形成第二栅极结构，所述第二栅极结构顶部表面低于所
述第二沟道柱顶部表面，且所述第二栅极结构还延伸至部分隔离层表面；位于所述基底上的介质层，所述第一沟道柱、第一栅极结构、第二沟道柱、以及第二栅极结构位于所述介质层内；位于所述介质层内的第一导电插塞、第二导电插塞、第三导电插塞、第四导电插塞、第五导电插塞以及第六导电插塞，所述第一导电插塞与所述第一栅极结构电连接，所述第二导电插塞与所述第一沟道柱顶部电连接，所述第三导电插塞与所述第一掺杂层电连接，所述第四导电插塞与所述第二栅极结构电连接，所述第五导电插塞与所述第二沟道柱顶部电连接，所述第六导电插塞与所述初始掺杂层电连接。
11.可选的，当所述第一区和第二区用于形成p型器件，所述第一掺杂层的材料包括：硅、锗或者硅锗，所述第二掺杂层的材料包括：硅、锗或者硅锗；当所述第一区和第二区用于形成n型器件，所述第一掺杂层的材料包括：硅、砷化镓或者铟镓砷；所述第二掺杂层的材料包括：硅、砷化镓或者铟镓砷。
12.可选的，当所述第一区和第二区用于形成p型器件，所述第一导电类型离子包括：硼离子或者铟离子，所述第二导电类型离子包括：磷离子或者砷离子；当所述第一区和第二区用于形成n型器件，所述第一导电类型离子包括：磷离子或者砷离子，所述第二导电类型离子包括：硼离子或者铟离子。
13.相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区、以及与所述第一区相邻的第二区，所述第一区包围所述第二区；在所述第一区表面形成第一掺杂层，所述第一掺杂层内掺杂有第一导电类型离子，且所述第一导电类型离子具有第一浓度；在所述第二区表面形成第二掺杂层，所述第一掺杂层内掺杂有第一导电类型离子，所述第一导电类型离子具有第二浓度，且所述第二浓度小于所述第一浓度；在所述第二掺杂层表面形成第一沟道柱，所述第一沟道柱内掺杂有第二导电类型离子，且所述第二导电类型离子的导电类型和所述第一导电类型离子的导电类型相反。
14.可选的，所述基底还包括：第三区，且所述第三区与所述第一区相邻；所述半导体结构的形成方法还包括：在形成所述第一掺杂层之前，在所述第三区表面形成初始掺杂层。
15.可选的，所述初始掺杂层还位于所述第二区表面；所述初始掺杂层的形成方法包括：在所述第一区、第二区、以及第三区表面形成初始掺杂材料膜；去除所述第一区表面的初始掺杂材料膜，在所述第二区和第三区表面形成所述初始掺杂层。
16.可选的，还包括：形成所述初始掺杂材料膜之后，去除所述第一区表面的初始掺杂材料膜之前，在所述第二区表面形成第一牺牲沟道柱，在部分所述第三区表面形成第二沟道柱。
17.可选的，所述第一牺牲沟槽柱和所述第二沟道柱的形成方法包括：在所述初始掺杂材料膜表面形成沟道材料膜；在所述沟道材料膜上形成图形化层，所述图形化层覆盖部分沟道材料膜表面；以所述图形化层为掩膜，刻蚀所述沟道材料膜，直至暴露出所述初始掺杂材料膜表面，在所述第二区上形成第一牺牲沟道柱，在部分所述第三区上形成所述第二沟道柱。
18.可选的，所述第二掺杂层和第一沟道柱的形成方法包括：在所述第一区和第二区表面形成初始隔离层；在所述初始隔离层内形成暴露出所述初始掺杂层表面的第一开口；刻蚀所述第一开口底部的初始掺杂层，直至暴露出基底表面，在所述第一开口底部形成第二开口；在所述第二开口内形成所述第二掺杂层；在所述第一开口内形成所述第一沟道柱，
且所述第一沟道柱位于所述第二掺杂层表面。
19.可选的，所述第一开口的形成方法包括：去除所述第一牺牲沟道柱，在所述初始隔离层内形成所述第一开口。
20.可选的，还包括：形成所述初始隔离层之前，在所述第二沟道柱顶部表面和第一牺牲沟道柱顶部表面形成第二保护层，且所述第二保护层和初始隔离层、所述第二沟道柱、以及第一牺牲材料膜的材料不同；形成所述第一牺牲沟道柱和第二沟道柱的过程中，形成所述第二保护层。
21.可选的，所述初始隔离层还位于所述第三区上，且所述初始隔离层覆盖所述第二沟道柱侧壁表面；所述初始隔离层的形成方法包括：在所述第一区、第二区以及第三区上形成隔离材料膜，所述隔离材料膜覆盖所述第一牺牲沟道柱侧壁表面和第二沟道柱侧壁表面；平坦化所述隔离材料膜，直至暴露出所述第二保护层顶部表面，形成所述初始隔离层。
22.可选的，还包括：形成所述第一沟道柱之后，刻蚀所述初始隔离层，使所述初始隔离层形成隔离层，且所述隔离层的顶部表面低于所述第二沟道柱的顶部表面。
23.可选的，还包括：形成所述第一牺牲沟道柱和所述第二沟道柱之后，去除所述第一区表面的初始掺杂材料膜之前，在所述第一牺牲沟道柱和所述第二沟道柱侧壁表面形成第一保护层，所述第一保护层和所述第一牺牲沟道柱、所述第二沟道柱、以及所述初始隔离层的材料不同。
24.可选的，所述第一保护层的形成方法还包括：在所述初始掺杂材料膜表面、第一牺牲沟道柱侧壁表面和顶部表面、以及第二沟道柱侧壁表面和顶部表面形成第一保护材料膜；回刻蚀所述第一保护材料膜，直至暴露出所述初始掺杂材料膜表面、以及第一牺牲沟道柱和第一沟道柱顶部表面，在第一牺牲沟道柱和第二沟道柱侧壁表面形成所述第一保护层。
25.可选的，还包括：形成所述隔离层之后，在所述第一沟道柱侧壁表面形成第一栅极结构，所述第一栅极结构顶部表面低于所述第二沟道柱顶部表面，且所述第一栅极结构还延伸至部分隔离层表面；在所述第二沟道柱侧壁表面形成第二栅极结构，所述第二栅极结构顶部表面低于所述第二沟道柱顶部表面，且所述第二栅极结构还延伸至部分隔离层表面；在所述基底上形成介质层，所述第一沟道柱、第一栅极结构、第二沟道柱、以及第二栅极结构位于所述介质层内；在所述介质层内形成第一导电插塞、第二导电插塞、第三导电插塞、第四导电插塞、第五导电插塞以及第六导电插塞，所述第一导电插塞与所述第一栅极结构电连接，所述第二导电插塞与所述第一沟道柱顶部电连接，所述第三导电插塞与所述第一掺杂层电连接，所述第四导电插塞与所述第二栅极结构电连接，所述第五导电插塞与所述第二沟道柱顶部电连接，所述第六导电插塞与所述初始掺杂层电连接。
26.与现有技术相比，本发明的技术方案具有以下有益效果：
27.本发明技术方案提供的半导体结构中，由于位于基底的第一区上的第一掺杂层内的第一导电类型离子具有第一浓度，位于第二区上的第二掺杂层内的第一导电类型离子具有第二浓度，且所述第二浓度小于所述第一浓度，所述第一掺杂层和所述第二掺杂层共同用于作为半导体器件的源漏区。一方面，所述第一掺杂层内掺杂的第一导电类型离子的浓度较高，有利于降低所述第一掺杂层的电阻率，使得所述源漏区的电阻降低，进而有利于所述半导体结构的性能。另一方面，所述第二掺杂层内掺杂的第一导电类型离子的浓度较低，
并且所述第二掺杂层位于所述第一沟道柱的底部，从而扩散进入第一沟道柱内的离子较少。同时，所述第一沟道柱内掺杂有第二导电类型离子，且所述第二导电类型离子的导电类型和第一导电类型离子的导电类型相反，由于扩散进入第一沟道柱内的第一导电类型离子较少，从而有效减少了电子空穴对的复合，能够有效保证第一沟道柱内的载流子浓度，即，具有较好的沟道迁移率，形成的半导体结构的性能较好。
28.本发明技术方案提供的半导体结构的形成方法中，在所述第一区表面形成第一掺杂层，所述第一掺杂层内掺杂有第一导电类型离子，且所述第一导电类型离子具有第一浓度；在所述第二区表面形成第二掺杂层，所述第一掺杂层内掺杂有第一导电类型离子，所述第一导电类型离子具有第二浓度，且所述第二浓度小于所述第一浓度。所述第一掺杂层和所述第二掺杂层共同用于作为半导体器件的源漏区。一方面，所述第一掺杂层内掺杂的第一导电类型离子的浓度较高，有利于降低所述第一掺杂层的电阻率，使得所述源漏区的电阻降低，进而有利于所述半导体结构的性能。另一方面，所述第二掺杂层内掺杂的第一导电类型离子的浓度较低，并且所述第二掺杂层位于所述第一沟道柱的底部，从而扩散进入第一沟道柱内的离子较少。并且，所述第一沟道柱内掺杂有第二导电类型离子，且所述第二导电类型离子的导电类型和第一导电类型离子的导电类型相反，由于扩散进入第一沟道柱内的第一导电类型离子较少，能够有效减少了电子空穴对的复合，从而有效保证第一沟道柱内的载流子浓度，即，具有较好的沟道迁移率，形成的半导体结构的性能较好。
附图说明
29.图1是一种半导体结构的结构示意图；
30.图2至图14是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
31.正如背景技术所述，现有半导体结构的性能较差。
32.以下结合附图进行详细说明，半导体结构的性能较差的原因，图1是一种半导体结构的结构示意图。
33.请参考图1，所述半导体结构包括：基底100，所述基底100包括：第一区i和第二区ii；位于所述第一区i上的第一源漏掺杂层110，所述第一源漏掺杂层110内掺杂有第一离子；位于所述第二区ii上的第二源漏掺杂层120，所述第二源漏掺杂层120内掺杂有第二离子；位于所述第一区i上的第一沟道柱130，所述第一沟道柱130内掺杂有第三离子，且所述第三离子的导电类型和所述第一离子的导电类型相反；位于所述第二区ii上的第二沟道柱140，所述第二沟道柱140内掺杂有第四离子，且所述第四离子的导电类型和所述第二离子的导电类型相反；位于所述第一区i和第二区ii上的隔离层150，所述隔离层150覆盖部分所述第一沟道柱130和第二沟道柱140，且所述隔离层150顶部表面低于所述第一沟道柱130顶部表面、以及第二沟道柱140顶部表面；位于所述第一沟道柱130侧壁表面的第一栅极结构160；位于所述第二沟道柱140侧壁表面的第二栅极结构170。
34.上述结构中，所述第一沟道柱130和第二沟道柱140为所述半导体结构提供沟道，且所述第一栅极结构160和第二栅极结构170为环绕形栅结构，具有良好的栅控能力、且能够很好地抑制短沟道效应，有效减小了漏电流。同时，所述第一区和i第二区ii上形成的器
件类型不同，所述第一区i用于形成n半导体器件，所述第二区ii用于形成p型半导体器件，因此，所述半导体结构具有两种类型的器件。
35.所述第一源漏掺杂层110用于形成源漏区，所述第一沟道柱130用于形成沟道。当所述第一源漏掺杂层110内掺杂的第一离子的浓度较高时，所述第一源漏掺杂层110的电阻率较低，有利于降低所述第一源漏掺杂层110的电阻，使得形成的半导体结构的性能较好。然而，位于第一沟道柱130底部部分的第一源漏掺杂层110内的第一离子的浓度较高，第一离子容易扩散进入第一沟道柱130内，由于第一离子和第三离子的导电类型相反，较多地发生电子空穴对的复合，导致第一沟道柱内130的载流子的浓度降低，即，不利于沟道内载流子迁移率，形成的半导体结构的性能仍较差。相反地，当所述第一源漏掺杂层110内的第一离子的浓度较低时，位于第一沟道柱130底部部分的第一源漏掺杂层110内的第一离子的浓度较低，扩散进入沟道柱内的第一离子较少，有效减少了电子空穴对的复合，能够有效保证第一沟道柱130内的载流子浓度，即，具有较好的沟道载流子迁移率，形成的半导体结构的性能较好。然而，掺杂的第一离子的浓度较低时，不利于降低所述第一源漏掺杂层110的电阻，形成的半导体结构的性能仍较差。同样，对于第二区ii上形成的器件，存在同样的问题。
36.为解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区、以及与所述第一区相邻的第二区，所述第一区包围所述第二区；在所述第一区表面形成第一掺杂层，所述第一掺杂层内掺杂有第一导电类型离子，且所述第一导电类型离子具有第一浓度；在所述第二区表面形成第二掺杂层，所述第一掺杂层内掺杂有第一导电类型离子，所述第一导电类型离子具有第二浓度，且所述第二浓度小于所述第一浓度；在所述第二掺杂层表面形成第一沟道柱，所述第一沟道柱内掺杂有第二导电类型离子，且所述第二导电类型离子的导电类型和所述第一导电类型离子的导电类型相反。所述方法形成的半导体结构的性能较好。
37.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
38.图2至图14是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
39.请参考图2，提供基底200，所述基底200包括第一区i、以及与所述第一区i相邻的第二区ii，所述第一区i包围所述第二区ii。
40.所述基底200还包括：第三区iii，且所述第三区iii与所述第一区i相邻。
41.所述基底200的材料为半导体材料。在本实施例中，所述基底200的材料为硅。在其他实施例中，所述基底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
42.在本实施例中，所述第一区i和第二区ii用于形成p型器件，所述第三区iii用于形成n型器件。在另一实施例中，所述第一区和第二区用于形成n型器件，所述第三区用于形成p型器件。
43.接着，在所述第三区iii表面形成初始掺杂层。
44.在本实施例中，所述初始掺杂层还位于所述第二区ii表面，具体形成所述初始掺杂层的过程请参考图3至图。
45.请参考图3，在所述第一区i、第二区ii、以及第三区iii表面形成初始掺杂材料膜
210。
46.所述初始掺杂材料膜210为后续形成初始掺杂层提供材料。
47.所述初始掺杂材料膜210的材料包括：硅、锗、硅锗、砷化镓或者铟镓砷。
48.在本实施例中，所述初始掺杂材料膜210的材料为硅。
49.所述初始掺杂材料膜210的形成工艺包括：外延生长工艺。在形成所述初始掺杂材料膜210的过程中，采用原位掺杂工艺在所述初始掺杂材料膜210内掺杂离子。
50.所述初始掺杂材料膜210用于后续形成初始掺杂层，且位于第三区iii上的初始掺杂层作为器件的源漏区。
51.当半导体结构为p型器件时，所述初始掺杂材料膜210的材料包括：硅、锗或者硅锗；所述初始掺杂材料膜210内掺杂的离子为p型离子，p型离子包括硼离子或者铟离子；当半导体结构为n型器件时，所述初始掺杂材料膜210的材料包括：硅、砷化镓或者铟镓砷；所述初始掺杂材料膜210内掺杂的离子为n型离子，n型离子包括磷离子或砷离子。
52.在本实施例中，所述第三区iii用于形成n型器件，因此，所述初始掺杂材料膜210内的材料为硅，所述初始掺杂材料膜210内掺杂的离子为n型离子，磷离子。
53.在本实施例中，形成所述初始掺杂材料膜210之后，后续去除所述第一区i表面的初始掺杂材料膜210之前，还包括：在所述第二区iiii表面形成第一牺牲沟道柱，在部分所述第三区iii表面形成第二沟道柱，具体形成所述第一牺牲沟道柱和第二沟道柱的过程请参考图4至图5。
54.请参考图4，在所述初始掺杂材料膜210表面形成沟道材料膜220。
55.所述沟道材料膜220为后续形成第一牺牲沟道柱和第二沟道柱提供材料。
56.所述沟道材料膜220的材料包括：硅、锗、硅锗或者砷化镓。
57.在本实施例中，所述沟道材料膜220的材料为硅。
58.所述沟道材料膜220的形成工艺包括：外延生长工艺。在形成所述沟道材料膜220的过程中，采用原位掺杂工艺在所述沟道材料膜220内掺杂离子。
59.在本实施例中，由于在后续制程中，所述第三区iii上形成的第二沟道柱用于形成n型器件的沟道，所述第二区ii上形成的第一牺牲沟道柱将被去除，因此，在所述沟道材料膜220内掺杂的离子为p型离子，例如，硼离子或者铟离子，从而满足工艺要求。
60.在本实施例中，还包括：在所述沟道材料膜220表面形成第二保护材料膜(未标示)。
61.所述第二保护材料膜为后续形成第二保护层提供材料。
62.所述第二保护材料膜的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或者氮氧化硅。
63.在本实施例中，所述第二保护材料膜的材料为氮化硅。
64.请参考图5，在所述沟道材料膜220上形成图形化层(图中未示出)，所述图形化层覆盖部分沟道材料膜220表面；以所述图形化层为掩膜，刻蚀所述沟道材料膜220，直至暴露出所述初始掺杂材料膜210表面，在所述第二区ii上形成第一牺牲沟道柱221，在部分所述第三区iii上形成所述第二沟道柱222。
65.具体的，在本实施例中，刻蚀所述沟道材料膜220和位于沟道材料膜表面的第二保护材料膜，使所述沟道材料膜220形成第一牺牲沟道柱221和所述第二沟道柱222，使所述第
二保护材料膜形成第二保护层(图中未示出)，所述第二保护层位于所述第一牺牲沟道柱221顶部表面和所述第二沟道柱222顶部表面。
66.所述第二保护层的作用在于，一方面，在以所述图形化层刻蚀所述沟道材料膜220的过程中，保护所述沟道材料膜220表面，避免所述沟道材料膜220受到刻蚀工艺的影响；另一方面，减少后续工艺对第一牺牲沟道柱221和第二沟道柱222的影响，有利于提高形成的第一牺牲沟道柱221和第二沟道柱222的性能。
67.在本实施例中，还包括：形成所述第一牺牲沟道柱221和第二沟道柱222之后，去除所述图形化层。
68.请参考图6，形成所述第一牺牲沟道柱221和所述第二沟道柱222之后，在所述第一牺牲沟道柱221和所述第二沟道柱222侧壁表面形成第一保护层223，所述第一保护层223和所述第一牺牲沟道柱221、以及所述第二沟道柱222的材料不同。
69.所述第一保护层223的作用，一方面，保护所述第一牺牲沟道柱221和第二沟道柱222的侧壁表面，减少其受到后续刻蚀工艺的影响；另一方面，减少后续形成初始隔离层的过程中，对第一牺牲沟道柱221和第二沟道柱222，尤其是第二沟道柱222材料的损耗，从而保证所述第二沟道柱222能够满足工艺需求。
70.在本实施例中，所述第一保护层223的材料还和后续形成的初始隔离层的材料不同。
71.所述第一保护层223的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、碳氮氧化硅或者氮氧化硅。
72.在本实施例中，所述第一保护层223的材料为氮化硅。
73.所述第一保护层223的形成方法包括：在所述初始掺杂材料膜210表面、第一牺牲沟道柱221侧壁表面和顶部表面、以及第二沟道柱222侧壁表面和顶部表面形成第一保护材料膜(图中未示出)；回刻蚀所述第一保护材料膜，直至暴露出所述初始掺杂材料膜210表面、以及第一牺牲沟道柱221和第二沟道柱222顶部表面，在第一牺牲沟道柱221和第二沟道柱222侧壁表面形成所述第一保护层223。
74.请参考图7，形成所述第一牺牲沟道柱221和第二沟道柱222之后，去除所述第一区i表面的初始掺杂材料膜210，在所述第二区ii和第三区iii表面形成所述初始掺杂层230。
75.去除所述第一区i表面的初始掺杂材料膜210的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
76.需要说明的是，位于第三区iii表面的初始掺杂层230后续作为在第三区iii上形成的半导体器件的源漏区，位于第ii区表面的初始掺杂层230后续被去除且被第二掺杂层取代，以提高形成的半导体结构的性能。
77.请参考图8，在所述第二区ii和第三区iii表面形成所述初始掺杂层230之后，在所述第一区i表面形成第一掺杂层240，所述第一掺杂层240内掺杂有第一导电类型离子，且所述第一导电类型离子具有第一浓度。
78.所述第一掺杂层240作为半导体器件的源漏区。
79.所述第一掺杂层240的形成工艺包括：外延生长工艺。在形成所述第一掺杂层240的过程中，采用原位掺杂工艺在所述第一掺杂层240内掺杂所述第一导电类型离子。
80.在其他实施例，还可以采用离子注入工艺掺杂所述第一导电类型离子。
81.当第一区i和第二区ii用于形成p型器件，所述第一掺杂层240的材料包括：硅、锗或者硅锗；所述第一导电类型离子为p型离子，包括：硼离子或者铟离子；当第一区i和第二区ii用于形成n型器件，所述第一掺杂层240的材料包括：硅、砷化镓或铟镓砷；所述第一导电类型离子为p型离子，包括：磷离子或者砷离子。
82.在本实施例中，所述第一区i和第二区ii用于形成p型器件，所述第一掺杂层240的材料为硅锗，所述第一导电类型离子为硼离子。
83.所述第一浓度的范围为5.0e20 atm/立方厘米～3.0e22atm/立方厘米。
84.形成所述第一掺杂层240之后，在所述第二区ii表面形成第二掺杂层，所述第二掺杂层内掺杂有第一导电类型离子，所述第一导电类型离子具有第二浓度，且所述第二浓度小于所述第一浓度；在所述第二掺杂层表面形成第一沟道柱，所述第一沟道柱内掺杂有第二导电类型离子，且所述第二导电类型离子的导电类型和所述第一导电类型离子的导电类型相反，具体形成所述第二掺杂层和第一沟道柱的过程请参考图9至图12。
85.请参考图9，在所述第一区i和第二区ii表面形成初始隔离层250。
86.所述初始隔离层250的作用在于，一方面，用于后续形成隔离层，以便对器件的源漏区和第一栅极结构、以及第二栅极结构进行电隔离；另一方面，为后续形成第一沟道柱提供支撑。
87.在本实施例中，所述初始隔离层250还位于所述第三区iii上，所述初始隔离层250覆盖所述第二沟道柱222侧壁表面。
88.在本实施例中，所述初始隔离层250暴露出位于所述第一牺牲沟道柱221顶部表面和第二沟道柱222顶部表面的第二保护层223。
89.所述初始隔离层250的形成方法包括：在所述第一区i、第二区ii以及第三区iii上形成隔离材料膜(图中未示出)，所述隔离材料膜覆盖所述第一牺牲沟道柱221侧壁表面和第二沟道柱222侧壁表面；平坦化所述隔离材料膜，直至暴露出所述第二保护层顶部表面，形成所述初始隔离层250。
90.所述隔离材料膜的材料和第一保护层223、以及第二保护层的材料不同，使得后续平坦化所述隔离材料膜、以及刻蚀初始隔离层240形成隔离层的过程中，保护所述第一牺牲沟道柱221和第二沟道柱222，减少其受到工艺的影响，使得形成的半导体结构的性能较好。
91.所述隔离材料膜的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、碳氮氧化硅或者氮氧化硅，相应的，所述初始隔离层250的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、碳氮氧化硅或者氮氧化硅。
92.在本实施例中，所述初始隔离层250的材料为氧化硅。
93.请参考图10，在所述初始隔离层250内形成暴露出所述初始掺杂层230表面的第一开口；刻蚀所述第一开口261底部的初始掺杂层230，直至暴露出基底200表面，在所述第一开口261底部形成第二开口262。
94.具体的，在本实施例中，所述第一开口261暴露出第二区ii上的初始掺杂层230；所述第二开口262暴露出第二区ii上的基底200表面。
95.所述第一开口261的形成方法包括：去除所述第一牺牲沟道柱221，在所述初始隔离层250内形成所述第一开口261。
96.去除所述第一牺牲沟道柱221的工艺包括：干法刻蚀工艺和湿法刻蚀工艺的一种
或者两种组合。
97.刻蚀所述第一开口261底部的初始掺杂层230的工艺包括：干法刻蚀工艺和湿法刻蚀工艺的一种或者两种组合。
98.在本实施例中，所述第一牺牲沟道柱221和所述初始掺杂层230的材料相同，因而，可以采用同一刻蚀工艺，为干法刻蚀工艺，去除所述第一牺牲沟道柱221和刻蚀所述第一开口261底部的初始掺杂层231，从而节省工艺步骤和时间。
99.在本实施例中，所述干法刻蚀工艺的参数包括：采用的刻蚀气体包括：chf3、o2和he，其中，chf3的流量为40标准毫升/分～800标准毫升/分，o2的流量为50标准毫升/分～400标准毫升/分，he的流量为30标准毫升/分～600标准毫升/分。
100.请参考图11，在所述第二开口262内形成所述第二掺杂层270。
101.所述第二掺杂层270内掺杂有第一导电类型离子，且所述第一导电类型离子具有第二浓度。
102.所述第二浓度的范围为3.0e20 atm/立方厘米～1.0e22atm/立方厘米。
103.由于位于基底200的第一区i上的第一掺杂层240内的第一导电类型离子具有第一浓度，位于第二区ii上的第二掺杂层270内的第一导电类型离子具有第二浓度，且所述第二浓度小于所述第一浓度，所述第一掺杂层240和所述第二掺杂层270共同用于作为半导体器件的源漏区。一方面，所述第一掺杂层240内掺杂的第一导电类型离子的浓度较高，有利于降低所述第一掺杂层240的电阻率，使得所述源漏区的电阻降低，进而有利于所述半导体结构的性能。另一方面，所述第二掺杂层270内掺杂的第一导电类型离子的浓度较低，并且所述第二掺杂层270位于后续形成的第一沟道柱的底部，从而扩散进入第一沟道柱内的离子较少。同时，后续形成的第一沟道柱内掺杂有第二导电类型离子，且所述第二导电类型离子的导电类型和第一导电类型离子的导电类型相反，由于扩散进入第一沟道柱内的第一导电类型离子较少，从而有效减少了电子空穴对的复合，能够有效保证第一沟道柱内的载流子浓度，即，具有较好的沟道迁移率，形成的半导体结构的性能较好。
104.所述第二掺杂层270的形成工艺为外延生长工艺。在形成所述第二掺杂层270的过程中，采用原位掺杂工艺在所述第二掺杂层270内掺杂所述第一导电类型离子。
105.在其他实施例，还可以采用离子注入工艺掺杂所述第一导电类型离子。
106.在本实施例中，所述第一区i和第二区ii用于形成p型器件，所述第二掺杂层270的材料为硅锗，所述第一导电类型离子为硼离子。
107.请参考图12，在所述第一开口261内形成所述第一沟道柱280，且所述第一沟道柱280位于所述第二掺杂层270表面。
108.所述第一沟道柱280为第一区i和第二区ii上形成的器件提供沟道。
109.所述第一沟道柱的材料包括：硅、锗、硅锗或者砷化镓。
110.在本实施例中，所述沟道材料膜220的材料为硅。
111.所述第一沟道柱280的形成工艺包括外延生长工艺。在形成所述第一沟道柱的过程中，采用原位掺杂工艺在所述第一沟道柱280内掺杂第二导电类型离子。
112.当第一区i和第二区ii用于形成p型器件，所述第二导电类型离子为n型离子，包括：磷离子或者砷离子；当第一区i和第二区ii用于形成n型器件，所述第二导电类型离子为p型离子，包括：硼离子或者铟离子。
113.在本实施例中，所述第一区i和第二区ii用于形成p型器件，所述第二导电类型离子为磷离子。
114.请参考图13，刻蚀所述初始隔离层250，使所述初始隔离层250形成隔离层251，且所述隔离层251的顶部表面低于所述第一沟道柱280的顶部表面。
115.在本实施例中，所述初始隔离层250还位于第三区iii上，且覆盖第二沟道柱222，因此，形成的所述隔离层251还低于第二沟道柱222。
116.所述隔离层251用于实现器件的源漏区和后续形成的第一栅极结构、以及第二栅极结构之间的电隔离。
117.所述隔离层251通过刻蚀初始隔离层250而形成，相应的，所述隔离层251的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、碳氮氧化硅或者氮氧化硅，
118.在本实施例中，所述隔离层251的材料为氧化硅。
119.在本实施例中，刻蚀所述初始隔离层250的过程中，还刻蚀所述第一保护层223，使最终的第一保护层223的顶部表面齐平于隔离层251的顶部表面。
120.请参考图14，形成所述隔离层251之后，在所述第一沟道柱280侧壁表面形成第一栅极结构291，所述第一栅极结构291顶部表面低于所述第一沟道柱280顶部表面，且所述第一栅极结构291还延伸至部分隔离层251表面；在所述第二沟道柱222侧壁表面形成第二栅极结构292，所述第二栅极结构292顶部表面低于所述第二沟道柱222顶部表面，且所述第二栅极结构292还延伸至部分隔离层251表面。
121.请继续参考图14，在所述基底200上形成介质层281，所述第一沟道柱280、第一栅极结构291、第二沟道柱222、以及第二栅极结构292位于所述介质层281内；在所述介质层281内形成第一导电插塞293、第二导电插塞294、第三导电插塞295、第四导电插塞296、第五导电插塞297以及第六导电插塞298，所述第一导电插塞293与所述第一栅极结构291电连接，所述第二导电插塞294与所述第一沟道柱280顶部电连接，所述第三导电插塞295与所述第一掺杂层240电连接，所述第四导电插塞296与所述第二栅极结构292电连接，所述第五导电插塞297与所述第二沟道柱222顶部电连接，所述第六导电插塞298与所述初始掺杂层230电连接。
122.相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图13，包括：基底200，所述基底200包括第一区i、以及与所述第一区i相邻的第二区ii，所述第一区i包围所述第二区ii；位于所述第一区i表面的第一掺杂层240，所述第一掺杂层240内掺杂有第一导电类型离子，且所述第一导电类型离子具有第一浓度；位于所述第二区ii表面的第二掺杂层270，所述第二掺杂层270内掺杂有第一导电类型离子，所述第一导电类型离子具有第二浓度，且所述第二浓度小于所述第一浓度；位于所述第二掺杂层270表面的第一沟道柱280，所述第一沟道柱280内掺杂有第二导电类型离子，且所述第二导电类型离子的导电类型和所述第一导电类型离子的导电类型相反。
123.由于位于基底200的第一区i上的第一掺杂层240内的第一导电类型离子具有第一浓度，位于第二区ii上的第二掺杂层270内的第一导电类型离子具有第二浓度，且所述第二浓度小于所述第一浓度，所述第一掺杂层240和所述第二掺杂层270共同用于作为半导体器件的源漏区。一方面，所述第一掺杂层240内掺杂的第一导电类型离子的浓度较高，有利于降低所述第一掺杂层240的电阻率，使得所述源漏区的电阻降低，进而有利于所述半导体结
构的性能。另一方面，所述第二掺杂层270内掺杂的第一导电类型离子的浓度较低，并且所述第二掺杂层270位于所述第一沟道柱280的底部，从而扩散进入第一沟道柱280内的离子较少。同时，所述第一沟道柱280内掺杂有第二导电类型离子，且所述第二导电类型离子的导电类型和第一导电类型离子的导电类型相反，由于扩散进入第一沟道柱280内的第一导电类型离子较少，从而有效减少了电子空穴对的复合，能够有效保证第一沟道柱内的载流子浓度，即，具有较好的沟道迁移率，形成的半导体结构的性能较好。
124.以下结合附图进行详细说明。
125.所述第一浓度的范围为5.0e20 atm/立方厘米～3.0e22atm/立方厘米；所述第二浓度的范围为3.0e20 atm/立方厘米～1.0e22atm/立方厘米。
126.在本实施例中，所述基底200还包括：第三区iii，且所述第三区iii与所述第一区i相邻；所述半导体结构还包括：位于所述第三区iii表面的初始掺杂层230；位于部分所述第三区iii表面的第二沟道柱222。
127.所述半导体结构还包括：位于所述第一区i和第三区iii上的隔离层251，且所述隔离层251覆盖部分所述第一沟道柱280侧壁表面和部分所述第二沟道柱222侧壁表面。
128.所述半导体结构还包括：位于所述第一沟道柱280侧壁表面的第一栅极结构291，所述第一栅极结构291顶部表面低于所述第一沟道柱280顶部表面，且所述第一栅极结构291还延伸至部分隔离层251表面；位于所述第二沟道柱222侧壁表面形成第二栅极结构292，所述第二栅极结构292顶部表面低于所述第二沟道柱222顶部表面，且所述第二栅极结构292还延伸至部分隔离层251表面；位于所述基底200上的介质层281，所述第一沟道柱280、第一栅极结构291、第二沟道柱222、以及第二栅极结构292位于所述介质层281内；位于所述介质层281内的第一导电插塞293、第二导电插塞294、第三导电插塞295、第四导电插塞296、第五导电插塞297以及第六导电插塞298，所述第一导电插塞293与所述第一栅极结构291电连接，所述第二导电插塞294与所述第一沟道柱280顶部电连接，所述第三导电插塞295与所述第一掺杂层240电连接，所述第四导电插塞296与所述第二栅极结构292电连接，所述第五导电插塞297与所述第二沟道柱222顶部电连接，所述第六导电插塞298与所述初始掺杂层230电连接。
129.当所述第一区i和第二区ii用于形成p型器件，所述第一掺杂层240的材料包括：硅、锗或者硅锗，所述第二掺杂层270的材料包括：硅、锗或者硅锗；当所述第一区i和第二区ii用于形成n型器件，所述第一掺杂层240的材料包括：硅、砷化镓或者铟镓砷；所述第二掺杂层270的材料包括：硅、砷化镓或者铟镓砷；。
130.在本实施例中，所述第一区i和第二区ii用于形成p型器件，所述第一掺杂层240的材料为硅锗，第二掺杂层270的材料为硅锗。
131.在本实施例中，所述基底200还包括：第三区iii，当所述第三区iii用于形成n型器件，位于第三区iii上的所述初始掺杂层230的材料包括：硅、砷化镓或者铟镓砷；当第三区iii用于形成p型器件，位于第三区iii上的所述初始掺杂层230的材料包括：硅、锗或者硅锗。
132.在本实施例中，所述第三区iii用于形成n型器件，所述初始掺杂层230的材料为硅。
133.当所述第一区和第二区用于形成p型器件，所述第一导电类型离子包括：硼离子或
者铟离子，所述第二导电类型离子包括：磷离子或者砷离子；当所述第一区和第二区用于形成n型器件，所述第一导电类型离子包括：磷离子或者砷离子，所述第二导电类型离子包括：硼离子或者铟离子。
134.在本实施例中，所述第一区i和第二区ii用于形成p型器件，所述第一导电类型离子为硼离子，所述第二导电类型离子为磷离子。
135.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。