半导体元件的制作方法

本公开主张2019/06/06申请的美国正式申请案第16/433,813号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

本公开涉及一种具有熔丝检测结构的半导体元件。特别涉及一种用于检测熔丝状态的具有熔丝检测结构的半导体元件。

背景技术：

半导体元件通常具有用于存储信息的可程序化熔丝，而可程序化熔丝是例如激光熔丝或电子熔丝，而所存储的信息是例如芯片识别码(chipid)、架构信息(configurationinformation)、电性测试数据(electricaltestdata)等等。例如就一整合处理器快取存储器或是存储器元件而言，可程序化熔丝亦可被用来实施冗余(redundancy)。

位在一半导体晶圆或晶粒上的一熔丝，是通过熔丝金属的移除而进行可程序化，通常代表如熔丝烧断(fuseblow)，例如通过一激光切割(lasercutting)，或是加一高电流以通过熔丝部件(fuseelement)。就激光熔丝(laserfuse)而言，一高能量激光是被用来蒸发金属(例如铝、铜等等)并产生一陷坑(crater)或一腔室(cavity)，其是中断熔丝被程序化。通过蒸发熔丝金属，熔丝的相对两头之间的电性连接是断裂。在程序化之后及将晶圆分割成个别晶粒之前，是典型地检验熔丝的状态。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

技术实现要素：

本公开的一实施例提供一种半导体元件，包含一熔丝以及一晶体管。该熔丝具有一第一熔丝头、一第二熔丝头以及一熔丝区，该熔丝区位在该第一熔丝头与该第二熔丝头之间。该晶体管电性连接该第一熔丝头。该第一熔丝头、该第二熔丝头、该熔丝区以及该晶体管一同形成用于检测该熔丝的一状态的一检测结构。

本公开的另一实施例提供一种半导体元件。该半导体元件包括一基底；一隔离层，位在该基底上，其中该隔离层具有两端；一第一掺杂区，形成在该基底中，并位在该隔离层的该两端中的其中一端；一第二掺杂区，形成在该基底中，并位在该隔离层的该两端中的另一端，其中该第二掺杂区相对该第一掺杂区设置；一控制端子，位在该隔离层上；一第一熔丝头，位在该控制端子上，并电性连接该第一掺杂区；一第二熔丝头，位在该第一熔丝头上；以及一熔丝区，位在该第一熔丝头与该第二熔丝头之间。

本公开的另一实施例提供一种半导体元件。该半导体元件包括一基底；一隔离层，位在该基底上，其中该隔离层具有两端；一第一掺杂区，形成在该基底中，并位在该隔离层的该两端中的其中一端；一第二掺杂区，形成在该基底中，并位在该隔离层的该两端中的另一端，其中该第二掺杂区相对该第一掺杂区设置；一控制端子，位在该隔离层上；一第一熔丝头，位在该控制端子上，并电性连接该控制端子；一第二熔丝头，位在该第一熔丝头上；以及一熔丝区，位在该第一熔丝头与该第二熔丝头之间。

由于半导体元件的设计，其是可能检测熔丝的电子状态(例如温度、电阻)，且是可借此改善半导体元件的制造。此外，半导体元件的电子熔丝检测能力(electricalfuse-detectingcapacity)是亦可被用来检测潜在伤害(latentdamage)，其是难于被外观检验(visualinspection)所检测。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。

附图说明

参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的揭示内容，附图中相同的元件符号是指相同的元件。

图1到图3为依据本公开一些实施例的一种半导体元件的剖视示意图及电路方框图。

图4及图5为依据本公开一些实施例的一种半导体元件的剖视示意图及电路方框图。

其中，附图标记说明如下：

1半导体元件

2半导体元件

10基底

11隔离层

12掺杂区

13掺杂区

14控制端子

15间隙子

16间隙子

17遮罩层

18绝缘结构

19绝缘结构

23连接插塞

24连接插塞

25端子

26端子

31绝缘层

32绝缘层

33绝缘层

34绝缘层

35绝缘层

36密封层

40电压源

50信号检测器

51第一端子

52第二端子

60电压源

101第一熔丝头

102第二熔丝头

103熔丝区

110熔丝元件

111端

112端

121轻度掺杂区

122重度掺杂区

131轻度掺杂区

132重度掺杂区

141掺杂层

142金属层

171端

172端

401正极端子

402负极端子

具体实施方式

本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。

“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。

为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。

本公开是针对具有一检测结构的一半导体元件，该检测结构是用于检测熔丝状态(例如温度，电阻)。为了可完全地理解本公开，在下列的描述是提供详细的步骤与结构。明显地，本公开的实施并不局限在所属技术领域中技术人员所熟知的特定细节。此外，并未详细描述所熟知的结构与步骤，也并非必须限制本公开。本公开的优选实施例将于下详述。然而，除了详细描述之外，本公开亦可广泛地实施在其他实施例中。本公开的范围并未受详细描述的限制，但其却界定在权利要求中。

需注意的是，在本公开的描述中，上方(above)(或之上(up))是对应z方向箭头的该方向，而下方(below)(或之下(down))是对应z方向箭头的相对方向。

图1为依据本公开一些实施例的一种半导体元件的剖视示意图。举例来说，半导体元件1具有一基底10、一隔离层(insulatinglayer)11、一掺杂区12、一掺杂区13、一控制端子(controlterminal)14、一间隙子15、一间隙子16、一遮罩层17、一绝缘结构(isolationstructure)18、一绝缘结构19、一连接插塞(connectingplug)23、一连接插塞24、一端子25、一端子26、一绝缘层(isolationlayer)31、一绝缘层32、一绝缘层33、一绝缘层34、一绝缘层35，以及一密封层(seallayer)36。半导体元件1还包括一熔丝元件(fusedevice)110，熔丝元件110具有连接到连接插塞23的一第一熔丝头(firstfusehead)101、连接到端子25的一第二熔丝头102，以及位在第一熔丝头101与第二熔丝头102之间的一熔丝区(fusearea)103。

举例来说，基底10由硅(si)、掺杂硅(dopedsilicon)、绝缘体上覆硅(silicononinsulator，soi)、蓝宝石上覆硅(silicononsapphire，sos)、绝缘体上覆硅锗(silicongermaniumoninsulator，sgoi)、碳化硅(sic)、锗(ge)、砷化镓(gaas)、磷化镓(gap)、磷化铟(inp)，或任何其他iv-iv族、iii-v族或ii-vi族半导体材料所制。在所述的实施例中，基底10由p型硅所制，其是适用于一n型金属氧化半导体场效晶体管(mosfet)。或者是，在另一实施例中，举例来说，基底10由n型硅所制。

隔离层11配置在基底10上方。在所述的实施例中，隔离层11配置在基底10上。举例来说，隔离层11由氧化硅、氮氧化硅(sion)、钛酸锶钡(bariumstrontiumtitanate，bst)、锆钛酸铅(leadzirconiumtitanate，pzt)、氧化钛(titaniumoxide，tio2)、氧化铝(aluminumoxide，al2o3)、氧化铪(hafniumoxide，hfo2)、氧化锆(zirconiumoxide，zro2)所制。在所述的实施例中，隔离层11由氧化硅所制。隔离层11具有两端111、112。或者是，在另一实施例中，举例来说，隔离层11由氧化铪所制。

需注意的是，掺杂区12、13可代表为一第一掺杂区及一第二掺杂区。此是包括掺杂区12代表第一掺杂区以及掺杂区13代表第二掺杂区的实施例，依此类推。

掺杂区12、13分别地形成在基底10中。在所述的实施例中，掺杂区12、13分别地形成在基底10中，且相对应地邻近隔离层11的每一端111、112。掺杂区12与掺杂区13以夹置在其间的隔离层11而相互间隔。

举例来说，掺杂区12、13掺杂有不同于基底10一掺杂物(dopant)。在所述的实施例中，掺杂区12、13掺杂有磷(phosphorus，p)。或者是，掺杂区12、13掺杂有硼(boron，b)。

掺杂区12具有一轻度掺杂区121以及一重度掺杂区122。掺杂区13具有一轻度掺杂区131以及一重度掺杂区132。掺杂区12、13的轻度掺杂区121、131分别地形成在基底10中，且相对应地邻近隔离层11的每一端111、112。掺杂区12的重度掺杂区122形成在基底10中，且邻近掺杂区12的轻度掺杂区121设置。掺杂区13的重度掺杂区132形成在基底10中，且邻近掺杂区13的轻度掺杂区131设置。掺杂区12、13的重度掺杂区122、132分别地具有一掺杂物浓度，其是大于掺杂区12、13的轻度掺杂区121、131的一掺杂物浓度。在所述的实施例中，掺杂区12、13的轻度掺杂区121、131的掺杂物浓度为10¹³/cm²，而掺杂区12、13的重度掺杂区122、132的掺杂物浓度为10¹⁵/cm²。掺杂区12、13的轻度掺杂区121、131可减轻热电子效应(hotelectroneffect)。

控制端子14配置在隔离层11上方。在所述的实施例中，控制端子14配置在隔离层11上，并相对基底10设置。控制端子14并未相对掺杂区12、13设置。控制端子14具有一掺杂层(dopedlayer)141以及一金属层(metallayer)142。掺杂层141配置在隔离层11上。金属层142配置在掺杂层141上，且相对隔离层11设置并有掺杂层141夹置在其间。

举例来说，掺杂层141由多晶硅(polysilicon)所制。在所述的实施例中，掺杂层141由掺杂有磷的多晶硅所制。举例来说，金属层142由金属硅化物(metalsilicide)所制，例如硅化镍(nickelsilicide)、硅化铂(platinumsilicide)、硅化钛(titaniumsilicide)、硅化钼(molybdenumsilicide)、硅化钴(cobaltsilicide)、硅化钽(tantalumsilicide)，或硅化钨(tungstensilicide)。在所述的实施例中，金属层142由硅化钨所制。或者是，在另一实施例中，举例来说，掺杂层141由氮化钛(tin)所制，而金属层142由氮化钽(tan)所制。

需注意的是，间隙子15、16可代表为一第一间隙子及一第二间隙子。此是包括间隙子15代表第一间隙子以及间隙子16代表第二间隙子的实施例，依此类推。

间隙子15、16分别地连接到控制端子14的各侧壁。间隙子15相对间隙子16设置且其中夹置有控制端子14。间隙子15、16的底部分别地接触掺杂区12、13的轻度掺杂区121、131。

举例来说，间隙子15、16由一隔离材料所制，例如氧化硅或氮化硅。在所述的实施例中，间隙子15、16由氧化硅所制。间隙子15、16可被用来绝缘控制端子14与掺杂区12、13。

遮罩层17配置在控制端子14上方。在所述的实施例中，遮罩层17配置在金属层142与间隙子15、16上，且相对掺杂区141设置。遮罩层17覆盖间隙子15、16与控制端子14。遮罩层17具有两端171、172。遮罩层17的两端171、172分别地接触掺杂区12、13。

举例来说，遮罩层17由一隔离结构所制，例如氧化硅或氮化硅。在所述的实施例中，遮罩层17由氮化硅所制。

基底10、隔离层11、掺杂区12、13以及控制端子14一同形成一n型金属氧化半导体场效晶体管(n-typemosfet)。掺杂区12、13分别地当作是n型金属氧化半导体场效晶体管的一源极(source)以及一漏极(drain)。在所述的实施例中，掺杂区13当作是n型金属氧化半导体场效晶体管的源极，掺杂区12当作是n型金属氧化半导体场效晶体管的漏极。控制端子14当作是n型金属氧化半导体场效晶体管的一栅极(gate)。当施加一正电压给控制端子14(栅极)时，一通道形成在基底10中，且在掺杂区13(源极)的多个自由电子可通过通道穿经基底10而至掺杂区12(漏极)，以在掺杂区12、13之间存在有一电压差的同时形成一电流。当所施加的电压为零时，在基底10没形成通道；因此，在掺杂区12、13之间将不会形成电流。据此，控制端子14可当作是一开关(switch)，通过控制所施加的电压，以控制n型金属氧化半导体场效晶体管的操作模式(on/off)。

需注意的是，绝缘结构18、19可代表为一第一绝缘结构及一第二绝缘结构。此是包括绝缘结构18代表第一绝缘结构以及绝缘结构19代表第二绝缘结构的实施例，依此类推。

绝缘结构18、19分别地邻近掺杂区12、13设置。在所述的实施例中，绝缘结构18、19分别地邻近掺杂区12、13的重度掺杂区122、132设置。绝缘结构18、19分别地相对掺杂区12、13的轻度掺杂区121、131设置。

举例来说，绝缘结构18、19由一隔离材料所制，例如氧化硅或氮化硅。在所述的实施例中，绝缘结构18、19由氧化硅所制。

需注意的是，第一熔丝头110与第二熔丝头102可代表为一第一导电层及一第二导电层。此是包括第一熔丝头110代表第一导电层以及第二熔丝头102代表第二导电层的实施例，依此类推。再者，连接插塞23、24可代表为一第一连接插塞及一第二连接插塞。此是包括连接插塞23代表第一连接插塞以及连接插塞24代表第二连接插塞的实施例，依此类推。

第一熔丝头101配置在基底10上方，并电性连接n型金属氧化半导体场效晶体管。在所述的实施例中，第一熔丝头101配置在基底10上方。特别地是，第一熔丝头101配置在绝缘层31上，并电性连接掺杂区12。第一熔丝头101通过连接插塞23而电性连接掺杂区12的重度掺杂区122。在所述的实施例中，连接插塞23穿透绝缘层31，并将第一熔丝头101连接到掺杂区12。

举例来说，第一熔丝头101由一掺杂多晶硅(dopedpolysilicon)、具有良好导电性的一金属或合金所制，例如铝-硅-铜合金(al-si-cualloy)、铝(al)、金(au)、银(ag)、镍(ni)、钨(w)，或铜(cu)。在所述的实施例中，第一熔丝头101由铜所制。然而，材料依据所需进行适当的选择，而不必特别地限制。

连接插塞24耦接掺杂区13。连接插塞24配置在基底10上。在所述的实施例中，连接插塞24耦接掺杂区13的重度掺杂区132。举例来说，连接插塞23、24由钨、铜或铝所制。在所述的实施例中，连接插塞23、24由钨所制。

需注意的是，绝缘层31、32、33、34、35可代表为一第一绝缘层、一第二绝缘层、一第三绝缘层等等。此是包括绝缘层31代表第一绝缘层，第二绝缘层32代表第二绝缘层，第三绝缘层33代表第三绝缘层的实施例，依此类推。

绝缘层31配置在基底10上方。在所述的实施例中，绝缘层31配置在基底10上并包围遮罩层17与连接插塞23、24。举例来说，绝缘层31由磷硅酸盐玻璃(phosphosilicateglass，psg)、硼硅酸盐玻璃(borosilicateglass，bsg)、硼磷硅酸盐玻璃(borophosphosilicateglass，bpsg)，或氟硅酸盐玻璃(fluorinatedsilicateglass，fsg)所制。在所述的实施例中，绝缘层31由硼磷硅酸盐玻璃所制。

绝缘层32配置在基底10上方以及绝缘层31上方。在所述的实施例中，绝缘层32配置在绝缘层31上。绝缘层32与第一熔丝头101配置在相同水平面，并包围第一熔丝头101设置。

绝缘层33配置在基底10上方与第一熔丝头101上方。在所述的实施例中，绝缘层33配置在第一熔丝头101与绝缘层32上。

第二熔丝头102配置在基底10上方与绝缘层33上方，且至少部分地与第一熔丝头101重叠。在所述的实施例中，第二熔丝头102配置在隔离层33上，且至少大致地与第一熔丝头101重叠。第一熔丝头101、第二熔丝头102以及插置在其间的绝缘层33，是一同形成一电容器结构(capacitorstructure)。或者是，在另一实施例中，举例来说，所架构的电容器结构电性连接一鳍式场效晶体管(finfield-effecttransistor)。

第二熔丝头102可由与第一熔丝头101相同的材料所制，但并不以此为限。举例来说，第二熔丝头102由具有良好导电性的一金属或合金所制，例如铝-硅-铜合金、铝、金、银、镍、钨或铜。在所述的实施例中，第二熔丝头102由铜所制。

绝缘层34配置在基底10上方与绝缘层33上方。在所述的实施例中，绝缘层34配置在绝缘层33上。绝缘层34与第二熔丝头102配置在相同水平面，并包围第二熔丝头102设置。

绝缘层35配置在基底10上方与绝缘层34上方。在所述的实施例中，绝缘层35配置在绝缘层34与第二熔丝头102上。

举例来说，绝缘层32、33、34、35可由相同材料所制，但并不以此为限。举例来说，绝缘层32、33、34、35由一介电材料所制，例如氧化硅、氮化硅、氟硅酸盐玻璃(fluorinatedsilicateglass)，或多孔氧化硅(poroussiliconoxide)。在所述的实施例中，绝缘层32、33、34、35由氧化硅所制。或者是，举例来说，绝缘层32、33、34、35由一介电材料所制，例如氮氧化硅(silicon-oxy-nitride)、钛酸锶钡(bariumstrontiumtitanate)、锆钛酸铅(leadzirconiumtitanate)、氧化钛、氧化铝、氧化铪，或氧化锆。具有由前述介电材料所制的绝缘层33的电容器结构，具有一高电容值(highcapacitance)。

密封层36配置在基底10上方与第二熔丝头102上方。在所述的实施例中，密封层36配置在绝缘层35上。举例来说，密封层36由氮化硅所制。优选地，为了避免湿气从上方进入，密封层36运用一高气相阻障(highvaporbarrier)。

需注意的是，端子25、26可代表为一第一端子及一第二端子。此是包括端子25代表第一端子以及端子26代表第二端子的实施例，依此类推。

端子25电性连接第二熔丝头102。在所述的实施例中，端子25形成来穿经密封层36与绝缘层35。端子26电性连接所述连接插塞24。在所述的实施例中，端子26形成来穿经密封层36与绝缘层35、34、33、32。

端子25、26可由相同材料所制，但并不以此为限。举例来说，端子25、26由铜或铝所制。在所述的实施例中，端子25、26由铜所制。端子25、26可连接到一外部电路，所述外部电路是用于在半导体元件1中的熔丝110的状态的电性读出(electricalreadout)与测试。

多个阻障层(barrierlayer)(图未示)分别地配置在绝缘层32与连接插塞23之间、绝缘层31与连接插塞24之间、绝缘层31与第一熔丝头101之间、绝缘层31与绝缘层32之间、绝缘层32与第一熔丝头101之间、绝缘层32与端子26之间、绝缘层32与绝缘层33之间、绝缘层33与端子26之间、绝缘层33与第二熔丝头102之间、绝缘层33与绝缘层34之间、绝缘层34与第二熔丝头102之间、绝缘层34与端子26之间、绝缘层34与绝缘层35之间、绝缘层35与第二熔丝头102之间、绝缘层35与端子25之间、绝缘层35与端子26之间以及绝缘层35与密封层36之间。

举例来说，多个阻障层由氮化硅、氮化钛、钛-钨合金，或氮化钽所制。在所述的实施例中，多个阻障层由氮化硅所制。多个阻障层可改善前述各层之间的粘性(adhesion)。

图2为依据本公开一些实施例的一种半导体元件的电路方框图。熔丝检测电路具有一测试电路、一控制电路以及一半导体元件1。测试电路经由半导体元件1的端子25、26而电性连接到半导体元件1。测试电路具有一电压源(voltagesource)40以及一信号检测器(signaldetector)50。举例来说，信号检测器50为一电流检测器或一阻抗检测器(impedancedetector)。在所述的实施例中，信号检测器50为一电流检测器。电压源40的正极端子(positiveterminal)401电性连接端子25，电压源40的负极端子(negativeterminal)402电性连接信号检测器50的一第一端子51。信号检测器50的一第二端子52电性连接端子26。电压源40可提供一预定电压给半导体元件1，其中所述预定电压小于半导体元件1的电容器结构的崩溃电压(breakdownvoltage)。控制电路(图未示)电性连接控制端子14的金属层142。

控制电路(图未示)具有一电压源，以提供一栅极电压来控制半导体元件1的n型金属氧化半导体场效晶体管的操作模式。当所提供的栅极电压为正(positive)时，则形成掺杂区12、13之间的通道，或者是漏极与源极之间的通道。形成在掺杂区12、13之间的通道是意指n型金属氧化半导体场效晶体管在on模式，以检测在半导体元件1中熔丝110的状态(例如温度、电阻)。

当所提供的栅极电压为正(positive)且施加电压源40的预定电压时，若是熔丝110在连接状态(connectionstate)的话，则可通过信号检测器50测量电流。反之，若是熔丝110在非连接状态(non-connectionstate)的话，则不会测量到电流。

然而，当所提供的栅极电压为零或负(negative)时，则在半导体元件1的基底10中将不会形成通道，且n型金属氧化半导体场效晶体管则在off模式，因此，无法检测熔丝110的状态。半导体元件1可通过控制所提供的栅极电压来控制熔丝检测特征(fusedetectingfeature)。

举例来说，在另一实施例中，测试电路的电压源40与控制电路的电压源可为相同电压源。因此，其是可能控制半导体元件1的操作模式，并同时提供预订定电压。在另一实施例中，举例来说，一接地电压(groundvoltage)可提供给电压源40的负极端子402以及信号检测器50的第一端子51。

图3为依据本公开另一实施例的一种熔丝检测电路的电路方框图。在所述实施例中，半导体元件1的熔丝110形成在源极侧，且检测熔丝110的状态的方法与图2所示相同。

图4为依据本公开一些实施例的一种半导体元件2的剖视示意图。在此实施例中，第一熔丝头101与绝缘层33在相同水平面，并被绝缘层33所包围。第一熔丝头101通过连接插塞23而电性连接控制端子14的金属层142。连接插塞23穿透绝缘层31、32与遮罩层17，并将金属层142电性连接到第一熔丝头101。第二熔丝头102与绝缘层35在相同水平面，并被绝缘层35包围。第二熔丝头102相对第一熔丝头101设置，且以绝缘层34夹置在其间。端子25形成来穿经密封层36，并电性连接第二熔丝头102。二端子(图未示)电性连接掺杂区12、13，并可连接一外部电路。或者是，在另一实施例中，举例来说，绝缘层34可由介电材料所制，例如氮氧化硅、钛酸锶钡(bariumstrontiumtitanate)、锆钛酸铅(leadzirconiumtitanate)、氧化钛、氧化铝、氧化铪，或氧化锆。具有由前述介电材料所制的绝缘层34的电容器结构，具有一高电容值。

图5为依据本公开一些实施例的一种熔丝检测电路的电路方框图。测试电路的电压源40与信号检测器50经由连接到掺杂区12、13的所述端子而电性连接半导体元件2。控制电路的电压源60电性连接半导体元件2的端子25。

当所提供的栅极电压为正且施加电压源60的预定电压时，若是熔丝110在连接状态时，可通过信号检测器测量到电流。反之，若是熔丝110在非连接状态时，将不会测量到电流。当电压源60提供的栅极电压为正且施加电压源40的预定电压时，若是熔丝110在连接状态的话，n型金属氧化半导体场效晶体管将会在on模式。因此，可通过信号检测器测量到电流。反之，若是熔丝110在非连接状态的话，由于半导体元件2的电容器结构的电阻，因此n型金属氧化半导体场效晶体管将在off模式。据此，信号检测器50将不会测量到电流。在另一实施例中，测试电路的电压源40与控制电路的电压源60可为相同的电压源。

由于用于实施测试的能力，依据本公开的半导体元件，使用于熔丝状态的电性与有效测试变得可能。此外，依据本公开的半导体元件，使电子测试熔丝的潜在伤害变得可能，而所述的潜在伤害是难于被外观检验(visualinspection)所检测。

依据本公开的半导体元件，使半导体元件更连贯、更确实、更容易执行分类变得可能。

再者，依据本公开的半导体元件，使剔除外观检测流程变得可能。因此，其是可能渐少目测人员的数量，并缩短外观检测流程，进而大大地降低成本。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。

再者，本公开的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。