半导体器件及其制造方法与流程

本公开总体上涉及一种半导体器件，特别是一种具有晶体管装置的半导体器件。

背景技术：

通常，晶体管装置包括形成在半导体主体中的多个晶体管器件。例如，超结晶体管器件通常包括第一掺杂类型(导电类型)的至少一个漂移区和与第一掺杂类型互补的第二掺杂类型(导电类型)的补偿区。漂移区和补偿区被连接以使得在晶体管器件的导通状态(接通状态)下，电流可以在漂移区中流动，而在截止状态(关断状态)下，耗尽区在漂移区中扩展并且流过漂移区的电流被抑制。因此，包括多个超结晶体管器件的晶体管装置包括多个漂移区和补偿区。晶体管装置的漂移区和补偿区可以被实施为具有第一掺杂类型的多个第一半导体层和第二掺杂类型的多个第二半导体层的层堆叠体。

例如由与晶体管器件相邻布置的模制材料感应出的界面电荷可能迁移到晶体管装置中，从而例如通过影响补偿和削弱器件的阻挡能力而不利地影响晶体管器件的功能。

期望提供一种半导体器件，该半导体器件对界面电荷更具鲁棒性并且受界面电荷的影响较小，并且提供一种用于制造该半导体器件的快速且成本高效的方法。

技术实现要素：

一个示例涉及一种半导体器件，该半导体器件包括具有第一掺杂类型的多个第一半导体层和与该第一掺杂类型互补的第二掺杂类型的多个第二半导体层的层堆叠体。该半导体器件还包括：与多个第一半导体层邻接的第一半导体器件的第一半导体区；第一半导体器件的至少一个第二半导体区，其中，至少一个第二半导体区中的每个邻接多个第二半导体层中的至少一个，并且与第一半导体区间隔开；以及第三半导体层，其邻接层堆叠体以及第一半导体区和至少一个第二半导体区中的每个，其中，第三半导体层包括在第一方向上布置在第一半导体区和至少一个第二半导体区之间的第一区域。半导体器件还包括第一或第二掺杂类型的第三半导体区，该第三半导体区从第三半导体层的第一表面延伸到第一区域中。

一个示例涉及一种用于制造半导体器件的方法，该方法包括：形成具有第一掺杂类型的多个第一层和与该第一掺杂类型互补的第二掺杂类型的多个第二层的层堆叠体；在层堆叠体的顶部上形成第三层；形成第一半导体区，以使得第一半导体区邻接多个第一半导体层；形成至少一个第二半导体区，以使得至少一个第二半导体区中的每个邻接多个第二半导体层中的至少一个，并且与第一半导体区间隔开；以及形成第一掺杂类型或第二掺杂类型的第三半导体区，以使得第三半导体区从第一表面延伸到第三半导体层的第一区域中，其中，第一区域在第一方向上布置在第一半导体区和至少一个第二半导体区之间。

另一个示例涉及一种半导体器件，该半导体器件包括：具有第一掺杂类型的多个第一半导体层和与该第一掺杂类型互补的第二掺杂类型的多个第二半导体层的层堆叠体；邻接多个第一半导体层的第一半导体器件的第一半导体区；第一半导体器件的至少一个第二半导体区，其中，至少一个第二半导体区中的每个邻接多个第二半导体层中的至少一个，并且与第一半导体区间隔开；以及第三半导体层，其邻接层堆叠体以及第一半导体区和至少一个第二半导体区中的每个。多个第一半导体层中的每个在垂直于第一方向的垂直方向上具有第一厚度，多个第二半导体层中的每个在垂直方向上具有第二厚度，并且第三半导体层在垂直方向上具有至少是第一厚度和第二厚度之和的两倍的厚度。

附图说明

下面参考附图解释示例。附图用于示出某些原理，因此仅示出了理解这些原理所必需的方面。附图未按比例绘制。在附图中，相同的附图标记表示相似的特征。

图1a-图1c示意性地示出了包括集成在一个半导体主体中的第一晶体管器件和第二晶体管器件的晶体管装置的透视截面图(图1a)、垂直截面图(图1b)和水平截面图(图1c)；

图2a-图2d示出了等效电路图，其示出了可以如何连接图1a-图1c所示类型的晶体管装置中的第一晶体管器件和第二晶体管器件；

图3a-图3b示出了第二晶体管器件的一个示例；

图4、图5和图6a-图6b示出了第二晶体管器件的其他示例；

图7示出了根据一个示例的晶体管装置的垂直截面图；

图8示出了根据另一示例的晶体管装置的垂直截面图；

图9a-图9e示出了用于形成晶体管装置的方法的一个示例；

图10a-图10d示出了用于形成晶体管装置的方法的另一示例；以及

图11和图12示出了在不同的晶体管装置内的取决于在相应的晶体管装置中出现的界面电荷的电场。

具体实施方式

在下面的详细描述中，参考了附图。附图是说明书的一部分，并且通过说明的方式示出了可以实践本发明的具体实施例。应当理解，除非另外特别指出，否则本文所述的各种实施例的特征可以彼此组合。

图1a至图1c示出了包括第一半导体器件m1和第二半导体器件m2的半导体装置的透视截面图(图1a)、垂直截面图(图1b)和水平截面图(图1c)。在图1a至图1c中，第一半导体器件m1和第二半导体器件m2被实施为晶体管器件。半导体装置包括具有交替布置的第一掺杂类型的多个第一半导体层110和第二掺杂类型的多个第二半导体层120的层堆叠体。第二掺杂类型与第一掺杂类型互补。第一晶体管器件m1的源极区13邻接多个第一半导体层110，并且第一晶体管器件m1的漏极区15邻接多个第一半导体层110，并且在第一方向x(水平方向)上与源极区13间隔开。在下文中将第一晶体管器件m1的源极区13也称为第一源极区或第五半导体区13，并且在下文中将第一晶体管器件m1的漏极区15也称为第一漏极区或第一半导体区15。半导体装置还包括第一晶体管器件m1的多个栅极区14。多个栅极区14中的每个邻接多个第二半导体层120中的至少一个，被布置在第一源极区13和第一漏极区15之间，并且与第一源极区13和第一漏极区15间隔开。

如本文所用，第一掺杂类型的层或区是具有第一掺杂类型的有效掺杂的层或区域。除了第一掺杂类型的掺杂剂之外，第一掺杂类型的这种区域或层还可以包括第二掺杂类型的掺杂剂，但是第一掺杂类型的掺杂剂占优势。等效地，第二掺杂类型的层或区域是具有第二掺杂类型的有效掺杂的层或区域，并且可以包含第一掺杂类型的掺杂剂。

参考图1a至图1c，半导体装置还包括第三半导体层130，该第三半导体层130邻接具有第一层110和第二层120的层堆叠体、以及第一源极区13、第一漏极区15和栅极区14中的每个。第二晶体管器件m2的有源区在第二区域132中集成在第三半导体层130中。第二区域132与第三半导体层130的第一区域131间隔开，其中，第一区域131由第一源极区13和第一漏极区15界定。至少第一区域131可以是第二掺杂类型的区域。第二晶体管器件m2仅在图1a和图1b中示意性地示出并且由电路符号表示。

第三半导体层130以及具有第一和第二半导体层110、120的层堆叠体形成整体的层堆叠体100，其在下文中也称为半导体主体100。半导体主体100可以包括常规的半导体材料，例如，硅(si)、碳化硅(sic)、氮化镓(gan)、砷化镓(gaas)等。半导体主体100可以布置在任何种类的载体200上(在图1a和图1b中以虚线示出)。

根据一个示例，层堆叠体中的第一层110的总数等于第二层120的总数。在图1a和图1b所示的示例中，层堆叠体的最上层是第二层120并且最下层是第一层110。“最上层”是邻接第三层130的层，并且最下层是与最上层最远地间隔开的层。然而，将最上层实施为第二层120并且将最下层实施为第一层110仅是示例。根据未示出的另一示例，最上层是第一层并且最下层是第二层。仅仅出于说明的目的，具有第一和第二层110、120的层堆叠体包括两个第一层110和两个第二层120，即，总共四个层。然而，这仅是示例。根据一个示例，层堆叠体中的层110、120的总数在4和60之间，特别是在6和30之间。

在图1a到图1c所示的示例中，第一方向x是第一源极区13和第一漏极区15彼此间隔开的方向，其是半导体主体的第一横向方向。半导体主体100的“横向方向”是平行于半导体主体100的第一表面101的方向。第一层110和第二层120以及第三层130在图1a至图1c所示的示例中实质上平行于第一表面101。在该示例中，第一源极区13和第一漏极区15中的每个在半导体主体100中在垂直方向z上延伸，使得第一源极区13和第一漏极区15中的每个邻接第三层130和第一层110。“垂直方向”z是垂直于第一表面101的方向。此外，栅极区14在半导体主体100中在垂直方向z上延伸，使得多个栅极区14中的每个邻接第二半导体层120中的每个。栅极区14在第二横向方向y上彼此间隔开。该第二横向方向y不同于第一横向方向x，并且可以垂直于第一横向方向x。

第一晶体管器件ml是横向超结耗尽型器件，更具体地，是横向超结jfet(结型场效应晶体管)。在该晶体管器件m1中，第一源极区13和第一漏极区15中的每个是第一掺杂类型的区域，并且栅极区14中的每个是第二掺杂类型的区域。此外，在半导体主体100的处于第一源极区13与第一漏极区15之间的部分中，第一半导体层110形成漂移区11，并且第二半导体层120形成超结器件的补偿区12。本文在下面进一步解释这些漂移区和补偿区的功能。

该第一晶体管器件m1的类型由第一掺杂类型限定。当第一掺杂类型是n型并且第二掺杂类型是p型时，第一晶体管器件m1是n型jfet。等效地，当第一掺杂类型是p型并且第二掺杂类型是n型时，第一晶体管器件m1是p型jfet。

根据一个示例，第一源极区13、漏极区15、多个栅极区14、形成漂移区和补偿区11、12的第一和第二层110、120、以及第三层130是单晶半导体区。根据一个示例，这些区域包括单晶硅(si)，并且第一源极区13的掺杂浓度选自1e17cm^-3(＝1·10¹⁷cm^-3)和1e21cm^-3之间的范围，漂移区11的掺杂浓度选自1e13cm^-3与1e18cm^-3之间的范围，或1e14cm^-3与5e17cm^-3之间的范围，并且栅极区14的掺杂浓度选自1e17cm^-3和1e21cm^-3之间的范围。第一漏极区15的掺杂浓度可以选自与第一源极区13的掺杂浓度相同的范围，并且补偿区12的掺杂浓度可以选自与漂移区11的掺杂浓度相同的范围。

参考图1a和图1b，第一晶体管器件m1的栅极区14连接到第一栅极节点g1，并且第一漏极区15连接到第一漏极节点d1。在图1a和图1b中仅示意性地示出了第一栅极节点g1和第一漏极节点d1。这些节点g1、d1可以包括在半导体主体100的顶部上的金属化(未示出)。可选地，如图1b中的虚线所示，第一连接电极34可以嵌入在栅极区14中的每个中，并且第二连接电极35可以嵌入在漏极区15中。第一连接电极34连接到栅极节点g1，并且用于在栅极区14的每个部分和第一栅极节点g1之间提供低欧姆连接。第二电极35连接到漏极节点d1，并且在漏极区15的每个部分与漏极节点d1之间提供低欧姆连接。此外，第三电极33可以嵌入在第一源极区13中。参考图1b，第一、第二和第三连接电极34、35、33中的每个可以在垂直方向z上沿着相应的半导体区14、15、13的整个长度延伸。这些电极34、35、33中的每个包括导电材料。这种导电材料的示例包括但不限于：金属，例如铜(cu)、铝(al)、钽(ta)、钛(ti)、钴(co)、镍(ni)或钨(w)；高掺杂的多晶半导体材料，例如多晶硅；或金属硅化物，例如硅化钨(wsi)、硅化钛(tisi)、硅化钴(cosi)或硅化镍(nisi)。

通常，第三半导体层130的主要功能是容纳第二晶体管器件m2。因此，半导体层130被设计为使得其提供足够的空间以在第二区域132中集成第二晶体管器件m2的有源区。根据一个示例，第二区域132中的第三半导体层130的厚度至少为1微米(μm)，尤其是至少4微米。“厚度”是第三层130在垂直方向z上的尺寸(例如，见图7和图8)。根据一个示例，第三半导体层130的厚度至少是单个第一半导体层110或单个第二半导体层120的厚度的两倍。根据一个示例，第三半导体层130的厚度至少是第一半导体层110和第二半导体层120中的每个的厚度的两倍。单个第一半导体层110或单个第二半导体层120的厚度例如在100纳米(nm)和3微米(μm)之间。根据另一示例，第三半导体层130的厚度大于第一源极区13与栅极区14中的每个之间的距离。

在第一区域131中或顶部上，半导体装置可以包括边缘终止结构(图1a至图1c中未示出)。

第三半导体层130的至少第一区域131是第二掺杂类型的区域，使得第一pn结形成在第一漏极区15和第一区域131之间，并且第二pn结形成在第一源极区13和第一区域131之间。这些pn结是两个双极二极管的部分，其中第一双极二极管bd1由栅极区14、第一区域131和第一漏极区15形成，并且第二双极二极管bd2由栅极区14、第一区域131和第一源极区13形成。在这些双极二极管中的每个中，第三半导体层130的第一区域131形成基极区。这些双极二极管的电路符号如图1b所示。根据一个示例，第三半导体层130的第一区域131的掺杂浓度使得第一双极二极管bd1的电压阻挡能力等于或高于第一晶体管器件m1的电压阻挡能力。

第一晶体管器件m1的“电压阻挡能力”由第一晶体管器件m1在截止状态下可以承受的、在第一漏极节点d1和栅极节点g1之间的电压的最大电平限定。取决于具体设计，电压阻挡能力可以在从20v到几百伏的范围内。可以特别地通过适当地选择第一栅极区14和第一漏极区15之间的距离来调节该电压阻挡能力。在具有650伏的电压阻挡能力的第一晶体管器件m1中，例如，距离可以选自40微米和60微米之间，并且第一区域131的掺杂浓度可以选自1e12cm^-3与1e15cm^-3之间的范围，特别是选自1.1e14cm^-3与4.6e14cm^-3之间的范围。例如，第一区域131的掺杂浓度可以低于多个第二半导体层120的掺杂浓度。

具有第一半导体层110和第二半导体层120的层堆叠体邻接第三层130，并且因此邻接第二区域132，第二晶体管器件m2的有源区集成在该第二区域132中。然而，第三层130、并且特别是第二区域132不能基于第一和第二层110、120获得。也就是说，不能通过另外利用第二掺杂类型的掺杂剂掺杂第一和第二层110、120的部分以获得第二掺杂类型的有效掺杂来获得第二区域132。

参考图1a和图1b，第一源极区13电连接到第二晶体管器件m2的漏极节点d2。第二晶体管器件m2还包括栅极节点g2和源极节点s2。根据一个示例，第二晶体管器件m2是常关晶体管器件，例如增强型mosfet。仅出于说明的目的，图1a和图1b所示的第二晶体管器件m2的电路符号表示n型增强型mosfet。然而，这仅是示例。第二晶体管器件m2也可以被实施为p型增强型mosfet或p型或n型耗尽型mosfet。

可选地，如图1b中的虚线所示，第二半导体层120中的布置在第二区域132下方并与形成补偿区12的那些部分分开的那些部分连接至第二源极节点s2。这些第二层120和第二源极节点s2之间的连接在图1b中示意性地示出。

第一和第二晶体管器件m1、m2可以以各种方式互连。根据一个示例，第二晶体管器件m2的源极节点s2连接到第一晶体管器件m1的栅极节点g1。在图2a中示出了其中第一晶体管器件m1的栅极节点g1连接到第二晶体管器件m2的源极节点s2的晶体管装置的电子电路图。仅出于说明和以下解释的目的，假设第一晶体管器件是n型jfet并且第二晶体管器件是n型增强型mosfet。第二栅极节点g2、第二源极节点s2和第一漏极节点d1是可以用于将晶体管装置连接到电子电路中的其他器件、电源、地等的电路节点。

晶体管装置可以包括在图2a中示意性地示出的壳体(封装)300。在该情况下，第二栅极节点g2、第二源极节点s2和第一漏极节点d1是可以在外壳300外部触及的外部电路节点。根据一个示例，第一晶体管器件m1的栅极节点g1连接到壳体内部的第二晶体管器件m2的源极节点s2。第二源极节点s2和第一栅极节点g1之间的连接可以通过位于半导体主体100的第一表面101的顶部上的布线装置(图中未示出)来形成。根据另一示例，第一栅极节点g1可以在壳体300外部触及，并且第一栅极节点g1通过壳体300外部的连接而连接至第二源极节点s2。

尽管半导体装置包括第一晶体管器件(jfet)m1和第二晶体管器件(mosfet)m2这两个晶体管，但是它可以像一个单个晶体管一样进行操作。半导体装置的操作状态由mosfetm2的操作状态限定。半导体装置的作用类似于压控晶体管，其取决于在第二栅极节点g2和第二源极节点s2之间接收的驱动电压vgs2而接通或关断。在下文中，该驱动电压也称为栅极-源极电压vgs2。

下面解释图1a-图1c和图2a所示的半导体装置的功能。仅出于解释的目的，假设第一晶体管器件m1是n型jfet并且第二晶体管器件m2是n型增强型mosfet。此外，为了解释的目的，假设晶体管装置作为与负载z串联连接的电子开关而操作，其中，具有负载z和晶体管装置的串联电路接收电源电压v1。

参考图2，mosfetm2由在第二栅极节点g2和第二源极节点s2之间接收的栅极-源极电压vgs2控制。当栅极-源极电压vgs2的电压电平高于预定阈值电压电平vth1时，mosfetm2处于导通状态(导电状态)。在n型增强型mosfet中，阈值电压电平vth1是正电压电平。jfetm1由在第一栅极节点g1和第一源极节点s1之间接收的栅极-源极电压vgs1控制。当诸如图2所示的栅极-源极电压vgs1之类的栅极-源极电压的电压电平高于阈值电压电平vth2时，诸如图2中所示的jfetm1的n型jfet处于导通状态。也就是说，当vgs1>vth1，其中vth1<0时，jfetm1处于导通状态。由于jfetm1的栅极节点g1连接到mosfetm2的源极节点s2，jfetm1的栅极-源极电压vgs1等于mosfetm2的反相漏极-源极电压vds2，即，vgs1＝-vds2。mosfetm2的漏极-源极电压vds2是mosfetm2的漏极节点d2和源极节点s2之间的电压。

当mosfetm2处于导通状态时，漏极-源极电压vds2的幅值非常低，使得jfet的栅极-源极电压vgs1在负阈值电平vth1与零之间。因此，jfetm1也处于导通状态。当mosfetm2关断时，漏极-源极电压vds2增加，直到反相漏极-源极电压-vds2达到负阈值电压vth1，使得jfetm1也关断。

参考图1a-图1c，在jfetm1和mosfetm2的导通状态下，电流可以从第一漏极节点d1经由漏极区15、漂移区11、第一源极区13、以及mosfetm2的漏极-源极路径d2-s2流到第二源极节点s2。当mosfetm2关断时，第一漏极节点d1处的电势可以相对于第二源极节点s2处的电势增加。第一漏极节点d1处的电势的这种增加导致第一源极区13处的电势的增加，而栅极区14处的电势与第二源极节点s2处的电势相关。第一源极区13和漂移区11的电势的增加导致第一源极区13和补偿区12之间以及栅极区14和漂移区11之间的p-n结被反向偏置。此外，漂移区11和补偿区12之间的p-n结被反向偏置。对那些p-n结进行反向偏置导致漂移区11的电荷载流子耗尽。一旦至少两个栅极区14之间和/或栅极区14和第一源极区13之间的漂移区11已经完全耗尽电荷载流子，则jfetm1关断。

图1c示出了在水平截平面cc中穿过漂移区11之一的晶体管器件的水平截面图。在图1c中，附图标记111表示漂移区11中的处于两个栅极区14之间的部分，并且112表示至少一个漂移区11中的处于栅极区14和第一源极区13之间的部分。jfetm1的阈值电压vth1是需要施加在栅极区14和第一源极区13之间以完全耗尽这些部分111、112中的至少一个的电压。在图1c中，d14表示在第二方向y上两个栅极区14之间的距离。阈值电压vth1的幅值(电平)取决于几个设计参数，并且可以通过适当地设计这些参数来调节。这些设计参数包括两个栅极区14之间的(最短)距离d14、栅极区14之间的部分111中的漂移区11的掺杂浓度、以及在位于栅极区14之间并且邻接漂移区11的部分111的部分中的补偿区12(图1c中不可见)的掺杂浓度。

根据一个示例，在栅极区14之间的部分111中的漂移区11比在漏极区13的方向上与栅极区14间隔开的部分112的掺杂浓度更高。该较高掺杂部分111抵消了由栅极区14导致的导通电阻的增加，这减小了电流可以在源极区13和漏极区15之间流动的截面。根据一个示例，至少在布置在栅极区14之间的部分111的部分中的补偿区12包括比其他部分更高的掺杂浓度，所述其他部分特别是在漏极区15的方向上与栅极区14间隔开的那些部分113。该较高掺杂部分111确保了在施加阈值电压vth1时，栅极区14之间的部分111中的漂移区11耗尽了电荷载流子，使得jfetm1阻挡。根据一个示例，补偿区12的较高掺杂区不仅布置在栅极区14之间，而且在水平平面中围绕栅极区14，该水平平面是与第一表面101平行的平面。

mosfetm2被设计为使得该mosfetm2的电压阻挡能力等于或高于jfetm1的阈值电压vth1的幅值，即vds2_max≥│vth1│，其中vds2_max是mosfetm2的电压阻挡能力。mosfetm2的电压阻挡能力是mosfetm2可以承受的、在漏极节点d2和栅极节点g2之间的最大电压。

在图2a所示的示例中，半导体装置包括三个外部电路节点，即第一漏极节点d1、第二源极节点s2和第二栅极节点g2。根据图2b所示的另一示例，除了这些电路节点d1、s2、g2之外，第一源极节点s1也是可触及的。根据图2c所示的又一示例，可以通过将第二栅极节点g2与第二源极节点s2连接来使第二晶体管m2去激活。在该情况下，只有第一晶体管器件m1是激活的，并且可以通过在第一栅极节点g1和第一源极节点s1之间施加驱动电压vgs1来驱动。根据一个示例，第一漏极节点d1、第一栅极节点g1、第一源极节点s1、第二栅极节点g2和第二源极节点s2是可以在壳体300外部触及的外部电路节点。在该情况下，用户/顾客可以通过适当地连接这些电路节点d1、g1、s1、g2和s2来选择图2a至图2c所示的配置之一。图2d示出了另一示例。在该示例中，第一晶体管器件m1和第二晶体管器件m2中的每个的源极节点s1、s2、漏极节点d1、d2以及栅极节点g1、g2可以在壳体300外部触及。

根据一个示例，实施第一层110和第二层120，以使得漂移区11和补偿区12在其掺杂剂剂量方面实质上平衡。即，在第一晶体管器件的电流流动方向上的每个位置处，一个漂移区11中的掺杂剂原子(掺杂剂电荷)的量实质上对应于相邻补偿区12中的掺杂剂原子的量。“实质上”表示可能存在高达+/-10％的失衡。即，漂移区11中的掺杂剂原子可以比补偿区12中的掺杂剂原子多或少10％。因此，当第一晶体管器件m1处于截止状态并且耗尽区(空间电荷区)在漂移区和补偿区11、12中扩展时，实质上每个漂移区11中的每个掺杂原子在补偿区12中具有互补掺杂的对应掺杂原子(可以称为反掺杂原子)，并且漂移区和补偿区11、12可以被完全耗尽。众所周知，超结晶体管器件(例如，图1a-1c和图2a-2d所示的jfetm1)中的补偿区使得可以实施比常规非超结器件具有更高掺杂浓度的漂移区。这减小了导通电阻，该导通电阻是导通状态下的电阻，而不降低电压阻挡能力。

参考上文，可以以各种方式来实施第二晶体管器件m2。下面参考图3a-3b、图4、图5和图6a-6b解释用于实施第二晶体管m2的一些示例。图3a和图3b示出了第二晶体管器件m2的第一示例，其中，图3a示出了第二晶体管器件m2的垂直截面图，并且图3b示出了第二晶体管器件m2的水平截面图。参考图3a，第二晶体管器件m2包括源极区21和在第一横向方向x上与源极区21间隔开的漏极区23。漏极区23邻接第一晶体管器件m1的源极区13，以将第一晶体管器件m1的源极区13与第二晶体管器件m2的漏极区23电连接。在下文中，第二晶体管器件m2的漏极区23也被称为第二漏极区。第二晶体管器件m2的源极区21(以下也称为第二源极区21)和第二漏极区23被主体区22分开。主体区22具有与第二源极区21和第二漏极区23的掺杂类型互补的掺杂类型。主体区22的掺杂浓度例如选自1e16cm^-3和1e19cm^-3之间的范围，特别是选自1e17cm^-3和1e18cm^-3之间。

第二晶体管器件m2可以被实施为增强型器件(常关器件)或耗尽型(常开器件)。在常关器件中，主体区22邻接栅极电介质25(并且在第二晶体管器件m2的导通状态下，栅极电极24沿着栅极电介质25在主体区22中产生反转沟道)。在常开器件中，第一掺杂的沟道区(未示出)布置在主体区22与栅极电介质25之间，并且从第二源极区21延伸至第二漏极区23(并且在第二晶体管器件m2的截止状态下栅极电极24耗尽沟道区的电荷载流子)。

在图3a和图3b所示的示例中，第二漏极区23邻接第一源极区13。然而，这仅是示例。根据另一示例(未示出)，第二漏极区23和第一源极区13经由位于半导体主体100的第一表面101的顶部上的布线装置而连接。

参考图3a，栅极电极24布置成与主体区22相邻，并且通过栅极电介质25与主体区22介电绝缘。该栅极电极24电连接到第二栅极节点g2。第二源极区21电连接到第二源极节点s2。根据一个示例，第二晶体管器件m2是n型晶体管器件。在该情况下，第二源极区21和第二漏极区23是n掺杂的，而主体区22是p掺杂的。根据另一示例，第二晶体管器件m2是p型晶体管器件。在该情况下，第二源极区21和第二漏极区23是p掺杂的半导体区，而主体区22是n掺杂的半导体区。图3a所示的第二晶体管器件m2是增强型晶体管器件。在该晶体管器件中，主体区22邻接栅极电介质25。根据另一个示例(未示出)，第二晶体管器件m2是耗尽型晶体管器件。在该情况下，存在与第二源极区21和第二漏极区23相同掺杂类型的沟道区，该沟道区布置在主体区22与栅极电介质25之间并且从第二源极区21延伸至第二漏极区23。参考图3b，图3b示出了第二晶体管器件m2的水平截面图，第二源极区21、第二漏极区23和主体区22可以在半导体主体100的第二横向方向y上伸长。

参考图3b，第二掺杂类型的连接区26可以连接到第二源极节点s2，并且延伸穿过第二区域132以及具有第一层110和第二层120的层堆叠体。该连接区26将第二层120的布置在第二区域132下方的那些部分连接到第二源极区s2。第一层110的布置在第二区域132下方的那些部分连接到第一源极区13，并且当第一源极区13连接到第二漏极区23时，第一层110的布置在第二区域132下方的那些部分连接到第二漏极区23。由于在第二区域132下方第二层120连接到第二源极节点s2并且第一层110连接到第二漏极节点d2的事实，当第二晶体管器件m2处于截止状态时，耗尽区可以在第二区域132下方的第一和第二层部分110、120中扩展。

图4示出了图3a和图3b所示的晶体管器件的修改。在该修改中，晶体管器件m2包括在主体区22和漏极区23之间的漂移区27(也可以称为漏极延伸部)。漂移区27的掺杂浓度低于漏极区23并且漂移区27具有与漏极区23相同的掺杂类型。场电极29与漂移区27相邻并且通过场电极电介质28与漂移区27介电绝缘。根据一个示例，场电极电介质28比栅极电介质25厚。如所示，例如，通过将栅极电极24和场电极形成为一个导电层，可以将场电极29与栅极电极24电连接。这在图4中示出。根据另一示例(未示出)，场电极29电连接到第二源极节点s2并且与栅极电极24电绝缘。

图5示出了图3a和图3b所示的晶体管器件的另一修改。在图5所示的示例中，栅极电极24和栅极电介质25与漂移区27重叠，但是在第一横向方向x上不延伸至漏极区23。绝缘区41布置在漂移区27和第一表面101的未被栅极电极24和栅极电介质25覆盖的那些区域之间。如图5所示，该绝缘区41可以邻接漏极区23。在该示例中，漂移区27在与第一表面101间隔开的区域中邻接漏极区23。绝缘区41可以包括常规电绝缘材料，例如氧化物。绝缘区41可以被实施为所谓的sti(浅沟槽隔离)并且包括热生长的氧化物。

在图3a、图4和图5所示的示例中，栅极电极24布置在半导体主体100的第一表面101的顶部上。然而，这仅是示例。根据图6a和图6b所示的另一示例，存在若干栅极电极24，这些栅极电极24布置在从第一表面101延伸到半导体主体100中的沟槽中。这些栅极电极24中的每个在第一横向方向x上通过主体区22从第二源极区21延伸至第二漏极区23，并且通过栅极电介质25与这些半导体区21、22、23介电绝缘。这些栅极电极24中的每个电连接至第二栅极节点g2，其在图6a中示意性地示出。

图3a至图3b、图4、图5和图6a至图6b所示类型的第二晶体管器件可以使用从集成cmos(互补金属氧化物半导体)工艺中已知的常规注入和氧化工艺来实施。因此，第二晶体管器件也可以称为cmos器件。第二区域132可以具有第二掺杂类型的基本掺杂，或者可以在第二区域132中形成第二晶体管器件m2的有源区(源极、主体和漏极区21、22、23)之前是本征的。可以选择基本掺杂浓度，以使其实质上等于主体区22的掺杂浓度或低于主体区22的掺杂浓度。

通常，当如上所述的半导体主体100布置在壳体300中时，通常保留在壳体中的在半导体主体100上方的腔被填充有模制材料。界面电荷可以源自可以迁移到半导体主体100中的这种模制材料。特别地，界面电荷可以从第一表面101迁移到第三半导体层130中。一些界面电荷甚至可以穿过第三半导体层130，并且随后可以迁移到包括第一半导体层110和第二半导体层120的层堆叠体中。这种附加的电荷可能负面地影响半导体装置的操作。界面电荷可以迁移到半导体主体100中，尤其是在接触部附近，例如在靠近第一晶体管器件m1的第一、第二和第三连接电极34、35、33的区域中。迁移到半导体主体100中的电荷可能影响超结器件内的补偿，并且可能降低器件的阻挡能力。然而，即使由模制材料引起的不希望的界面电荷迁移到半导体主体100中，半导体器件通常也应该能够阻挡期望的击穿电压。

在图7中示意性地示出根据一个示例的其中减小了界面电荷的影响的半导体器件。半导体器件包括具有交替布置的第一掺杂类型的多个第一半导体层110和第二掺杂类型的多个第二半导体层120的层堆叠体。第二掺杂类型与第一掺杂类型互补。第一半导体器件m1的第一半导体区15邻接多个第一半导体层110。半导体器件还包括第一半导体器件m1的至少一个第二半导体区14。至少一个第二半导体区14中的每个邻接多个第二半导体层120中的至少一个，并且与第一半导体区15间隔开。

根据一个示例，半导体器件可以包括二极管。例如，如果半导体器件包括二极管，则第一半导体区15可以是第一掺杂类型的区域并且可以形成阴极。例如，如果半导体器件包括二极管，则至少一个第二半导体区14可以是第二掺杂类型的区域并且可以形成阳极。如果半导体器件包括二极管，则可以省略上面关于图1描述的第五半导体区13(在图7中以虚线示出)。然而，包括二极管的半导体器件仅是一个示例。

根据另一示例，半导体器件包括超结晶体管器件，如以上关于图1至图6所描述的。例如，这种超结晶体管器件可以仅包括第一晶体管器件m1，而第二晶体管器件m2通常是可选的并且可以省略。如果半导体器件包括超结晶体管器件，则它还可以包括第五半导体区13(在图7中以虚线示出)，该第五半导体区13可以是第一掺杂类型的区域。如上所述，如果存在第五半导体区13，则至少一个第二半导体区14可以布置在第五半导体区13和第一半导体区15之间。如上所述，这种第一晶体管器件m1的第五半导体区13邻接多个第一半导体层110。

除了层堆叠体、第三半导体层130、第一半导体区15和至少一个第二半导体区14(和可选的第五半导体区13)之外，根据一个示例的半导体器件包括第三半导体区140或第四半导体区142或这两者。在图7所示的示例中，示出了第三半导体区140和第四半导体区142这两者。

第三半导体区140在垂直方向z上从半导体主体100的第一表面101延伸到第三半导体层130中。第三半导体区140布置在第三半导体层130的第一区域131中，其中第一区域131在第一方向x上布置在第一半导体区15和至少一个第二半导体区14之间。第三半导体区140可以在第一方向x上从至少一个第二半导体区14朝向第一半导体区15延伸。第三半导体区140可以具有第一或第二掺杂类型。根据一个示例，第三半导体区140具有与至少一个第二半导体区14相同的掺杂类型，例如，第二掺杂类型。

第四半导体区142在垂直方向z上从半导体主体100的第一表面101延伸到第三半导体层130中。第四半导体区142布置在第三半导体层130的第一区域131中。第四半导体区142在第一方向x上从第一半导体区15朝向至少一个第二半导体区14延伸。第四半导体区142可以具有与第三半导体区140的掺杂类型互补的掺杂类型。即，如果第三半导体区140具有第一掺杂类型，则第四半导体区142具有第二掺杂类型，反之亦然。根据一个示例，第四半导体区142具有与第一半导体区15相同的掺杂类型，例如，第一掺杂类型。如果半导体器件仅包括第三半导体区140，则它可以具有第一掺杂类型或第二掺杂类型。这同样适用于第四半导体区142。如果半导体器件仅包括第四半导体区142而不包括第三半导体区140，则第四半导体区142可以具有第一掺杂类型或第二掺杂类型。

第三半导体区140和第四半导体区142可以被配置为补偿不需要的界面电荷。以此方式，第三半导体区140和第四半导体区142用作与第一表面101相邻的屏蔽结构，其防止界面电荷在垂直方向z上从第一表面101迁移到半导体主体中。第三半导体区140和第四半导体区142也可以被称为结终止延伸区。半导体器件可以包括n型结终止区、p型结终止区或两者。如本文所述的第三半导体区140和第四半导体区142通常不影响半导体器件的导通电阻。由于在第三半导体层130中布置了第三半导体区140和第四半导体区142，可能发生标称击穿电压的边缘减小(而不存在任何界面电荷)。这是因为第三半导体区140和第四半导体区142的形成可以在一定程度上影响半导体器件内的补偿。然而，鉴于这种结终止延伸区带来的优点，这通常是可以接受的。

如图7所示，第三半导体层130至少在第一区域131的范围内在垂直方向z上可以具有第一厚度w131。根据一个示例，第三半导体层130的厚度w131为至少1微米(μm)，特别是至少4微米。“厚度”是第三层130在垂直方向z上的尺寸。根据一个示例，第三半导体层130的厚度w131至少是单个第一半导体层110或单个第二半导体层120的厚度的两倍。根据一个示例，第三半导体层130的厚度w131至少为第一半导体层110和第二半导体层120中的每个的厚度的两倍。单个第一半导体层110或单个第二半导体层120的厚度例如在100纳米(nm)和3微米(μm)之间。根据另一示例，第三半导体层130的厚度w131大于第一半导体区13与每个第二半导体区14之间的距离。

第三半导体区140可以在垂直方向z上具有小于第一厚度w131的第二厚度w140。第四半导体区142可以在垂直方向z上具有小于第一厚度w131的第三厚度w142。第二厚度w140和第三厚度w142可以相等或彼此不同。

在包括第三半导体区140和第四半导体区142两者的半导体器件中，第三半导体区140可以在第一方向x上与第四半导体区142间隔开。第三半导体区140与第四半导体区142之间在第一方向x上的距离d1可以处于第一半导体区15与至少一个第二半导体区14之间在第一方向x上的距离d2的0％至50％之间。即，可能存在第一区域131的直接邻接第一表面101的部分，而第三半导体区140或第四半导体区142都不布置在第一区域131和第一表面101之间。然而，根据一个示例，第三半导体区140和/或第四半导体区142可以几乎完全覆盖第一区域131(例如，如果d1仅是d2的1％，即d1＝0.01*d2)。

根据一个示例，第三半导体区140的掺杂浓度等于多个第一半导体层110的掺杂浓度。例如，第四半导体区142的掺杂浓度可以等于多个第二半导体层120的掺杂浓度。上面已经关于图1讨论了第一半导体层110和第二半导体层120的示例性掺杂浓度。如果半导体器件包括第三半导体区140和第四半导体区142两者，则第三半导体区140的掺杂浓度可以等于第四半导体区142的掺杂浓度或者可以不同于第四半导体区142的掺杂浓度。

然而，如图7所示的半导体器件仅是可以如何减少界面电荷的负面影响的一个示例。图8示出了半导体器件的另一示例。图8示出的半导体器件不包括第三和第四半导体区140、142。相反，第三半导体层130的厚度w131至少在第一区域131中增加。然而，第三半导体层130的厚度也可以在第二区域132中增加。通过增加第三半导体层130的厚度，可以防止迁移到第三半导体层130中的界面电荷迁移通过第三半导体层130的整个厚度w131。因此，界面电荷不能到达下面的层堆叠体。在第三半导体层130的厚度w131在大约1μm和大约4μm之间的常规半导体器件(参见上面的图1)中，界面电荷可能穿透第三半导体层130，到达下面的层堆叠体，并且可能对半导体器件的功能产生负面影响。通过增加第三半导体层130的厚度，增加了界面电荷穿过第三半导体层130直到到达层堆叠体所必须经过的距离。此外，随着界面电荷对半导体器件内的电场的影响减小，厚的第三半导体层130导致第三半导体层130内的等电势线松弛。这在一定程度上提高了半导体器件的阻挡能力(无界面电荷)。导通电阻不受增加第三半导体层130的厚度w131的影响。

根据一个示例，多个第一半导体层中的每个在垂直方向z上具有厚度w110，并且多个第二半导体层120中的每个在垂直方向z上具有厚度w120。第三半导体层130的厚度w131可以至少是第一半导体层110的厚度w110和第二半导体层120的厚度w120之和的两倍，即，w131≥2*(w110+w120)。例如，第三半导体层130的厚度w131可以在4μm和24μm之间。

根据一个示例，具有增加的第三半导体层130的厚度的图8的半导体器件还可以包括第三半导体区140或第四半导体区142或两者。即，关于图7所描述的实施例可以与关于图8所描述的实施例结合。

参考图11，示意性地示出了界面电荷对半导体器件内的电场的影响。图11所示的图示出了(可选的)第五半导体区13与第一半导体区15之间在第一方向x上的不同位置处的电场强度。在图11中，没有为电场和第五半导体区13与第一半导体区15之间在第一方向x上的距离规定具体值。图11示例性地示出了针对如上面关于图1所描述的常规半导体器件的零界面电荷(虚线)、5e11cm^-2的正界面电荷、以及-5e11cm^-2的负界面电荷的、对于包括具有4μm的厚度w131的第三半导体层130的半导体器件所产生的电场。可以看出，界面电荷在较高程度上影响电场。

与此相比，在图12中示例性地示出了根据图8的实施例的半导体器件内的电场。同样，没有为电场以及第五半导体区13与第一半导体区15之间在第一方向x上的距离规定具体值。然而，半导体器件在第一方向x上的尺寸与图11所示的示例相同。第三半导体层130的厚度w131已经增加到24μm。图12示例性地示出了针对零界面电荷(虚线)、5e11cm^-2的正界面电荷、以及-5e11cm^-2的负界面电荷的所产生的电场。可以看出，界面电荷对电场的影响显著降低。尽管在常规半导体器件中，由于界面电荷的存在，电场可以局部减小或增大，但是在具有带有增加的厚度w131的第三半导体层130的器件中，偏差并不明显。

在参考图9，示例性地示出了用于制造半导体器件的方法。参考图9a，可以形成或提供载体200。例如，载体200可以由诸如硅(si)、碳化硅(sic)、氮化镓(gan)、砷化镓(gaas)等半导体材料制成。现在参考图9b，在垂直方向z上在载体200上形成外延层。形成外延层可以包括在载体200上沉积半导体材料层。例如，半导体材料层可以包括常规的半导体材料，例如硅(si)、碳化硅(sic)、氮化镓(gan)、砷化镓(gaas)等。在沉积半导体材料层之后，在半导体材料中形成多个注入区(图9b中未明确示出)。在外延层中形成的注入区的数量可以等于第一半导体层110和第二半导体层120的期望数量。每个注入区可以具有第一类型或第二类型，其中第一和第二类型的注入区在垂直方向z上交替布置。

在形成第一注入区和第二注入区之后，可以加热该装置(未具体示出)。通过加热第一注入区和第二注入区，可以使注入的离子扩散，从而形成第一和第二半导体层110、120，如图9b所示。这样的注入和扩散工艺是众所周知的，并且因此在此将不再详细描述。

所产生的第一半导体层110和第二半导体层120交替布置，形成类似于上面关于图1所述的层堆叠体的层堆叠体。在图9b中，示例性地示出了四个第一和第二半导体层110、120。然而，如上面关于图1所描述的，层堆叠体可以包括多于四个的第一和第二半导体层110、120。第一和第二层110、120交替布置，在层堆叠体中形成多个pn耦合(pn结)。第三半导体层130可以形成在层堆叠体的顶表面上，如图9b中进一步示出的。层堆叠体的顶表面是背离载体200的表面。第三半导体层130可以包括单晶半导体材料。根据一个示例，第三层130包括单晶硅(si)。

在形成层堆叠体和第三层130之后，可以形成第一半导体器件。第一半导体器件可以至少部分地集成在层堆叠体中。参考图9c，形成第一半导体器件可以包括在层堆叠体中形成邻接多个第一层110的第一半导体区15，以及在层堆叠体中形成至少一个第二半导体区14，至少一个第二半导体区14中的每个邻接多个第二层120中的至少一个。至少一个第二半导体区14中的每个在水平方向x上与第一半导体区15间隔开。第一半导体器件可以包括二极管，例如，第一半导体区15形成二极管的阴极，并且至少一个第二半导体区14形成二极管的阳极，反之亦然。

参考图9d，可以在第三半导体层130中形成第三半导体区140或第四半导体区142或两者(如图9d所示)。例如，第三和第四半导体区140、142可以通过注入第一类型或第二类型的离子并执行扩散工艺来形成。

然而，包括二极管的半导体器件仅是示例。根据另一示例，第一半导体器件可以包括至少一个晶体管器件，如以上关于图1至图6所描述的。在该情况下，可以在层堆叠体中形成第五半导体区13，如图9e中示例性所示。第一、第二和第五半导体区15、14、13可以对应于以上图1至图6所示的示例的第一源极区13、第一漏极区15和多个栅极区14。可选地，第一、第二和第三连接电极34、35、33可以形成为在垂直方向z上沿着相应的半导体区14、15、13的整个长度延伸，如上面已经描述的。

第五半导体区13可以在形成第三和第四半导体区140、142之前形成，或者可以在形成第三和第四半导体区140、142之后形成。

现在参考图10，示例性地示出了用于制造半导体器件的另一种方法。参考图10a，可以形成或提供载体200。载体200可以由诸如硅(si)、碳化硅(sic)、氮化镓(gan)、砷化镓(gaas)等半导体材料制成。现在参考图10b，在垂直方向z上在载体200上形成外延层。形成外延层可以包括在载体200上沉积半导体材料层。例如，半导体材料层可以包括常规的半导体材料，例如硅(si)、碳化硅(sic)、氮化镓(gan)、砷化镓(gaas)等。在沉积半导体材料层之后，在半导体材料中形成多个注入区(图10b中未明确示出)。在外延层中形成的注入区的数量可以等于第一半导体层110和第二半导体层120的期望数量。每个注入区可以具有第一类型或第二类型，并且第一和第二类型的注入区在垂直方向z上交替布置。

在形成第一注入区和第二注入区之后，可以加热该装置(未具体示出)。通过加热第一和第二注入区，可以使注入的离子扩散，从而形成第一和第二半导体层110、120，如图10b所示。这样的注入和扩散工艺是众所周知的，并且因此在此将不再详细描述。

所产生的第一半导体层110和第二半导体层120交替布置，形成类似于上面关于图1所描述的层堆叠体的层堆叠体。在图10b中，示例性地示出了四个第一和第二半导体层110、120。然而，如上面关于图1所描述的，层堆叠体可以包括多于四个的第一和第二半导体层110、120。第一和第二层110、120交替布置，在层堆叠体中形成多个pn耦合(pn结)。第三层130形成在层堆叠体的顶表面上，如图10b进一步所示。层堆叠体的顶表面是背离载体200的表面。第三层130可以包括单晶半导体材料。根据一个示例，第三层130包括单晶硅(si)。如上面关于图8所描述的，第三半导体层130可以形成为具有增加的厚度w131。第三半导体层130的厚度w131可以通过沉积更多的半导体材料来增加。因此，与常规的半导体器件相比，沉积半导体材料所需的时间增加了。

在形成层堆叠体和第三层130之后，可以形成第一半导体器件。第一半导体器件可以至少部分地集成在层堆叠体中。参考图10c，形成第一半导体器件可以包括在层堆叠体中形成邻接多个第一层110的第一半导体区15，以及在层堆叠体中形成至少一个第二半导体区14，至少一个第二半导体区14中的每个邻接多个第二层120中的至少一个。至少一个第二半导体区14中的每个在水平方向x上与第一半导体区15间隔开。第一半导体器件可以包括二极管，例如，第一半导体区15形成二极管的阴极，并且至少一个第二半导体区14形成二极管的阳极，反之亦然。

然而，包括二极管的半导体器件仅是示例。根据另一示例，第一半导体器件可以包括至少一个晶体管，如以上关于图1至图6所描述的。在该情况下，可以在层堆叠体中形成第五半导体区13，如图10d中示例性所示。第一、第二和第五半导体区15、14、13可以对应于以上图1至图6所示的示例的第一源极区13、第一漏极区15和多个栅极区14。可选地，第一、第二和第三连接电极34、35、33可以形成为在垂直方向z上沿着相应的半导体区14、15、13的整个长度延伸，如上面已经描述的。