存储器及其形成方法与流程

本发明涉及半导体技术领域，特别涉及一种存储器及其形成方法。

背景技术：

存储器(例如，动态随机存储器，dynamicrandomaccessmemory)通常具有存储单元阵列，所述存储单元阵列中包括多个呈阵列式排布的存储单元。以及，所述存储器还具有多条字线，每一字线分别与相应的存储单元电性连接，以对各个存储单元施加相应的信号。

其中，针对每一字线而言，通常需要对应形成接触插塞，以实现对各个字线的电性引出。具体的，形成在一层间介质层中的接触插塞，其底部与字线连接，所述接触插塞的顶部延伸出层间介质层，以用于与外部信号连接。目前，所述层间介质层的厚度一般较厚而具有较大的内应力，从而会对衬底也相应的施加较大的应力，极易使整个半导体结构发生弯曲。

技术实现要素：

本发明的目的在于提供一种存储器，不仅可以增加连接字线的接触插塞的工艺窗口，并且还可以有效缓解衬底顶表面上的介质层的内应力。

本发明的目的在于提供一种存储器，包括：

衬底，所述衬底具有记忆区和周边区，所述周边区位于所述记忆体区的外围；

多条字线，掩埋在所述衬底中，以及所述字线形成在所述记忆体区中并延伸至所述周边区中，以使所述字线的端部位于所述周边区中；

介质堆叠层，形成在所述衬底的顶表面上，以及所述介质堆叠层包括至少三层介质层，所述至少三层介质层中具有拉应力介质层和压应力介质层；以及，

接触插塞，形成在所述周边区中，以及所述接触插塞贯穿所述介质堆叠层并延伸至所述衬底中以电性连接至所述字线的端部。

可选的，所述介质堆叠层中排布在最底部的介质层包括由下至上依次层叠的第一介质层、第二介质层和第三介质层；其中，所述第一介质层和所述第三介质层均为压应力介质层，所述第二介质层为拉应力介质层；或者，所述第一介质层和所述第三介质层均为拉应力介质层，所述第二介质层为压应力介质层。

可选的，所述介质堆叠层中由下至上依次包括底部堆叠层、第四介质层、第五介质层和第六介质层，其中所述第四介质层、所述第五介质层和所述第六介质层的厚度依次增加。

可选的，所述第四介质层和所述第五介质层的厚度之和大于等于所述第六介质层的厚度。

可选的，所述底部堆叠层包括由下至上依次层叠的第一氧化硅层、氮化硅层和第二氧化硅层。

可选的，所述字线具有相对的第一端部和第二端部，所述字线的第一端部和第二端部分别位于所述记忆体区相对两侧的周边区中；以及，相邻的两条所述字线中，与其中一条字线连接的接触插塞形成在第一端部，与另一条字线连接的接触插塞形成在第二端部上。

可选的，所述存储器具有m条字线，m为大于1的正整数；其中，连接第n条字线的接触插塞形成在字线的第二端部上，连接第n-1条字线的接触插塞和连接第n+1条字线的接触插塞均形成在字线的第一端部上，并且连接第n-1条字线的接触插塞和连接第n+1条字线的接触插塞在字线的排布方向上相互错开，n为大于1且小于m的正整数。

可选的，所述字线形成在所述衬底的字线沟槽中，并且所述字线的顶部低于所述字线沟槽的顶部；以及，所述存储器还包括遮蔽层，所述遮蔽层填充在所述字线沟槽高于所述字线的上方空间中，所述接触插塞的还贯穿所述遮蔽层以延伸至所述字线。

基于如上所述的存储器，本发明还提供了一种存储器的形成方法，包括：

提供一衬底，所述衬底具有记忆区和周边区，所述周边区位于所述记忆体区的外围；

形成多条字线在所述衬底中，所述字线形成在所述记忆体区中并延伸至所述周边区中，以使所述字线的端部位于所述周边区中；

依次形成至少三层介质层在所述衬底的顶表面上，以构成介质堆叠层，所述至少三层介质层中具有拉应力介质层和压应力介质层；以及，

形成接触插塞形成在所述周边区中，所述接触插塞贯穿所述介质堆叠层并延伸至所述衬底中以电性连接至所述字线的端部。

可选的，所述介质堆叠层包括排布在最底部的底部堆叠层，所述底部堆叠层的形成方法包括：依次形成第一氧化硅层、氮化层和第二氧化硅层在所述衬底的顶表面上。

在本发明提供的存储器中，字线从记忆体区进一步延伸至周边区中，从而可以将接触插塞形成在周边区中，以实现和对应的字线电性连接。由于接触插塞形成在较为空旷的周边区中，一方面可以充分利用周边区的空间，避免在记忆体区中需要额外占用空间，另一方面还有利于增大各个接触插塞的尺寸，不仅有效降低了接触插塞的制备难度，并且还可有利于提高接触插塞和字线之间的连接性能。

并且，形成在衬底上的介质层为具有多个膜层的介质堆叠层，相对于传统工艺中的单一较大厚度的介质层而言，本发明中相当于将传统工艺中单一厚度较厚的介质层划分为多层厚度较薄的介质层，如此，以利于实现各层介质层的应力得以释放，从而可以有效降低堆叠设置的多层介质层的总应力，从而可以有效改善膜层翘曲的问题，并避免对衬底施加较大的应力，有利于防止整个衬底发生弯曲。此外，由于介质堆叠层中还同时具有拉应力介质层和压力应力介质层，进而可以由压应力介质层和拉应力介质层实现所述介质堆叠层的应力缓冲，进一步降低所述介质堆叠层的应力。

进一步的，还可使连接相邻的两条字线的两个接触插塞分布形成在记忆体区的不同侧，如此，即能够进一步增大相邻的接触插塞之间的间距，从而可以更大程度的增加接触插塞的工艺窗口。

附图说明

图1为本发明实施例一中的存储器的版图结构；

图2为图1所示的本发明实施例一中的存储器在aa’方向上的剖面示意图；

图3为本发明实施例二中的存储器的版图结构；

图4为本发明一实施例中的存储器的形成方法的流程示意图；

其中，附图标记如下：

100-衬底；

100a-记忆体区；

100b-周边区；

200-字线；

200a-字线沟槽；

300/300’-接触插塞；

310-第一导电层；

320-第二导电层；

400-遮蔽层；

500-介质堆叠层；

510-底部堆叠层；

510a-第一介质层；

510b-第二介质层；

510c-第三介质层；

520-第四介质层；

530-第五介质层；

540-第六介质层；

aa-有源区；

h1-第一高度位置；

h2-第二高度位置。

具体实施方式

以下结合附图和具体实施例对本发明提出的存储器及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

实施例一

图1为本发明实施例一中的存储器的版图结构，图2为图1所示的本发明实施例一中的存储器在aa’方向上的剖面示意图。

结合图1和图2所示，本实施例中的存储器包括：衬底100；掩埋在所述衬底100中的多条字线200；形成在所述衬底100的顶表面上的介质堆叠层500；以及，贯穿所述介质堆叠层500以和所述字线200电性连接的接触插塞300。

其中，所述衬底100具有记忆区100a和周边区100b，所述周边区100b位于所述记忆体区100a的外围。以及，所述衬底100的所述记忆体区100a中形成有多个有源区aa，多个所述有源区aa呈阵列式排布，用于构成存储单元阵列。

继续参考图1所示，多条所述字线200沿着第一方向(x方向)依次排布，以及每一所述字线200均沿着第二方向(y方向)延伸。具体的，所述字线200形成在所述记忆体区100a中并延伸至所述周边区100b中，以使所述字线200的端部位于所述周边区100b中。进一步的，所述字线200与所述记忆体区100a中相应的有源区aa相交，用于为相应的存储单元施加电信号。

以及，所述字线200的端部延伸至周边区100b中，从而可以通过所述字线200的端部，实现字线200的电性引出。具体的，与所述字线200电性连接以用于为所述字线200施加电信号的接触插塞300，可以形成在所述周边区100b中，从而和所述字线200的端部电性连接。

需要说明的是，由于接触插塞300可以形成在周边区100b中，从而可以为接触插塞300提供的更大的制备空间，一方面有效利用了周边区100b的空间；另一方面有利于增加接触插塞300的尺寸，不仅能够增加所述接触插塞300的工艺窗口，提高所形成的接触插塞300的精度，并且可以确保所述接触插塞300和所述字线200之间的充分接触。

进一步的，所述字线200具有相对的第一端部和第二端部，并且所述字线200的第一端部和第二端部分别往相反方向延伸至所述记忆体区100a相对两侧的周边区100b中，以使所述字线200的第一端部和第二端部分别位于所述记忆体区100a相对两侧的周边区100b中。此时，所述接触插塞300可以形成在所述字线200的第一端部和/或第二端部上。

本实施例中，相邻的两条字线200中，与其中一条字线200连接的接触插塞300形成在第一端部上，与另一条字线200连接的接触插塞300形成在第二端部上。即，本实施例中，与相邻的字线200连接的接触插塞300形成在所述字线200的不同端部上，进而位于所述记忆体区100a的不同侧，以使相邻的两条字线200上的接触插塞300相互错开。如此一来，即能够进一步增加每一接触插塞300的面积。

具体的，由于相邻的字线200的接触插塞300分别位于字线200的不同端部上，因此所述接触插塞300的宽度可以沿着字线的排布方向(即，x方向)进一步横向扩展，以使所述接触插塞300的宽度尺寸大于所述字线200的宽度尺寸。此外，所述接触插塞300形成在较为空旷的周边区100b中，因此还可使所述接触插塞300沿着字线的延伸方向(即，y方向)纵向扩展，从而进一步增大所述接触插塞300在y方向上的宽度尺寸。

本实施例中，所述接触插塞300在垂直于高度方向上的截面形状可以为矩形，所述接触插塞300的宽度尺寸和长度尺寸均可进一步扩展，以利于提高所述接触插塞300的工艺窗口。

继续参考图1所示，本实施例中，形成在所述记忆体区100a同一侧的周边区100b中的多个接触插塞300可以在字线的排布方向上(即，x方向上)对齐排布。即，形成在不同字线的第一端部上的多个接触插塞300在字线的排布方向上对齐排布，以及形成在不同字线的第二端部上的多个接触插塞300在字线的排布方向上也对齐排布。

可选的方案中，在所述衬底100的所述周边区100b中例如还形成有沟槽隔离结构，并可使所述沟槽隔离结构围绕所述记忆体区100a，以用于隔离所述记忆体区100a。此时，则可使所述字线200的端部在其延伸方向上延伸至所述沟槽隔离结构中。

继续参考图2所示，所述字线200形成在所述衬底100的所述字线沟槽200a中，具体的，所述字线沟槽200a相应的从所述记忆体区100a延伸至所述周边区100b中。

进一步的，所述字线200填充在所述字线沟槽200a中，并且所述字线200的顶部位置低于所述字线沟槽200a的顶部位置。基于此，在所述字线沟槽200a高于所述字线200的上方空间中还填充有遮蔽层400，所述遮蔽层400相应的覆盖所述字线200。以及，与所述字线200连接的接触插塞300即可相应的贯穿所述遮蔽层400以延伸至所述字线200。

本实施例中，所述接触插塞300贯穿所述遮蔽层400，并且还可进一步延伸至所述字线200中，以使所述接触插塞300部分嵌入至所述字线200中，从而提高所述接触插塞300与所述字线200的电性连接性能。具体而言，所述字线200的顶部位置例如对应于第一高度位置h1，以及所述接触插塞300的底部位置例如对应于第二高度位置h2，本实施例中，所述第二高度位置h2低于所述第一高度位置h1。

然而应当认识到，在其他实施例中，所述接触插塞300的底部停止在所述字线200的顶表面上，此时，所述接触插塞300的底部位置(第二高度位置h2)和所述字线200的顶部位置(第一高度位置h1)位于同一高度位置或者接近同一高度位置。

继续参考图2所示，所述衬底100的顶表面上形成有介质堆叠层500，因此所述接触插塞300则相应的还贯穿所述介质堆叠层500。即，所述接触插塞300依次贯穿所述介质堆叠层500和所述遮蔽层400以抵达至所述字线200中。

其中，所述介质堆叠层500包括至少三层介质层，所述至少三层介质层中具有拉应力介质层和压应力介质层。

需要说明的是，传统工艺中，通常是将一厚度较厚的单一介质层直接形成在衬底的顶表面上，此时由于单一介质层的厚度较厚，从而会产生有较大的应力，进而导致整个衬底发生弯曲。然而，与传统工艺中直接将一厚度较厚的单一介质层形成在衬底的顶表面上相比，本实施例中相当于将传统工艺中单一厚度较厚的介质层划分为多层厚度较薄的介质层，如此，以利于实现各层介质层的应力得以释放，从而可以有效降低堆叠设置的多层介质层的总应力。即，本实施例中，由多层介质层构成的介质堆叠层500具有较小的应力，有效改善了膜层翘曲的问题，并避免对衬底100施加较大的应力，有利于防止整个衬底100发生弯曲。

此外，本实施例中，所述介质堆叠层500中同时具有拉应力介质层和压力应力介质层，如此，即可由所述压应力介质层和拉应力介质层实现所述介质堆叠层500的应力缓冲，进一步降低所述介质堆叠层500的应力。

进一步的方案中，所述介质堆叠层500排布在最底部的三层介质层中，即具有拉应力介质层和压应力介质层。具体而言，所述介质堆叠层500中排布在最底部的介质层其最靠近衬底100的顶表面，因此排布在底部的介质层其对衬底100的应力作用，大于排布在顶部的介质层对衬底100的应力作用，基于此，本实施例中，使排布在底部的多层介质层即具有不同应力方向的介质层，从而可以有效减小介质层对衬底100的应力作用。

本实施例中，所述介质堆叠层500中排布在最底部的三层介质层分别包括由下至上层叠设置的第一介质层510a、第二介质层510b和第三介质层510c。其中，所述第一介质层510a和所述第三介质层510c可以具有相同的应力方向，所述第二介质层510b可以具有与所述第一介质层510a相反的应力方向。例如，所述第一介质层510a和所述第三介质层510c均为压应力介质层，所述第二介质层510b为拉应力介质层；或者，所述第一介质层510a和所述第三介质层510c均为拉应力介质层，所述第二介质层510b为压应力介质层。

可以认为，所述介质堆叠层500中排布在最底部的多层介质层构成底部堆叠层510，所述底部堆叠层510直接形成在衬底100的顶表面上。由于底部堆叠层510中具有拉应力介质层和压应力介质层，因此可以有效缓解底部堆叠层510直接作用于衬底100上的应力。

具体的实施例中，所述底部堆叠层510中，所述第一介质层510a和所述第三介质层510c的材料例如均包括氧化硅(sio)，所述第二介质层510b的材料例如包括氮化硅(sin)。即，所述底部堆叠层510例如包括由下至上依次层叠的第一氧化硅层、氮化硅层和第二氧化硅层。

应当认识到，氮化硅层相对于氧化硅层通常具有更大的应力，因此若直接将氮化硅层形成在衬底上，则会导致较大的应力被施加至所述衬底。基于此，即可以将第一氧化硅层(即，第一介质层510a)直接形成在所述衬底100的顶表面，以使氮化硅层(包括第二介质层510b)和衬底100之间可以间隔有第一氧化硅层(即，第一介质层510a)，以利用所述第一氧化硅层(即，第一介质层510a)作为缓冲层，实现应力缓冲。

继续参考图2所示，所述介质堆叠层500还包括由下至上依次堆叠设置的第四介质层520、第五介质层530和第六介质层540，即，所述第四介质层520、第五介质层530和第六介质层540依次形成在所述底部堆叠层510上。

其中，所述底部堆叠层510和所述第四介质层520之间、所述第四介质层520和所述第五介质层530之间、以及所述第五介质层530和所述第六介质层540之间均具有界面生成物。需要说明的是，在制备所述介质堆叠层500时，由于所述底部堆叠层510、所述第四介质层520、所述第五介质层530和所述第六介质层540是依次分别形成的，因此可以在相邻膜层之间生成有界面生成物。

例如，在制备所述底部堆叠层510之后，以及制备第四介质层520之前，会在所述底部堆叠层510的顶表面上形成界面生成物(例如包括含氧物质)，进而在制备第四介质层520时，所述界面生成物即夹持在所述底部堆叠层510和所述第四介质层520之间；同样的，在制备所述第四介质层520之后，以及制备第五介质层530之前，会在所述第四介质层520的顶表面上形成界面生成物(例如包括含氧物质)，进而在制备第五介质层530时，第四介质层520顶表面上的界面生成物即夹持在所述第四介质层520和所述第五介质层530之间；以及，所述第五介质层530和所述第六介质层540之间的界面生成物的形成原理同上，此处不再赘述。

其中，所述第四介质层520、所述第五介质层530和所述第六介质层540的材料可以相同，例如均包括氮化硅。或者，所述第四介质层520和所述第五介质层530的材料相同，例如均包括氮化硅；以及，所述第六介质层540的材料不同于所述第四介质层520的材料，例如所述第六介质层540的材料包括氧化硅。

进一步的，所述第四介质层520、所述第五介质层530和所述第六介质层540的厚度依次增加。可以理解为，所述第四介质层520、所述第五介质层530和所述第六介质层540中，最靠近衬底100的第四介质层520具有较小的厚度，从而可使所述第四介质层520的内应力也最小；以及，最远离衬底100的第六介质层540具有较大的厚度，此时即使所述第六介质层540的内应力最大，然而由于第六介质层540远离衬底100，因此仍然不会对衬底100产生较大的应力作用。

本实施例中，所述第六介质层540为所述介质堆叠层500中排布在最顶层的介质层，即，所述介质堆叠层500中排布在底部堆叠层510上方的多层介质层中其厚度依次增加，相应的使得排布在最顶层的介质层具有最大的厚度。

可选的方案中，所述第四介质层520和所述第五介质层530的厚度之和大于等于所述第六介质层540的厚度。具体而言，在所述介质堆叠层500的总厚度一定的情况下，由于介质堆叠层500中具有多层介质层，从而使得各层介质层的厚度相对较小。本实施例中，即使所述第六介质层540的厚度相对于所述第四介质层520和所述第五介质层530的厚度最大，然而仍可以使得所述第六介质层540的厚度小于等于所述第四介质层520和所述第五介质层530的厚度之和，实现了对第六介质层540的厚度的有效控制，避免第六介质层540的厚度过大。

进一步的，所述接触插塞300中位于所述介质堆叠层500中的上接触部的宽度尺寸大于所述接触插塞300中位于所述遮蔽层400中的下接触部的宽度尺寸。如此，即可确保所述接触插塞300的下接触部能够与所述字线200连接的基础上，增加所述接触插塞300的上接触部的宽度尺寸，增大所述上接触部的接触面积。

此外，在具体的实施例中，所述接触插塞300容纳在接触窗中，所述接触窗即依次贯穿所述介质堆叠层500和所述遮蔽层400以抵达至所述字线200中。以及，所述接触插塞300可包括第一导电层310和第二导电层320，所述第一导电层310覆盖所述接触窗的底壁和侧壁，以及所述第二导电层320形成在所述第一导电层310上并填充所述接触窗。即，所述第一导电层310包覆所述第二导电层320的底表面和侧壁。

实施例二

与实施例一的区别在于，本实施例中，位于记忆体区同一侧的周边区中的多个接触插塞在字线的排布方向上相互错开，而非完全对齐排布。

图3为本发明实施例二中的存储器的版图结构，如图3所示，所述存储器包括m条字线200，m条字线200沿着第一方向(x方向)依次排布，其中m为大于1的正整数。

进一步的，与第n条字线连接的接触插塞形成在第二端部(图中未示出)上，以及与第n-1条字线连接的接触插塞300’和与第n+1条字线连接的接触插塞300’均形成在第一端部上，其中n为大于1且小于m的正整数。即，与实施例一类似的，本实施例中相邻的两条字线200上的接触插塞300’也分别形成在字线200的不同的端部上。

然而，与实施例一不同的是，本实施例中，位于所述字线200的同一端部上的多个接触插塞300’(即，位于所述记忆体区100a同一侧的多个接触插塞300’)沿着字线的排布方向非完全对齐排布。具体的，位于所述记忆体区100a同一侧的多个接触插塞300’中，相邻的两个接触插塞300’在其排布方向上相互错开，以使得相邻的两个接触插塞300’在其排布方向上不存在相互正对的部分，从而可以有效改善相邻的接触插塞300’容易出现桥接的问题，并且有利于进一步增加所述接触插塞300’的宽度尺寸。

本实施例中，位于所述记忆体区100a同一侧的多个接触插塞300’中，相互间隔的接触插塞300’在其排布方向上对齐排布。即，同一侧的多个接触插塞300’分别对齐排布成两排，排布在其中一排上的相邻的两个接触插塞300’之间间隔有另一个排布在另一排上的接触插塞300’。

继续参考图3所示，所述接触插塞300’在垂直于高度方向上的截面形状可以为圆形或椭圆形等。当然，所述接触插塞300’的截面形状也可以为例如实施例一所示的矩形。

基于如上所述的存储器，以下对形成所述存储器的方法进行详细说明。图4为本发明一实施例中的存储器的形成方法的流程示意图，如图4所示，本实施例中的存储器的形成方法包括如下步骤。

步骤s100，提供一衬底，所述衬底具有记忆体区和周边区，所述周边区位于所述记忆体区的外围。具体可参考图1～图3所示，所述衬底100的所述记忆体区100a中可形成有多个有源区aa。

步骤s200，形成多条字线在所述衬底中，所述字线形成在所述记忆体区中并延伸至所述周边区中，以使所述字线的端部位于所述周边区中。

重点参考图2所示，所述字线200的形成方法例如包括：首先，形成字线沟槽200a在所述衬底100中，以及所述字线沟槽200a在所述记忆区100a中并穿越相应的有源区aa，并且所述字线沟槽200a的端部还进一步延伸至所述周边区100b中；接着，填充导电材料在所述字线沟槽200a中，以形成所述字线200。

本实施例中，所述字线200未填满所述字线沟槽200a，基于此，则在形成所述字线200之后，还包括：填充遮蔽层400在所述字线沟槽200a高于字线的上方空间中，以覆盖所述字线200。其中，所述遮蔽层400的材料例如包括氮化硅。

步骤s300，依次形成至少三层介质层在所述衬底的顶表面上，以构成介质堆叠层，所述至少三层介质层中具有拉应力介质层和压应力介质层。本实施例中，所述介质堆叠层相应的覆盖所述遮蔽层和所述衬底的顶表面。

继续参考图2所示，本实施例中，所述介质堆叠层500的形成方法包括如下步骤。

第一步骤，形成底部堆叠层510在所述衬底100上，其中所述底部堆叠层510中可以具有拉应力介质层和压应力介质层，以使得最靠近衬底100的底部堆叠层510具有较小的内应力。

其中，所述底部堆叠层510的形成方法可进一步包括：首先，形成第一氧化硅层在所述衬底100的顶表面上，所述第一氧化硅层构成底部堆叠层510的第一介质层510a；接着，形成氮化硅层在所述第一介质层510a的顶表面上，所述氮化硅层构成底部堆叠层510的第二介质层510b；接着，形成第二氧化硅层在所述第二介质层510b的顶表面上，所述第二氧化硅层构成底部堆叠层510的第三介质层510c。

第二步骤，依次形成第四介质层520、第五介质层530和第六介质层540在所述底部堆叠层510上。

如上所述，所述第四介质层520、所述第五介质层530和所述第六介质层540的厚度可以依次增加。进一步的，还可使所述第四介质层520和所述第五介质层530的厚度之和大于等于所述第六介质层540的厚度。如此，以实现对介质堆叠层500中位于最顶层的介质层的厚度控制。

其中，所述第四介质层520、所述第五介质层530和所述第六介质层540的材料可以相同，例如均包括氮化硅。当然，所述第四介质层520、所述第五介质层530和所述第六介质层540的材料也可以不完全相同，例如：所述第四介质层520和所述第五介质层530的材料相同，例如均包括氮化硅；以及，所述第六介质层540的材料不同于所述第四介质层520的材料，例如所述第六介质层540的材料包括氧化硅。

步骤s400，形成接触插塞形成在所述周边区中，所述接触插塞贯穿所述介质堆叠层并延伸至所述衬底中以电性连接至所述字线的端部。

具体可继续参考图2所示，所述接触插塞的形成方法例如包括如下步骤。

步骤一，形成接触窗在所述周边区中，所述接触窗贯穿所述介质堆叠层500并延伸至所述衬底100中，以暴露所述字线200。

其中，所述接触窗可利用光刻工艺和刻蚀工艺形成。具体的，首先利用光刻工艺定义出所述接触窗的图形，接着再以所述图形为掩膜刻蚀所述介质堆叠层500和衬底100，以形成所述接触窗。需要说明的是，由于所述接触窗是形成在空旷的周边区中，因此在利用光刻工艺定义所述接触窗的图形时，即可以有利于提高所述接触窗的工艺窗口。

如上所述，与相邻的两条字线200连接的两个接触插塞分别形成在记忆体区100a的不同侧，则暴露出相邻的两条字线200的两个接触窗也相应的分别形成在记忆体区100a的不同侧。此时，位于记忆体区100a同一侧的相邻的两个接触窗之间即能够预留有更大的空间，从而有利于增加所述接触窗的开口尺寸，进一步增大所述接触窗的工艺窗口。

本实施例中，依次刻蚀所述介质堆叠层500和衬底中的所述遮蔽层400以暴露出所述字线200。可选的，在暴露出所述字线200的顶表面之后，还可进一步刻蚀所述字线200，以使所述接触窗还进一步延伸至所述字线200中。

步骤二，填充导电材料在所述接触窗中，以形成所述接触插塞300。

具体的，填充导电材料在所述接触窗中的方法包括：首先形成第一导电层310在所述接触窗中，所述第一导电层310覆盖所述接触窗的底壁和侧壁；接着，形成第二导电层320在所述第一导电层310上，所述第二导电层320填充所述接触窗。

综上所述，本实施提供的存储器中，由于字线的端部延伸至周边区中，从而可以将接触插塞形成在周边区中，以和对应的字线的端部电性连接。如此一来，不仅可以充分利用周边区的空间，为记忆体区腾出更多的空间以用于容纳电容组件，并且在周边区中制备接触插塞，还有利于增大各个接触插塞的尺寸，有效降低接触插塞的制备难度，相应的提高了接触插塞和字线之间的连接性能。

进一步的，形成在衬底上的介质层为具有多个膜层的介质堆叠层，此时即可以实现介质堆叠层中的各层介质层具有较薄的厚度，有利于实现各层介质层的应力释放，从而可以有效降低堆叠设置的多层介质层的总应力，如此，即可避免对衬底施加较大的应力，有效改善整个衬底发生弯曲的问题。并且，由于介质堆叠层中还同时具有拉应力介质层和压力应力介质层，进而可以由压应力介质层和拉应力介质层实现所述介质堆叠层的应力缓冲，进一步降低所述介质堆叠层的应力。

更进一步的，还可使连接相邻的两条字线的两个接触插塞分别形成在记忆体区的不同侧，从而能够进一步增大相邻的接触插塞之间的间距，进而可以更大程度的增加接触插塞的工艺窗口。

需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

还需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。

还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。