3D存储器件及其制造方法与流程

本发明涉及存储器技术，更具体地，涉及3d存储器件及其制造方法。

背景技术：

半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。

为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3d存储器件)。该3d存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

在3d存储器件中，一般采用栅叠层结构以及沟道柱提供选择晶体管和存储晶体管，采用导电通道形成外围电路与存储串的互联。其中，沟道柱形成在沟道孔内，每个沟道孔的底部形成外延结构，用于电连接沟道柱的沟道层和半导体衬底。然而，为了使沟道层与外延层接触，须要通过蚀刻工艺去除外延结构上形成的硅-氧-氮-氧(s-o-n-o)结构的一部分，从而暴露外延结构，蚀刻工艺可能会导致s-o-n-o结构损伤，随着3d存储器件的存储容量越来越大，栅叠层结构的层数会逐步增多，进一步增加了蚀刻的难度。

因此，希望进一步改进3d存储器件的制造工艺，从而提高3d存储器件的良率。

技术实现要素：

本发明的目的是提供一种改进的3d存储器件及其制造方法，不必在沟道孔中形成外延结构，也不蚀刻沟道孔底部的s-o-n-o结构就可以形成使沟道层与衬底电连接的外延层。

根据本发明的一方面，提供了一种3d存储器件的制造方法，包括：在衬底上形成停止层和牺牲层，所述衬底具有多个凹槽且每个所述凹槽被所述牺牲层填充，所述衬底与所述牺牲层被所述停止层隔开；在所述牺牲层上形成叠层结构，包括交替堆叠的层间牺牲层与层间介质层；形成穿过所述叠层结构的沟道柱，所述沟道柱向所述衬底方向延伸，所述沟道柱的侧壁与所述牺牲层接触，所述沟道柱包括沟道层；形成多个栅线隙，每个所述栅线隙向所述衬底方向延伸至所述牺牲层内；经所述多个栅线隙依次去除所述牺牲层和所述停止层，以便于在所述叠层结构与所述衬底之间形成第一间隙，所述沟道柱的部分侧壁被所述第一间隙露出；经所述第一间隙去除所述沟道柱的部分侧壁，以使部分所述沟道层被露出；以及在所述第一间隙中形成外延层，所述沟道层经所述外延层与所述衬底电连接，其中，每个所述栅线隙分别与相应的所述凹槽的位置对应。

优选地，所述衬底表面包括存储区域、台阶区域以及外围区域，每个所述凹槽穿过所述存储区域与所述台阶区域延伸至所述外围区域，所述制造方法还包括：去除部分所述叠层结构形成位于所述台阶区域上方的多个台阶，并使所述外围区域上方的牺牲层被露出；去除所述外围区域上方的所述牺牲层与所述停止层，在所述凹槽中的所述牺牲层与所述停止层被保留；以及在所述台阶区域与所述外围区域上方形成第一绝缘层，所述第一绝缘层覆盖所述多个台阶与所述衬底，其中，所述栅线隙向所述衬底方向分别穿过所述叠层结构与所述第一绝缘层。

优选地，所述凹槽的横向尺寸不小于所述栅线隙的横向尺寸。

优选地，在形成所述外延层的步骤中，所述外延层从所述衬底表面向所述叠层结构方向生长，在与所述叠层结构间隔预设距离时停止生长，保留部分所述第一间隙，所述制造方法还包括：在所述外延层表面形成第二绝缘层。

优选地，所述第二绝缘层与所述叠层结构之间保留部分所述第一间隙，所述叠层结构靠近所述衬底的层为层间绝缘层，所述制造方法还包括：经所述栅线隙在所述第一间隙中形成栅极导体层。

优选地，还包括：在暴露在所述第一间隙的沟道柱表面形成沟道外延部，所述沟道外延部分别与所述沟道层和所述外延层接触，其中，所述第二绝缘层延伸至所述沟道外延部表面。

优选地，在所述第一间隙中形成栅极导体层至少被所述第二绝缘层和所述层间绝缘层包围。

优选地，所述第二绝缘层与所述叠层结构接触，所述叠层结构靠近所述衬底的层为层间牺牲层，所述制造方法还包括：经所述栅线隙将所述层间牺牲层替换为所述栅极导体层。

优选地，还包括：在所述栅线隙中形成导电通道，所述导电通道与所述外延层接触；以及在所述栅线隙中形成第三绝缘层，所述第三绝缘层将所述导电通道与所述叠层结构隔开。

优选地，还包括：在所述衬底中形成掺杂区，并与所述外延层接触，其中，所述沟道柱底端位于所述掺杂区中，所述掺杂区与所述外延层共同作为所述阱区。

根据本发明的另一方面，提供了一种3d存储器件，包括：衬底，具有多个凹槽；外延层，位于所述衬底上，并且每个所述凹槽被所述外延层填充；叠层结构，位于所述外延层上，包括交替堆叠的栅极导体层与层间介质层；沟道柱，穿过所述叠层结构，所述沟道柱向所述衬底方向延伸，所述沟道柱包括沟道层，部分所述沟道层经所述沟道柱的侧壁被露出，以使所述沟道层经所述外延层与所述衬底电连接；以及多个导电通道，每个所述导电通道向所述衬底方向延伸至所述外延层，其中，每个所述导电通道分别与相应的所述凹槽的位置对应。

优选地，所述衬底表面包括存储区域、台阶区域以及外围区域，每个所述凹槽穿过所述存储区域与所述台阶区域延伸至所述外围区域，所述台阶区域上方的叠层结构呈多个台阶，所述3d存储器件还包括：第一绝缘层，覆盖所述台阶与所述衬底的外围区域，其中，所述导电通道向所述衬底方向分别穿过所述叠层结构与所述第一绝缘层。

优选地，还包括沟道外延部，位于所述衬底与所述叠层结构之间，分别与所述沟道层和所述外延层接触。

优选地，还包括掺杂区，位于所述衬底中，所述掺杂区与所述外延层接触。

优选地，还包括第三绝缘层，所述第三绝缘层位于所述导电通道与叠层结构之间。

根据本发明实施例的3d存储器件及其制造方法，通过在衬底与叠层结构之间形成牺牲层，预留出形成第一间隙的空间，经栅线隙去除牺牲层进而经第一间隙去除部分沟道柱侧壁露出沟道层，之后在衬底上形成外延层，该外延层使得衬底与沟道层实现电连接。由于在衬底中形成了凹槽，且部分牺牲层填充在凹槽中，增加了栅线隙的刻蚀工艺窗口，即保证了栅线隙暴露牺牲层的面积，同时保证了栅线隙不会破坏衬底与牺牲层之间的停止层。

进一步的，由于凹槽分别对应在存储区域、台阶区域以及外围区域，并且凹槽的内表面被停止层覆盖，因此，在保证对应在存储区域的栅线隙可以暴露足够的牺牲层时，防止了对应于外围区域的栅线隙穿过停止层到达衬底中损坏衬底中的结构。

因此，根据本发明实施例的3d存储器件及其制造方法提高了产品良率和可靠性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出了3d存储器件的存储单元串的电路图和结构示意图。

图2a示出了3d存储器件的透视图。

图2b示出了3d存储器件的顶视图。

图2c至2e分别示出了3d存储器件的形成栅线隙时的截面示意图。

图3a至图3l-2示出了本发明实施例的3d存储器件制造方法的各个阶段的结构图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3d存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线(bit-line,bl)，第二端连接至源极线(sourceline,sl)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管(漏极侧选择晶体管)q1、存储晶体管m1至m4以及第二选择晶体管(源极侧选择晶体管)q2。第一选择晶体管q1的栅极连接至漏极选择栅线(selectiongatefordrain,sgd)，又称顶部栅选择线。第二选择晶体管q2的栅极连接至源极选择栅线(selectiongateforsource,sgs)，又称底部栅选择线。存储晶体管m1至m4的栅极分别连接至字线(word-line)wl1至wl4的相应字线。

如图1b所示，存储单元串100的选择晶体管q1和q2分别包括顶部栅极导体层122和底部栅极到体层123，存储晶体管m1至m4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管m1至m4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管q1和q2。

在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于n型的选择晶体管和控制晶体管，沟道层111可以是n型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管q1和q2、存储晶体管m1至m4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管q1和q2的半导体层和栅介质层以及存储晶体管m1至m4的半导体层和栅介质层。在沟道柱110中，选择晶体管q1和q2的半导体层与存储晶体管m1至m4的半导体层彼此电连接。

在一些其他实施例中，选择晶体管q1也可以制作成如存储晶体管m1至m4那样的结构，具体为在沟道柱110的上部，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成选择晶体管q1。由于选择晶体管q1与存储晶体管m1至m4的结构相同，从而可以简化沟道柱的形成工艺。

在写入操作中，存储单元串100利用fn隧穿效应将数据写入存储晶体管m1至m4中的选定存储晶体管。以存储晶体管m2为例，在源极线sl接地的同时，源极选择栅线sgs偏置到大约零伏电压，使得对应于源极选择栅线sgs的选择晶体管q2断开，漏极选择栅线sgd偏置到高电压vdd，使得对应于漏极选择栅线sgd的选择晶体管q1导通。进一步地，位线bl2接地，字线wl2偏置于编程电压vpg，例如20v左右，其余字线偏置于低电压vps1。由于只有选定存储晶体管m2的字线电压高于隧穿电压，因此，该存储晶体管m2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管m2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管m1至m4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管m2为例，字线wl2偏置于读取电压vrd，其余字线偏置于高电压vps2。存储晶体管m2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管m2的导通状态可以判断数据值。存储晶体管m1、m3和m4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管m2的导通状态。控制电路根据位线bl和源极线sl上检测的电信号判断存储晶体管m2的导通状态，从而获得存储晶体管m2中存储的数据。

图2a示出3d存储器件的透视图。其中，x、y、z分别表示3d存储器器件的长度方向、宽度方向以及高度方向，为了清楚起见，在图2a中未示出3d存储器件中的各个绝缘层。

在该实施例中示出的3d存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3d存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3d存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图2b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管m1至m4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管q1和q2。

沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线bl1至bl4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

漏极侧选择晶体管q1的栅极导体122由栅线缝隙(gatelineslit)109分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条漏极选择栅线(即漏极选择栅线sgd1至sgd4之一)。

存储晶体管m1和m4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管m1和m4的栅极导体121由栅线缝隙109分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线wl1至wl4之一)。

源极侧选择晶体管q2的栅极导体连接成一体。如果源极侧选择晶体q2的底部栅极导体层123由栅线缝隙109分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条源极选择线sgs。

图2b示出了3d存储器件的顶视图，其中，x、y分别表示3d存储器件的长度方向与宽度方向，3d存储器件包括存储区、台阶区以及外围区，分别对应下文中衬底表面的存储区域10、台阶区域20以及外围电路区域30，图2c至2e分别示出了3d存储器件的形成栅线隙时的截面示意图。图2c是沿图2b中的bb线所截取的，图2d与图2e是沿图2b中的aa线所截取的。

如图2c与图2d所示，在形成栅线隙207之前，已经形成的半导体结构包括衬底201、停止层203、牺牲层204、第一绝缘层205、沟道柱210以及叠层结构250。停止层203与牺牲层204沿3d存储器件的高度方向依次堆叠在衬底201的表面，其中，停止层203、牺牲层204仅位于存储区域10与台阶区域20。叠层结构250位于牺牲层204上，并在台阶区域形成多个台阶。第一绝缘层205覆盖外围区域30对应的衬底201与台阶区域20对应的台阶。

进一步的，分别刻蚀叠层结构250与第一绝缘层205，形成沿器件的x方向延伸的栅线隙207，栅线隙207分别与存储区域10、台阶区域20以及外围区域30对应。进一步的，经由栅线隙207去除牺牲层204，并暴露出沟道柱210的部分侧壁。进一步的，依次去除沟道柱210的部分侧壁以暴露出沟道柱的沟道层，还经去除停止层203以暴露出衬底201。进一步的，在衬底201表面形成外延层，该外延层分别与沟道柱210的沟道层以及衬底201接触，从而实现沟道层与衬底201电连接的目的。

通过上述方法实现沟道层与衬底201之间的电连接可以避免在沟道孔中形成外延结构，并避免在沟道孔底部使用刻蚀工艺去除外延结构上的s-o-n-o结构。

然而，上述工艺对于栅线隙207的深度要求较为苛刻。如图2c所示，当形成的栅线隙207的深度太浅(例如为h1时)，牺牲层204被栅线隙207暴露的面积有限，在经由栅线隙207去除牺牲层204时往往去除不干净甚至无法去除。当形成的栅线隙207的深度太深(例如为h2时)，会破坏衬底201与牺牲层204之间的停止层203，在去除牺牲层204的步骤中，衬底201会被损坏，从而破坏了衬底201中的结构(例如形成在衬底201中的掺杂区、阱区等)。

与此同时，在形成栅线隙207时，需要同时刻蚀叠层结构250与第一绝缘层205，由于第一绝缘层205的结构、材料单一，因此，刻蚀第一绝缘层205的刻蚀速率大于叠层结构250。如图2d所示，当保证对应在存储区域10的栅线隙207深度在停止层203表面上时，由于刻蚀第一绝缘层205的速率大，且外围区域30没有对应的停止层，对应于外围区域30的栅线隙207会直接到达衬底201中，在后续去除牺牲层204的步骤中，会破坏衬底201中的结构(例如形成在衬底201中的掺杂区、阱区等)。如图2e所示，当保证对应在外围区域30的栅线隙207深度在衬底201表面上时，对应与存储区域10的栅线隙207的深度较浅，从而不能有效的去除牺牲层204。

图3a至图3l-2示出了本发明实施例的3d存储器件制造方法的各个阶段的结构图。

如图3a所示，该方法开始于已经形成多个掺杂区101a的半导体衬底101。通过第零层掩模(zeromask)在衬底101上形成多个凹槽102。在衬底101上形成停止层103和牺牲层104，每个凹槽102被牺牲层104填充，衬底101与牺牲层104被停止层103隔开。在牺牲层104上形成叠层结构150，包括交替堆叠的层间牺牲层152与层间介质层151。其中，图3a是沿图2b中的bb线或cc线所截取的。

在本实施例中，衬底101例如是单晶硅衬底，衬底101的表面包括相邻的存储区域10、台阶区域20以及外围区域30。每个凹槽102穿过存储区域10与台阶区域20延伸至外围区域30。停止层102与牺牲层104具有较高的刻蚀选择比，例如停止层102的材料包括但不限于氧化硅、牺牲层104的材料包括但不限于多晶硅，并且牺牲层104的结构还可以根据本领域技术人员的需要进行其他设置。层间牺牲层152与层间介质层151具有较高的刻蚀选择比，以便于在后续工艺中将层间牺牲层152替换为栅极导体层，例如层间介质层151的材料包括但不限于氧化硅，层间牺牲层152的材料包括但不限于氮化硅。

进一步的，去除部分叠层结构150形成位于台阶区域20上方的多个台阶，并使外围区域30上方的牺牲层104被露出；去除外围区域30上方的牺牲层104与停止层103，且填充在凹槽102中的牺牲层104与停止层103被保留；在台阶区域20与外围区域30上方形成第一绝缘层105，第一绝缘层105覆盖多个台阶与衬底101表面的外围区域30，如图3b所示。其中，图3b是沿图2b中的cc线所截取的。在本实施例中，第一绝缘层105的材料包括但不限于氧化硅。

进一步的，在存储区域10形成穿过叠层结构150的沟道柱110，沟道柱110向衬底101方向延伸，沟道柱110的侧壁与牺牲层104接触，如图3c所示。其中，图3c是沿图2b中的bb线所截取的。

在本实施例中，沟道柱110的底部延伸到掺杂区101a中。在一些其他实施例中，沟道柱110的底部还可以延伸到牺牲层104或停止层103中。沟道柱110包括依次覆盖沟道孔106内表面的栅介质层114、电荷存储层113、隧穿介质层112以及沟道层111。在一些其他实施例中，沟道柱110还包括绝缘芯部115，绝缘芯部115被沟道层111围绕。

进一步的，形成多个栅线隙107，栅线隙107向衬底101方向延伸至牺牲层104内，每个栅线隙107分别与相应的凹槽102的位置对应，如图3d-1与图3d-2所示。其中，图3d-1是沿图2b中的bb线所截取的，图3d-2是沿图2b中的cc线所截取的。

在该步骤中，对叠层结构150、第一绝缘层105以及牺牲层104进行各向异性蚀刻，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使刻蚀停止在牺牲层104中或其他预定位置。

在本实施例中，由于衬底101具有与栅线隙107对应的凹槽102，增加了栅线隙刻蚀工艺的窗口，即保证了栅线隙107暴露牺牲层104的面积，同时保证了栅线隙107不会破坏衬底101与牺牲层104之间的停止层103。与此同时，由于凹槽102分别对应在存储区域10、台阶区域20以及外围区域30，且对应于每个区域的凹槽102的内表面均被停止层103覆盖，因此，在保证对应在存储区域10的栅线隙107可以暴露足够的牺牲层104时，防止了对应于外围区域30的栅线隙107到达衬底101中损坏衬底101中的结构。凹槽102的横向尺寸不小于栅线隙107的横向尺寸。在一些优选的实施例中，凹槽102的横向尺寸大于栅线隙107的横向尺寸，从而进一步达到增加刻蚀工艺窗口的目的。

进一步的，经多个栅线隙107去除牺牲层104形成第一间隙1071，并且沟道柱110的部分侧壁被第一间隙1071露出，如图3e-1与图3e-2所示。其中，图3e-1是沿图2b中的bb线所截取的，图3e-2是沿图2b中的cc线所截取的。

在该步骤中，例如利用湿法腐蚀工艺去除牺牲层104，由于被栅线隙107暴露的牺牲层104的面积较大，牺牲层104可以完全被去除。其中，停止层103保护衬底101，避免衬底101被腐蚀剂损伤。

进一步的，经第一间隙1071去除沟道柱的部分侧壁，以使部分沟道层111被露出，还经第一间隙1071去除停止层103，如图3f-1与图3f-2所示。其中，图3f-1是沿图2b中的bb线所截取的，图3f-2是沿图2b中的cc线所截取的。

在该步骤中，例如利用湿法腐蚀工艺依次去除暴露在第一间隙1071中的栅介质层114、电荷存储层113、隧穿介质层112以暴露沟道层111，牺牲层104可以与栅介质层114和/或隧穿介质层112被同时去除。

进一步的，在第一间隙1071中形成外延层140与沟道外沿部116，沟道层111经外延层140与衬底101电连接，如图3g-1与图3g-2所示。其中，图3g-1是沿图2b中的bb线所截取的，图3g-2是沿图2b中的cc线所截取的。

在本实施例中，沟道外沿部116自沟道层111表面沿沟道柱的径向生长，与外延层140接触，外延层140从衬底101表面向叠层结构150的方向生长，在与叠层结构150间隔预设距离时停止生长，保留部分第一间隙1071。其中，沟道外沿部116的材料包括但不限于多晶硅，外延层140的材料包括但不限于硅，凹槽102被外延层140填充。外延层140与掺杂区101a共同作为阱区，并且外延层140的结构还可以根据本领域技术人员的需要进行其他设置。

在一些其他实施例中，外延层140的生长在接触到绝缘结构150时停止，叠层结构150靠近衬底101的层为层间绝缘层。

进一步的，在外延层140表面形成第二绝缘层108，并且第二绝缘层108延伸至沟道外沿部116表面，如图3h所示。

在该步骤中，例如采用表面氧化工艺将外延层140与沟道外延部116暴露在第一间隙1071的表面氧化，形成第二绝缘层108，其中，第二绝缘层108的材料包括但不限于氧化硅。然而本发明实施例并不限于此，本领域技术人员可以根据需要选择其他工艺形成第二绝缘层108。

在本实施例中，第二绝缘层108与叠层结构150之间保留部分第一间隙1071，叠层结构150靠近衬底101的层为层间绝缘层。

在一些其他实施例中，第二绝缘层108与叠层结构150接触，叠层结构150靠近衬底101的层为层间牺牲层。

进一步的，经栅线隙107相对于叠层结构150中的层间绝缘层151去除层间牺牲层，形成第二间隙1072，如图3i所示。进一步的，在栅线隙107、第一间隙1071以及第二间隙1072中填充导电材料109，如图3j所示，其中，导电材料109包括但不限于金属钨，且在栅线隙中，导电材料109并没有填实，保留了缝隙。

进一步的，采用回刻蚀工艺，通过保留的缝隙去除部分导电材料，重新形成栅线隙107，如图3k所示。

在该步骤中，层间牺牲层被替换为栅极导体层121、122、123形成了叠层结构120。在本实施例中，充分利用了第一间隙1071的空间形成底部栅极导体层123，并且底部栅极导体层123至少被第二绝缘层1081和层间绝缘层151包围。

进一步的，在栅线隙107的侧壁形成第三绝缘层1082，在栅线隙107中形成导电通道160，导电通道160与外延层140接触，第三绝缘层1082将导电通道160与叠层结构150隔开，如图3l-1与图3l-2所示。其中，图3l-1是沿图2b中的bb线所截取的，图3l-2是沿图2b中的cc线所截取的。

在本实施例中，导电通道160穿过第二绝缘层1081与外延层140接触。其中，导电通道160包括粘接层161与导电层162，粘接层161的材料包括但不限于氮化钛，导电层162的材料包括但不限于金属钨。

根据本发明实施例的3d存储器件及其制造方法，通过在衬底与叠层结构之间形成牺牲层，预留出形成第一间隙的空间，经栅线隙去除牺牲层进而经第一间隙去除部分沟道柱侧壁露出沟道层，之后在衬底上形成外延层，该外延层使得衬底与沟道层实现电连接。由于在衬底中形成了凹槽，且部分牺牲层填充在凹槽中，增加了栅线隙的刻蚀工艺窗口，即保证了栅线隙暴露牺牲层的面积，同时保证了栅线隙不会破坏衬底与牺牲层之间的停止层。

进一步的，由于凹槽分别对应在存储区域、台阶区域以及外围区域，并且凹槽的内表面被停止层覆盖，因此，在保证对应在存储区域的栅线隙可以暴露足够的牺牲层时，防止了对应于外围区域的栅线隙穿过停止层到达衬底中损坏衬底中的结构。

因此，根据本发明实施例的3d存储器件及其制造方法提高了产品良率和可靠性。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。