一种半导体外延结构及半导体器件的制作方法

本申请涉及半导体技术领域，特别涉及一种半导体外延结构及半导体器件。

背景技术：

氮化镓(galliumnitride，gan)由于禁带宽度大、迁移率高等优势，广泛用于电力电子器件和射频器件等。其中，在高电子迁移率晶体管(highelectronmobilitytransistor，hemt)领域应用最广泛。目前的增强型hemt包括依次层叠的沟道层、势垒层和p-gan层，而其中的p-gan层一般通过mg离子掺杂实现。但是mg离子存在扩散问题，当mg离子大量扩散到势垒层和沟道层时，会影响二维电子气(two-dimensionalelectronicgas，2deg)的密度和迁移率，导致导通电阻上升。

技术实现要素：

本申请提供一种半导体外延结构，有效避免p-gan层中的mg离子扩散到势垒层和沟道层，影响2deg的密度和迁移率，导致导通电阻上升的问题。

本申请还提供一种半导体器件。

本申请所述半导体外延结构包括沟道层、复合势垒层和掺杂层，所述掺杂层设于所述复合势垒层上，所述沟道层位于所述复合势垒层背离所述掺杂层一侧，所述复合势垒层包括层叠设置的数字合金势垒层和algan势垒层，所述数字合金势垒层中包括一层或多层aln层。

本申请通过在所述掺杂层和所述沟道层之间设置所述复合势垒层，所述复合势垒层中的所述数字合金势垒层中包括一层或多层aln层，其为化合物形成的原子层叠层，换言之，本申请通过在所述掺杂层和所述沟道层之间设置包括一层或多层aln层的所述数字合金势垒层，能有效防止掺杂层中掺杂的mg离子在所述复合势垒层和所述沟道层中扩散，避免了导通电阻上升，保证了所述半导体外延结构的电性能。同时，所述数字合金势垒层还起到等效algan势垒层的作用，也就是说，所述数字合金势垒层和所述algan势垒层共同形成所述复合势垒层，用于与所述沟道层产生极化作用，以使所述复合势垒层和所述沟道层之间产生2deg。且所述数字合金势垒层的生长速率远低于所述algan势垒层，因此，通过将所述数字合金势垒和所述algan势垒层组合，在起到防止mg离子扩散的基础上，有效提高产品的生产效率，降低产品生产成本。所述数字合金势垒层的生长方法在同样的al的原子数占比下产生的应力极小，避免了在高温大功率工作条件下，应力造成的逆压电效应。

一种实施方式中，所述数字合金势垒层设置在所述掺杂层和所述algan势垒层之间。也就是说，所述数字合金势垒层相对于所述algan势垒层更加靠近所述掺杂层，由于所述数字合金势垒层为单质或化合物形成的原子层，相比于由混合物形成的所述algan势垒层，所述数字合金势垒层能更有效的阻挡所述掺杂层的mg离子扩散，因此，将所述数字合金势垒层靠近所述掺杂层设置能更有效防止掺杂层中掺杂的mg离子在所述复合势垒层和所述沟道层中扩散，避免了导通电阻上升，保证了所述半导体外延结构的电性能。当然，在其他实施例中，所述algan势垒层连接在所述掺杂层和所述数字合金势垒层之间。

一种实施方式中，所述数字合金势垒层为1～10个单周期aln层/gan层形成的叠层。也就是说，将aln层和gan层周期性排列以形成所述数字合金势垒层，以使所述数字合金势垒层的排列方式更为规则，从而具有更好的防止掺杂层中掺杂的mg离子在所述复合势垒层和所述沟道层中扩散的作用，避免了导通电阻上升，保证了所述半导体外延结构的电性能。同时，由于所述数字合金势垒层的生长速率相对于所述algan势垒层慢很多，因此，将所述数字合金势垒层限制为1～10个单周期aln层/gan层形成的叠层，从而在起到防止mg离子扩散的基础上，有效提高产品的生产效率，降低产品生产成本。

一种实施方式中，所述数字合金势垒层的厚度为1nm～10nm。在此厚度下，所述数字合金势垒层能更好的与所述algan势垒层结合，保证了所述数字合金势垒层和所述algan势垒层的电性能。同时，所述数字合金势垒层的厚度在1nm～10nm之间，在起到防止mg离子扩散的基础上，能有效提高产品的生产效率，降低产品生产成本。

一种实施方式中，所述algan势垒层的厚度为2nm～40nm，以避免所述algan势垒层的厚度过厚而产生驰豫现象，而影响所述半导体外延结构的电性能。

一种实施方式中，所述数字合金势垒层中所述单周期aln层/gan层中al的原子数占比为10％～50％。单周期aln层/gan层中al的原子数占比为10％～50％能有效防止mg离子扩散，同时还能避免所述数字合金势垒层中al的原子数占比过高而产生漏电现象，保证了半导体外延结构的电性能。

一种实施方式中，所述单周期aln层/gan层中aln层和gan层的厚度比值为m:n，其中m为小于等于3的正整数，n为小于等于10的正整数。也就是说，本实施例通过控制单周期aln层/gan层中aln层和gan层的厚度比值，来控制单周期aln层/gan层中al的原子数占比。

一种实施方式中，所述单周期aln层/gan层中的aln层和gan层的厚度比值1:3，从而能保证所述数字合金势垒层在起到防止mg离子扩散的基础上，有效提高产品的生产效率，降低产品生产成本。

一种实施方式中，所述数字合金势垒层中al的原子数占比大于所述algan势垒层中al的原子数占比。也就是说，靠近所述掺杂层的所述数字合金势垒层中的al的原子数占比更高，从而起到更好的防止mg离子扩散的作用。当然，在其他实施例中，所述数字合金势垒层中al的原子数占比还可以小于或等于所述algan势垒层中al的原子数占比。

一种实施方式中，所述数字合金势垒层的数量为两层，两层所述数字合金势垒层分别设于所述algan势垒层两侧，所述数字合金势垒层中al的原子数占比大于所述algan势垒层中al的原子数占比。也就是说，在所述algan势垒层的两侧均设有具有很好防止mg离子扩散的所述数字合金势垒层，能有效避免mg离子扩散到所述algan势垒层中，就算有少量mg离子扩散到所述algan势垒层中，还是会被位于另一侧的数字合金势垒层阻挡，从而能避免mg离子通过所述algan势垒层扩散到所述沟道层中，避免了导通电阻上升，有效保证了所述半导体外延结构的电性能。当然，在其他实施例中，所述数字合金势垒层中al的原子数占比还可以小于或等于所述algan势垒层中al的原子数占比。

一种实施方式中，所述半导体外延结构还包括插入层，所述插入层的相对两个表面分别与所述algan势垒层和所述沟道层连接。本实施例中，插入层为aln层，插入层的禁带宽度更大，增强沟道层的极化效应，可增加2deg的浓度，同时还具有缓冲应力的作用，即起到缓和所述复合势垒层与沟道层之间晶格失配的作用。

一种实施方式中，所述半导体外延结构还包括衬底层，所述衬底层位于所述沟道层背向所述复合势垒层一侧。本实施例中，所述衬底层的材料为硅。当然，在其他实施例中，所述衬底层也可以用其他衬底材料制成，例如蓝宝石、氮化镓、碳化硅和金刚石等材料。所述衬底层用于承载所述沟道层、所述复合势垒层和所述掺杂层等层结构。

一种实施方式中，所述半导体外延结构还包括缓冲层，所述缓冲层设于所述沟道层背向所述复合势垒层的表面。本实施例中，所述缓冲层的材料为algan。当然，在其他实施例中，所述缓冲层还可以由aln、gan等材料构成。所述缓冲层用于缓冲所述沟道层与相关层结构之间的力的作用。

一种实施方式中，所述半导体外延结构还包括成核层，所述成核层所述缓冲层背向所述沟道层的表面。本实施例中，成核层的材料为aln，起到改善材料间晶格失配带来的应力作用。

本申请所述半导体器件包括上述的半导体外延结构。具有上述半导体外延结构的所述半导体器件能有效避免mg离子从p-gan层扩散至势垒层和沟道层导致的导通电阻上升，进而使得所述半导体器件的功率密度提高，具有更好的电学性能。

本申请通过在所述掺杂层和所述沟道层之间设置所述复合势垒层，所述复合势垒层中的所述数字合金势垒层中包括一层或多层aln层，其为化合物形成的原子层叠层，换言之，本申请通过在所述掺杂层和所述沟道层之间设置包括一层或多层aln层的所述数字合金势垒层，能有效防止掺杂层中掺杂的mg离子在所述复合势垒层和所述沟道层中扩散，避免了导通电阻上升，进而保证了所述半导体外延结构的电性能。

附图说明

为了更清楚地说明本申请实施例或背景技术中的技术方案，下面将对本申请实施例或背景技术中所需要使用的附图进行说明。

图1是本申请实施例提供的一种半导体外延结构的结构示意图。

图2是图1提供的半导体外延结构中的数字合金势垒层的结构示意图。

图3是图2提供的数字合金势垒层的具体排列结构示意图。

图4是图1提供的algan势垒层的具体排列结构示意图。

图5是半导体外延结构的另一种结构示意图。

图6是半导体外延结构的又一种结构示意图。

图7是半导体外延结构的又一种结构示意图。

图8是半导体外延结构的再一种结构示意图。

具体实施方式

下面结合本申请实施例中的附图对本申请实施例进行描述。

传统的hemt多为d-mode结构，即耗尽型hemt，无p-gan层，也就是说，耗尽型hemt的沟道层上设有势垒层，沟道层和势垒层之间通过极化作用产生2deg，势垒层的设计目的在于提高2deg密度和迁移率，势垒层主要采用algan势垒层，数字合金由于生长速率低等原因鲜少作为势垒层使用。但商用的hemt结构必须为e-mode结构，即增强型hemt，相比于耗尽型hemt没有危险性，且静态功耗小，其主要实现方式之一是通过在势垒层上增加一层p-gan来调控阈值电压。也就是说，增强型hemt包括依次层叠设置的沟道层、势垒层和p-gan层，p-gan层通过掺杂mg离子以形成，其矛盾点在于为了使阈值电压正飘，需要通过提高p-gan层中的mg离子浓度来提高空穴浓度，由于势垒层主要采用algan势垒层，但是algan势垒层防止p-gan层中的mg离子扩散的效果不好，过高的mg离子浓度会通过algan势垒层扩散进入沟道层，导致沟道层的方块电阻(rsheet)和导通电阻(ron)上升，进而限制hemt的功率密度，影响hemt的电学性能。

鉴于此，本申请实施例提供一种半导体器件，解决了由于p-gan层中的mg离子扩散而导致的沟道层的方块电阻(rsheet)和导通电阻(ron)上升，进而限制hemt的功率密度，影响hemt的电学性能的问题，有效防止mg离子扩散，并采用数字合金势垒和传统algan势垒的复合结构来减少生长时间，降低成本。

半导体器件包括且不限于hemt和具有产生2deg的异质结构等电力电子器件及射频器件等半导体器件。本申请以半导体器件是hemt为例进行具体说明。本申请半导体器件包括半导体外延结构。具有上述半导体外延结构的半导体器件能有效避免mg离子从p-gan层扩散至势垒层和沟道层导致的导通电阻上升，进而使得功率密度提高，具有很好的电学性能。

请参阅图1，图1是本申请实施例提供的一种半导体外延结构的结构示意图。图1为半导体外延结构10的第一实施例。

本申请半导体外延结构10包括衬底层11、缓冲层12、沟道层13、复合势垒层14和掺杂层15，掺杂层15设于复合势垒层14上，沟道层13位于复合势垒层14背离掺杂层15一侧，衬底层11位于沟道层13背离复合势垒层14一侧，缓冲层12位于衬底层11和沟道层13之间，复合势垒层14包括层叠设置的数字合金势垒层141和algan势垒层142，数字合金势垒层141内可以包括一层或多层aln层1411。

本申请的半导体外延结构10通过在掺杂层15和沟道层13之间设置复合势垒层14，复合势垒层14中的数字合金势垒层141内可以包括一层或多层aln层1411，其为化合物形成的原子层叠层，换言之，本申请通过在掺杂层15和沟道层13之间设置包括一层或多层aln层1411的数字合金势垒层141，能有效防止掺杂层15中掺杂的mg离子在复合势垒层14和沟道层13中扩散，避免了导通电阻上升，保证了半导体外延结构10的电性能。同时，数字合金势垒层141还起到等效algan势垒层142的作用，也就是说，数字合金势垒层141和algan势垒层142共同形成复合势垒层14，用于与沟道层13产生极化作用，以使复合势垒层14和沟道层13之间产生2deg。且数字合金势垒层141的生长速率远低于algan势垒层142，因此，通过将数字合金势垒层141和algan势垒层142组合，在起到防止mg离子扩散的基础上，有效提高产品的生产效率，降低产品生产成本。数字合金势垒层141的生长方法在同样的al的原子数占比下产生的应力极小，避免了在高温大功率工作条件下，应力造成的逆压电效应。

本实施例中，衬底层11的材料为硅。当然，在其他实施例中，衬底层11也可以用其他衬底材料制成，例如蓝宝石、氮化镓、碳化硅和金刚石等材料。衬底层11用于承载缓冲层12、沟道层13、复合势垒层14和掺杂层15等层结构。

缓冲层12设于衬底层11朝向沟道层13的表面，缓冲层12的材料为algan。当然，在其他实施例中，缓冲层12还可以由aln、gan等材料构成。缓冲层12的厚度为0.5um～10um之间，缓冲层12用于缓冲衬底层11和沟道层13之间的力的作用。

沟道层13连接于缓冲层12背向衬底层11的表面，沟道层13的材料为gan。当然，在其他实施例中，沟道层13还可以由algan或ingan等材料构成。沟道层13的厚度为0.02um～1um之间，沟道层13与复合势垒层14作用形成2deg。

本实施例中，数字合金势垒层141设置在掺杂层15和algan势垒层142之间，algan势垒层142设于沟道层13背向缓冲层12的表面。也就是说，沟道层13、algan势垒层142、数字合金势垒层141和掺杂层15依次层叠设置，数字合金势垒层141的相对两个表面分别与掺杂层15和algan势垒层142连接，数字合金势垒层141相对于algan势垒层142更加靠近掺杂层15，由于数字合金势垒层141为单质或化合物形成的原子层，相比于由混合物形成的algan势垒层142，数字合金势垒层141能更有效的阻挡掺杂层15的mg离子扩散，因此，将数字合金势垒层141靠近掺杂层15设置能更有效防止掺杂层15中掺杂的mg离子在复合势垒层14和沟道层13中扩散，避免了导通电阻上升，保证了半导体外延结构10的电性能。当然，在其他实施例中，algan势垒层142连接在掺杂层15和数字合金势垒层141之间。也就是说，数字合金势垒层141和algan势垒层142的设置位置相换，也能有效防止mg离子大量扩散到复合势垒层14和沟道层13中，避免了导通电阻上升，保证了半导体外延结构10的电性能。

本实施例中的掺杂层15设于数字合金势垒层141背向algan势垒层142的表面，掺杂层15为gan材料形成并通过掺杂mg离子形成的p型掺杂层15。当然，在其他实施例中，掺杂层15朝向数字合金势垒层141的表面与数字合金势垒层141中的gan层1412层叠。

请参阅图2和图3，图2是图1提供的半导体外延结构中的数字合金势垒层的结构示意图。图3是图2提供的数字合金势垒层的具体排列结构示意图。

具体的，在氮化物材料中，aln材料的杂质扩散抑制能力远强于gan。本实施例中，数字合金势垒层141为3个单周期aln层1411/gan层1412形成的叠层。可以理解的是，单周期aln层1411/gan层1412为一层aln层1411和一层gan层1412层叠形成，3个单周期aln层1411/gan层1412为一层aln层1411、一层gan层、一层aln层1411、一层gan层、一层aln层1411和一层gan层层叠形成，换言之，3个单周期aln层1411/gan层1412为三层aln层1411和三层gan层依次交叠形成。数字合金势垒层141中的aln层1411与掺杂层15朝向数字合金势垒层141的表面层叠，有利于防止mg离子的扩散。本实施例将aln层1411和gan层1412周期性排列以形成数字合金势垒层141，以使数字合金势垒层141的化合物alna和化合物ganb分别成排规则排列，相比于混合物algan中的化合物alna和化合物ganb的无规则排列方式(请参阅图4)，数字合金势垒层141中的化合物alna排列得更加规则，具有更好的防止掺杂层15中掺杂的mg离子在复合势垒层14和沟道层13中扩散的作用，避免了导通电阻上升，保证了半导体外延结构10的电性能。同时，由于数字合金势垒层141的生长速率相对于algan势垒层142慢很多，也就是说，形成越多个周期aln层1411/gan层1412叠层，花费的生产时间越多，因此，将数字合金势垒层141限制为3个单周期aln层1411/gan层1412形成的叠层，即数字合金势垒层141足够用于阻挡mg离子扩散即可，从而在起到防止mg离子扩散的基础上，有效提高产品的生产效率，降低产品生产成本。当然，在其他实施例中，数字合金势垒层141为1～10个单周期aln层1411/gan层1412形成的叠层。或者，数字合金势垒层141中的gan还可以由其他化合物代替，例如数字合金势垒层141为inn层\aln层形成的叠层。

本实施例中数字合金势垒层141的厚度为6nm。具体的，在此厚度下，数字合金势垒层141能更好的与algan势垒层142结合，保证了数字合金势垒层141和algan势垒层142的电性能。同时，数字合金势垒层141的厚度为6nm，在起到防止mg离子扩散的基础上，能有效提高产品的生产效率，降低产品生产成本。当然，在其他实施例中，数字合金势垒层141的厚度可选为1nm～10nm。

数字合金势垒层141中单周期aln层1411/gan层1412中al的原子数占比为25％，也就是说，单周期aln层1411/gan层1412中al的原子数占所有原子的原子数的比例。本实施例中，单周期aln层1411/gan层1412中gan层1412与aln层1411的单层厚度约为0.5nm，单周期aln层1411/gan层1412中的aln层1411和gan层1412的厚度比值1:3，三层gan层1412和一层aln层1411依次层叠设置，即得到单周期aln层1411/gan层1412中al的原子数占比为25％。当然，单周期aln层1411/gan层1412还可以是一层aln层1411和三层gan层1412依次层叠设置，或者，一层aln层1411位于三层gan层1412中任意两层之间。单周期aln层1411/gan层1412中al的原子数占比为25％能有效防止mg离子扩散，同时还能避免数字合金势垒层141中al的原子数占比过高而产生漏电现象，保证了半导体外延结构10的电性能。同时，能保证数字合金势垒层141在起到防止mg离子扩散的基础上，有效提高产品的生产效率，降低产品生产成本。当然，在其他实施例中，单周期aln层1411/gan层1412中al的原子数占比可选为10％～50％，例如gan层1412与aln层1411的单层厚度约为0.5nm，单周期aln层1411/gan层1412中aln层1411和gan层1412的厚度比值为m:n，其中m为小于等于3的正整数，n为小于等于10的正整数，也就是说，本实施例通过控制单周期aln层1411/gan层1412中aln层1411和gan层1412的厚度比值，来控制单周期aln层1411/gan层1412中al的原子数占比为10％～50％。能有效防止mg离子扩散，同时还能避免数字合金势垒层141中al的原子数占比过高而产生漏电现象，保证了半导体外延结构10的电性能。

如图2所示，algan势垒层142的厚度为2nm～40nm，以避免algan势垒层142的厚度过厚而产生驰豫现象，即algan势垒层142厚度过厚会产生应力作用而产生形变(例如表面发生弯曲的现象)，从而导致algan势垒层142和与其层叠的层不能很好的贴合，而影响半导体外延结构10的电性能。algan势垒层142中al的原子数占比为25％。当然，在其他实施例中，algan势垒层142中al原子数占比还可以为5％～30％，具体可根据数字合金势垒层141中的al的原子数占比调整，从而使得整个复合势垒层14达到电性能要求。

请参阅图5，图5是半导体外延结构的另一种结构示意图。图5为半导体外延结构10的第二实施例。本实施例中的半导体外延结构10包括衬底层11、缓冲层12、沟道层13、复合势垒层14和掺杂层15，衬底层11、缓冲层12和沟道层13依次层叠设置，复合势垒层14设于沟道层13背离缓冲层12的一侧，掺杂层15设于复合势垒层14背离沟道层13的表面，复合势垒层14包括层叠设置的数字合金势垒层141和algan势垒层142，数字合金势垒层141靠近掺杂层15设置。本实施例中的半导体外延结构10还包括插入层16，插入层16的相对两个表面分别与algan势垒层142和沟道层13连接。本实施例中，插入层16为aln层，插入层16的禁带宽度(禁带宽度是指一个带隙宽度(单位是电子伏特(ev))，被束缚的电子要成为自由电子或者空穴，就必须获得足够能量从价带跃迁到导带，这个能量的最小值就是禁带宽度。)更大，增强沟道层13的极化效应，可增加2deg的浓度，同时还具有缓冲应力的作用，即起到缓和复合势垒层14与沟道层13之间晶格失配的作用。当然，在其他实施例中，半导体外延结构10还可以包括成核层17。

请参阅图6，图6是半导体外延结构的又一种结构示意图。图6为半导体外延结构10的第三实施例。本实施例中的半导体外延结构10包括衬底层11、缓冲层12、沟道层13、复合势垒层14和掺杂层15，缓冲层12和沟道层13层叠设置，衬底层设于缓冲层12背向沟道层13的一侧，复合势垒层14设于沟道层13背离缓冲层12的一侧，掺杂层15设于复合势垒层14背离沟道层13的表面，复合势垒层14包括层叠设置的数字合金势垒层141和algan势垒层142，数字合金势垒层141靠近掺杂层15设置，复合势垒层14和沟道层13之间设有插入层16。本实施例中的半导体外延结构10还包括成核层17，成核层17设于衬底层11朝向缓冲层12的表面。本实施例中，成核层17的材料为aln，起到改善材料间晶格失配带来的应力作用。当然，其他实施例中，复合势垒层14和沟道层13之间未设有插入层16，也就是说，复合势垒层14和沟道层13直接连接。

请参阅图7，图7是半导体外延结构的又一种结构示意图。图7为半导体外延结构10的第四实施例。本实施例中的半导体外延结构10包括依次层叠设置的衬底层11、成核层17、缓冲层12、沟道层13、插入层16、复合势垒层14和掺杂层15，复合势垒层14包括层叠设置的数字合金势垒层141和algan势垒层142，数字合金势垒层141靠近掺杂层15设置。本实施例中的数字合金势垒层141中al的原子数占比大于algan势垒层142中al的原子数占比。具体的，数字合金势垒层141中al的原子数占比和algan势垒层142中al的原子数占比可根据具体需要设置。也就是说，靠近掺杂层15的数字合金势垒层141中的al的原子数占比更高，从而起到更好的防止mg离子扩散的作用。当然，其他实施例中，数字合金势垒层141中al的原子数占比还可以小于或等于algan势垒层142中al的原子数占比。半导体外延结构10还可以不设置成核层17和/或插入层16，也就是说，衬底层11、缓冲层12、沟道层13、插入层16、复合势垒层14和掺杂层15依次层叠设置，或者衬底层11、成核层17、缓冲层12、沟道层13、复合势垒层14和掺杂层15依次层叠设置，或者衬底层11、缓冲层12、沟道层13、复合势垒层14和掺杂层15依次层叠设置。

请参阅图8，图8是半导体外延结构的再一种结构示意图。图8为半导体外延结构10的第五实施例。本实施例中的半导体外延结构10包括依次层叠设置的衬底层11、成核层17、缓冲层12、沟道层13、插入层16、复合势垒层14和掺杂层15，复合势垒层14包括层叠设置的数字合金势垒层141和algan势垒层142，数字合金势垒层141靠近掺杂层15设置。本实施例中的数字合金势垒层141的数量为两层，两层数字合金势垒层141分别设于algan势垒层142两侧，即，在algan势垒层142和插入层16之间新增了一层数字合金势垒层141，数字合金势垒层141中al的原子数占比大于algan势垒层142中al的原子数占比。本实施例中的两层数字合金势垒层141的厚度相同或不同，也就是说，在algan势垒层142的两侧均设有具有很好防止mg离子扩散的数字合金势垒层141，能有效避免mg离子扩散到algan势垒层142中，就算有少量mg离子扩散到algan势垒层142中，还是会被位于另一侧的数字合金势垒层141阻挡，从而能避免mg离子通过algan势垒层142扩散到沟道层13中，避免了导通电阻上升，有效保证了半导体外延结构10的电性能。当然，其他实施例中，数字合金势垒层141中al的原子数占比还可以小于或等于algan势垒层142中al的原子数占比。algan势垒层142的数量也可以为两层，分别设于数字合金势垒层141的两侧。半导体外延结构10还可以不设置成核层17和/或插入层16，也就是说，衬底层11、缓冲层12、沟道层13、插入层16、复合势垒层14和掺杂层15依次层叠设置，或者衬底层11、成核层17、缓冲层12、沟道层13、复合势垒层14和掺杂层15依次层叠设置，或者衬底层11、缓冲层12、沟道层13、复合势垒层14和掺杂层15依次层叠设置。

本申请中的保护范围不限于上述实施例一至实施例五，实施例一至实施例五中的任意组合也在本申请的保护范围内，也就是说，上述描述的多个实施例还可根据实际需要任意组合。

本申请通过在掺杂层15和沟道层13之间设置复合势垒层14，复合势垒层14中的数字合金势垒层141中包括一层或多层aln层1411，其为化合物形成的原子层叠层，换言之，本申请通过在掺杂层15和沟道层13之间设置包括一层或多层aln层1411的数字合金势垒层141，能有效防止掺杂层15中掺杂的mg离子在复合势垒层14和沟道层13中扩散，避免了2deg导通电阻上升，保证了半导体外延结构10的电性能。同时，数字合金势垒层141还起到等效algan势垒层142的作用，也就是说，数字合金势垒层141和algan势垒层142共同形成复合势垒层14，用于与沟道层13产生极化作用，以使复合势垒层14和沟道层13之间产生2deg。且数字合金势垒层141的生长速率远低于algan势垒层142，因此，通过将数字合金势垒和algan势垒层142组合，在起到防止mg离子扩散的基础上，有效提高产品的生产效率，降低产品生产成本。数字合金势垒层141的生长方法在同样的al的原子数占比下产生的应力极小，避免了在高温大功率工作条件下，应力造成的逆压电效应。

以上，仅为本申请的部分实施例和实施方式，本申请的保护范围不局限于此，任何熟知本领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。