N管IO组件及其制造方法与流程

本发明涉及半导体集成电路制造领域，特别是涉及一种n管(nfet)输入输出(io)组件。本发明还涉及一种n管io组件的制造方法。

背景技术：

当器件工作时，载流子从源端向漏端移动，在漏端的高电场区获得动能，随着能量累积，拥有高于晶格热能的能量被称为热载流子。当热载流子能量超过一定阈值会产生碰撞电离(impactionization),碰撞电离的空穴电子对会产生更多空穴电子对，从而引发雪崩效应。具有较高能量的热载流子能注入至栅氧化层中，或破坏栅氧化层/硅基底界面，从而导致器件的电学性能退化，器件不能正常工作。随着工艺节点演进，65nm技术节点以下的器件，漏端电场非常密集(electricfieldcrowding)，导致热载流子效应(hci)成为了亟待解决的问题，特别是对于nfetio组件，由于其操作电压高，漏端的电场非常强，且载流子为电子，致使其热载流子效应更加明显,nfetio的hci的提升成为业界公认的技术难题。

如图1所示，是现有n管io组件的结构示意图；现有n管io组件包括栅极结构、侧墙107、轻掺杂漏区105、源区108、漏区109和晕环注入区106。

所述栅极结构形成在半导体衬底101表面上。在所述半导体衬底101上还形成有场氧102，所述场氧102隔离出有源区。

通常，在所述半导体衬底101上形成有p型阱，所述n管io组件的形成区域位于所述p型阱的形成区域中，所述栅极结构形成在所述p型阱的表面上，n型掺杂的沟道区由位于所述轻掺杂漏区105之间以及所述源区108和漏区109之间且被所述栅极结构覆盖的所述p型阱组成，被所述栅极结构覆盖的所述沟道区的表面用于形成沟道。图1中所显示的区域的所述半导体衬底101中都形成有所述p型阱，所述p型阱的区域位置直接参考所述半导体衬底110的区域即可，所述p型阱未单独标出。

所述栅极结构包括依次叠加的栅介质层103和栅极导电材料层104。通常，所述栅介质层103为二氧化硅或高介电常数材料；所述栅极导电材料层104为多晶硅栅或者金属栅。

所述轻掺杂漏区105自对准形成于所述栅极结构两侧的所述半导体衬底101中。对于技术节点为65nm以下的现有n管io组件来说，希望得到较浅结深的所述轻掺杂漏区105，故所述轻掺杂漏区105的掺杂杂质通常采用砷(as)，而不是采用扩散系数更大的磷(p)。

所述侧墙107自对准形成于所述栅极结构的两个侧面上。

n+掺杂的源区108和漏区109形成于所述栅极结构两侧的所述半导体衬底101中且所述源区108和所述漏区109和对应的所述侧墙107的侧面自对准。

所述晕环注入区106位于所述轻掺杂漏区105底部的所述半导体衬底101中且所述晕环注入区106将所述轻掺杂漏区105包覆。

如图2所示，是现有n型fet的制造方法的流程图，图2中仅给出了离子注入工艺对应的流程，可以看出，现有方法主要步骤为：

在栅极结构形成前进行步骤201对应的阱注入以形成n管io组件对应的p型阱。

之后进行步骤203对应的硼的晕环离子注入以形成所述晕环注入区106。

之后进行步骤204对应的as的轻掺杂漏注入以形成轻掺杂漏区105。

之后在栅极结构的侧面形成侧墙107。

之后进行步骤206对应的源漏注入以形成源区108和漏区109。

由图1所示可知，随着尺寸的缩小，现有n管io组件的所述轻掺杂漏区105的结深和宽度会变小，但是io组件的操作电压不会采用相同的等比例缩小，io组件的操作电压依然会较高，这样，从漏区109所加过来的高操作电压会在较小结深的所述轻掺杂漏区105和沟道区形成的pn结附近形成非常密集的电场，使得电场强度峰值较大，最后沟道中的载流子进入到较大的电场强度区域中会被加速并最后产生热载流子效应，使器件的性能得到退化或破坏。

技术实现要素：

本发明所要解决的技术问题是提供一种n管io组件，能提高热载流子寿命，降低热载流子效应。为此，本发明还提供一种n管io组件的制造方法。

为解决上述技术问题，本发明提供的n管io组件包括栅极结构、侧墙、沟道区、轻掺杂漏区、源区、漏区和晕环注入区。

所述栅极结构形成在半导体衬底表面上。

所述轻掺杂漏区自对准形成于所述栅极结构两侧的所述半导体衬底中。

所述侧墙自对准形成于所述栅极结构的两个侧面上。

n+掺杂的源区和漏区形成于所述栅极结构两侧的所述半导体衬底中且所述源区和所述漏区和对应的所述侧墙的侧面自对准。

所述轻掺杂漏区具有降低漏端电场的分散式结构，所述轻掺杂漏区的掺杂杂质为磷，所述轻掺杂漏区的离子注入为带角度的轻掺杂漏注入，所述轻掺杂漏区的分散式结构通过结合磷的扩散性、轻掺杂漏注入的注入角度和注入能量调节且所述轻掺杂漏区的分散式结构调节到使热载流子寿命满足要求值。

所述晕环注入区将所述轻掺杂漏区包覆，所述晕环注入区包括有采用共同的晕环离子注入工艺掺入的硼和碳的掺杂结构。

所述晕环注入区的碳杂质分布结构作为所述轻掺杂漏区的磷杂质扩散的阻挡结构且所述晕环注入区的碳杂质分布结构作为用于改善由磷扩散到p型掺杂的沟道区中所造成的短沟道效应的调节结构，所述晕环注入区的碳杂质分布结构通过所述晕环离子注入的注入角度和注入能量调节。

所述晕环注入区的硼杂质分布结构作为用于改善短沟道效应和降低源漏穿通效应的调节结构，所述晕环注入区的硼杂质分布结构通过所述晕环离子注入的注入角度和注入能量调节。

进一步的改进是，在所述半导体衬底上形成有p型阱，所述n管io组件的形成区域位于所述p型阱的形成区域中，所述栅极结构形成在所述p型阱的表面上；所述沟道区由位于所述轻掺杂漏区之间以及所述源区和漏区之间且被所述栅极结构覆盖的所述p型阱组成，被所述栅极结构覆盖的所述沟道区的表面用于形成沟道。

进一步的改进是，所述半导体衬底包括硅衬底。

进一步的改进是，所述栅极结构包括依次叠加的栅介质层和栅极导电材料层。

进一步的改进是，所述栅介质层为二氧化硅或者为高介电常数材料。

进一步的改进是，所述栅极导电材料层为多晶硅栅或者为金属栅。

进一步的改进是，所述晕环离子注入为以所述栅极结构的侧面为自对准边界的大角度离子注入，所述晕环离子注入的注入角度为10°～50°。

进一步的改进是，所述栅极结构的两侧的表面具有经过预非晶化离子注入处理的表面。

所述晕环离子注入在所述轻掺杂漏区的离子注入之前或者之后，所述预非晶化离子注入在所述晕环注入区的共同离子注入和在所述轻掺杂漏区的离子注入之前。

进一步的改进是，所述n管io组件的技术节点为65nm以下。

为解决上述技术问题，本发明提供的n管io组件的制造方法包括如下步骤：

步骤一、在半导体衬底表面上形成n管io组件的栅极结构。

步骤二、进行自对准的轻掺杂漏注入在所述栅极结构两侧的所述半导体衬底中形成轻掺杂漏区。

所述轻掺杂漏区具有降低漏端电场的分散式结构，所述轻掺杂漏区的掺杂杂质为磷，所述轻掺杂漏注入为带角度离子注入，所述轻掺杂漏区的分散式结构通过结合磷的扩散性、轻掺杂漏注入的注入角度和注入能量调节且所述轻掺杂漏区的分散式结构调节到使热载流子寿命满足要求值。

步骤三、进行自对准的晕环离子注入在所述栅极结构两侧的所述半导体衬底中形成晕环注入区，所述晕环注入区将所述轻掺杂漏区包覆。

所述晕环注入区包括有采用共同的晕环离子注入工艺掺入的硼和碳的掺杂结构。

所述晕环注入区的碳杂质分布结构作为所述轻掺杂漏区的磷杂质扩散的阻挡结构且所述晕环注入区的碳杂质分布结构作为用于改善由磷扩散到p型掺杂的沟道区中所造成的短沟道效应的调节结构，所述晕环注入区的碳杂质分布结构通过所述晕环离子注入的注入角度和注入能量调节。

所述晕环注入区的硼杂质分布结构作为用于改善短沟道效应和降低源漏穿通效应的调节结构，所述晕环注入区的硼杂质分布结构通过所述晕环离子注入的注入角度和注入能量调节。

步骤四、在所述栅极结构的侧面形成侧墙。

步骤五、以所述侧墙的侧面为自对准条件进行n+掺杂的源漏注入在所述栅极结构两侧的所述半导体衬底中形成源区和漏区。

进一步的改进是，在所述半导体衬底上形成有p型阱，所述n管io组件的形成区域位于所述p型阱的形成区域中，所述栅极结构形成在所述p型阱的表面上；所述沟道区由位于所述轻掺杂漏区之间以及所述源区和漏区之间且被所述栅极结构覆盖的所述p型阱组成，被所述栅极结构覆盖的所述沟道区的表面用于形成沟道。

进一步的改进是，所述半导体衬底包括硅衬底。

进一步的改进是，所述栅极结构包括依次叠加的栅介质层和多晶硅栅。

进一步的改进是，所述栅介质层为二氧化硅或者为高介电常数材料。

进一步的改进是，步骤一中的所述栅极结构为最终栅极结构；或者，步骤一中的所述栅极结构为伪栅极结构，在后续工艺中，还包括进行栅替换工艺将所述伪栅极结构的多晶硅栅替换为金属栅并形成最终栅极结构。

进一步的改进是，所述晕环离子注入为大角度离子注入，注入角度为10°～50°。

进一步的改进是，步骤二和步骤三的先后顺序能互换。在步骤一完成之后以及进行步骤二和步骤三之前还包括：

进行预非晶化离子注入对所述栅极结构的两侧的表面实现预非晶化离子注入处理。

进一步的改进是，所述n管io组件的技术节点为65nm以下。

本发明针对n管io组件的操作电压高从而能容易产生热载流子效应的技术问题对器件的轻掺杂漏区和晕环注入区的结构做了有针对性的设计，其中，轻掺杂漏区采用具有降低漏端电场的分散式结构，和现有技术中小尺寸如技术节点为65nm以下的n管io组件的轻掺杂漏区采用扩散系数较小的as作为掺杂杂质不同，本发明采用了扩散系数较大的p作为轻掺杂漏区的掺杂杂质，同时，相对于as元素，p的原子量更小，故p的轻掺杂漏注入会对轻掺杂漏区中的半导体衬底的晶格结构产生更小的破坏，本发明还对轻掺杂漏注入的注入角度和注入能量进行调节，最后能使轻掺杂漏区的扩散区域更大以及晶格结构更好，这样有利于电场强度分散以及使电场强度的峰值降低，最后能降低热载流子即热电子的能量，从而能降低热载流子效应，提高热载流子寿命。

但是由于小尺寸器件对轻掺杂漏区的结深有要求，p掺杂结构会使得轻掺杂漏区的结深过大并从而产生短沟道效应问题如亚阈值漏电流和源漏穿通电流会增加，对此，本发明在对轻掺杂漏区的结构做改进同时还对晕环注入区的结构做了改进，本发明的晕环注入区在硼的晕环离子注入的基础上增加了碳的共同离子注入，碳的共同离子注入是在现有n管io组件的基础上增加的注入，晕环注入区中的碳掺杂结合p掺杂的轻掺杂漏区能改善由磷扩散到p型掺杂的沟道区中所造成的短沟道效应，能克服轻掺杂漏区的p掺杂所带来的问题。

另外，晕环注入区中的硼掺杂能改善器件的短沟道效应并降低源漏穿通。

本发明的晕环注入区的碳掺杂、硼掺杂以及轻掺杂漏区中的磷掺杂的分布结构很容易通过注入条件如注入角度和注入能量进行调节优化，使器件的性能满足应用需求。

另外，本发明仅需对轻掺杂漏区和晕环注入区的掺杂结构做相应的优化即可实现，不会增加额外的光罩，也不需要改变制程，故本发明还具有工艺成本低以及和现有制程兼容的优点。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有n管io组件的结构示意图；

图2是现有n管io组件的制造方法的流程图；

图3是本发明实施例n管io组件的结构示意图；

图4是本发明实施例n管io组件的制造方法的流程图。

具体实施方式

如图3所示，是本发明实施例n管io组件的结构示意图；本发明实施例n管io组件包括栅极结构、侧墙7、沟道区、轻掺杂漏区5、源区8、漏区9和晕环注入区6。

所述栅极结构形成在半导体衬底1表面上。在所述半导体衬底1上还形成有场氧2，所述场氧2隔离出有源区8。

在所述半导体衬底1上形成有p型阱，所述n管io组件的形成区域位于所述p型阱的形成区域中，图3中所显示的区域的所述半导体衬底1中都形成有所述p型阱，所述p型阱的区域位置直接参考所述半导体衬底1的区域即可，所述p型阱未单独标出。所述栅极结构形成在所述p型阱的表面上；所述沟道区由位于所述轻掺杂漏区5之间以及所述源区8和漏区9之间且被所述栅极结构覆盖的所述p型阱组成，被所述栅极结构覆盖的所述沟道区的表面用于形成沟道。

所述半导体衬底1包括硅衬底。

所述栅极结构包括依次叠加的栅介质层3和栅极导电材料层4。本发明实施例中，所述栅介质层3为二氧化硅；所述栅极导电材料层4为多晶硅栅。在其他实施例中，也能为：所述栅介质层3为高介电常数材料；所述栅极导电材料层4为金属栅。

所述轻掺杂漏区5自对准形成于所述栅极结构两侧的所述半导体衬底1中。

所述侧墙7自对准形成于所述栅极结构的两个侧面上。

n+掺杂的源区8和漏区9形成于所述栅极结构两侧的所述半导体衬底1中且所述源区8和所述漏区9和对应的所述侧墙7的侧面自对准。

所述轻掺杂漏区5具有降低漏端电场的分散式结构，所述轻掺杂漏区5的掺杂杂质为磷，所述轻掺杂漏区5的离子注入为带角度的轻掺杂漏注入，所述轻掺杂漏区5的分散式结构通过结合磷的扩散性、轻掺杂漏注入的注入角度和注入能量调节且所述轻掺杂漏区5的分散式结构调节到使热载流子寿命满足要求值。

所述晕环注入区6将所述轻掺杂漏区5包覆，所述晕环注入区6包括有采用共同的晕环离子注入工艺掺入的硼和碳的掺杂结构。

所述晕环注入区6的碳杂质分布结构作为所述轻掺杂漏区5的磷杂质扩散的阻挡结构且所述晕环注入区6的碳杂质分布结构作为用于改善由磷扩散到p型掺杂的沟道区中所造成的短沟道效应的调节结构，所述晕环注入区6的碳杂质分布结构通过所述晕环离子注入的注入角度和注入能量调节。

所述晕环注入区6的硼杂质分布结构作为用于改善短沟道效应和降低源漏穿通效应的调节结构，所述晕环注入区6的硼杂质分布结构通过所述晕环离子注入的注入角度和注入能量调节。

所述晕环离子注入为以所述栅极结构的侧面为自对准边界的大角度离子注入，所述晕环离子注入的注入角度为10°～50°。

所述栅极结构的两侧的表面具有经过预非晶化离子注入处理的表面。

所述晕环离子注入在所述轻掺杂漏区5的离子注入之前或者之后，所述预非晶化离子注入在所述晕环注入区6的共同离子注入和在所述轻掺杂漏区5的离子注入之前。

较佳为，所述n管io组件的技术节点为65nm以下。

本发明实施例针对n管io组件的操作电压高从而能容易产生热载流子效应的技术问题对器件的轻掺杂漏区5和晕环注入区6的结构做了有针对性的设计，其中，轻掺杂漏区5采用具有降低漏端电场的分散式结构，和现有技术中小尺寸如技术节点为65nm以下的n管io组件的轻掺杂漏区5采用扩散系数较小的as作为掺杂杂质不同，本发明实施例采用了扩散系数较大的p作为轻掺杂漏区5的掺杂杂质，同时，相对于as元素，p的原子量更小，故p的轻掺杂漏注入会对轻掺杂漏区5中的半导体衬底1的晶格结构产生更小的破坏，本发明实施例还对轻掺杂漏注入的注入角度和注入能量进行调节，最后能使轻掺杂漏区5的扩散区域更大以及晶格结构更好，这样有利于电场强度分散以及使电场强度的峰值降低，最后能降低热载流子即热电子的能量，从而能降低热载流子效应，提高热载流子寿命。进行仿真实验可以发现，和现有器件相比，本发明实施例器件的热载流子寿命能提高约100倍。

但是由于小尺寸器件对轻掺杂漏区5的结深有要求，p掺杂结构会使得轻掺杂漏区5的结深过大并从而产生短沟道效应问题如亚阈值漏电流和源漏穿通电流会增加，对此，本发明实施例在对轻掺杂漏区5的结构做改进同时还对晕环注入区6的结构做了改进，本发明实施例的晕环注入区6在硼的晕环离子注入的基础上增加了碳的共同离子注入，碳的共同离子注入是在现有n管io组件的基础上增加的注入，晕环注入区6中的碳掺杂结合p掺杂的轻掺杂漏区5能改善由磷扩散到p型掺杂的沟道区中所造成的短沟道效应，能克服轻掺杂漏区5的p掺杂所带来的问题。

另外，晕环注入区6中的硼掺杂能改善器件的短沟道效应并降低源漏穿通。

本发明实施例的晕环注入区6的碳掺杂、硼掺杂以及轻掺杂漏区5中的磷掺杂的分布结构很容易通过注入条件如注入角度和注入能量进行调节优化，使器件的性能满足应用需求。

另外，本发明实施例仅需对轻掺杂漏区5和晕环注入区6的掺杂结构做相应的优化即可实现，不会增加额外的光罩，也不需要改变制程，故本发明实施例还具有工艺成本低以及和现有制程兼容的优点。

为解决上述技术问题，本发明提供的n管io组件的制造方法包括如下步骤：

步骤一、在半导体衬底1表面上形成n管io组件的栅极结构。

本发明实施例方法中，在所述半导体衬底1上形成有p型阱，也即在形成所述栅极结构之前还包括进行阱注入形成p型阱的步骤，阱注入对应图4中标记301所示步骤。

所述n管io组件的形成区域位于所述p型阱的形成区域中，所述栅极结构形成在所述p型阱的表面上；沟道区由位于后续形成的轻掺杂漏区5之间以及后续形成的源区8和漏区9之间且被所述栅极结构覆盖的所述p型阱组成，被所述栅极结构覆盖的所述沟道区的表面用于形成沟道。图3中所显示的区域的所述半导体衬底1中都形成有所述p型阱，所述p型阱的区域位置直接参考所述半导体衬底1的区域即可，所述p型阱未单独标出。

所述半导体衬底1包括硅衬底。在所述半导体衬底1上还形成有场氧2，所述场氧2隔离出有源区。

所述栅极结构包括依次叠加的栅介质层3和多晶硅栅。

所述栅介质层3为二氧化硅。在其他实施例方法中也能为：所述栅介质层3为高介电常数材料。

步骤二、进行自对准的轻掺杂漏注入在所述栅极结构两侧的所述半导体衬底1中形成轻掺杂漏区5。所述轻掺杂漏注入为图4中步骤305对应的p的带角度的轻掺杂漏注入。

所述轻掺杂漏区5具有降低漏端电场的分散式结构，所述轻掺杂漏区5的掺杂杂质为磷，所述轻掺杂漏注入为带角度离子注入，所述轻掺杂漏区5的分散式结构通过结合磷的扩散性、轻掺杂漏注入的注入角度和注入能量调节且所述轻掺杂漏区5的分散式结构调节到使热载流子寿命满足要求值。

步骤三、进行自对准的晕环离子注入在所述栅极结构两侧的所述半导体衬底1中形成晕环注入区6，所述晕环注入区6将所述轻掺杂漏区5包覆。

所述晕环注入区6包括有采用共同的晕环离子注入工艺掺入的硼和碳的掺杂结构。

所述晕环注入区6的碳杂质分布结构作为所述轻掺杂漏区5的磷杂质扩散的阻挡结构且所述晕环注入区6的碳杂质分布结构作为用于改善由磷扩散到p型掺杂的沟道区中所造成的短沟道效应的调节结构，所述晕环注入区6的碳杂质分布结构通过所述晕环离子注入的注入角度和注入能量调节。

所述晕环注入区6的硼杂质分布结构作为用于改善短沟道效应和降低源漏穿通效应的调节结构，所述晕环注入区6的硼杂质分布结构通过所述晕环离子注入的注入角度和注入能量调节。

所述晕环注入区6的硼的晕环离子注入即为图4中步骤303对应的b的晕环离子注入。

所述晕环注入区6的碳的共同离子注入即为图4中步骤304对应的c的共同离子注入。

步骤四、在所述栅极结构的侧面形成侧墙7。

步骤五、以所述侧墙7的侧面为自对准条件进行n+掺杂的源漏注入在所述栅极结构两侧的所述半导体衬底1中形成源区8和漏区9。源漏注入即为图4中步骤306对应的源漏注入。

所述晕环离子注入为大角度离子注入，注入角度为10°～50°。

步骤二和步骤三的先后顺序能互换。在步骤一完成之后以及进行步骤二和步骤三之前还包括：

进行预非晶化离子注入对所述栅极结构的两侧的表面实现预非晶化离子注入处理，pai注入即预非晶化离子注入对应于图4中的步骤302所示的pai注入。

步骤一中的所述栅极结构为最终栅极结构。在其他实施例中也能为：步骤一中的所述栅极结构为伪栅极结构，在后续工艺中，还包括进行栅替换工艺将所述伪栅极结构的多晶硅栅替换为金属栅并形成最终栅极结构。

较佳为，所述n管io组件的技术节点为65nm以下。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。