一种增强型功率器件及其制作方法与流程

本申请涉及半导体技术领域，具体而言，涉及一种增强型功率器件及其制作方法。

背景技术：

由于氮化镓(gan)材料具有大的禁带宽度，基于gan材料的功率半导体器件，相比于传统硅(si)基功率器件，可具有更高的击穿电压和更高的功率密度；而利用gan材料中固有的极化特性，可形成高浓度、高电子迁移率的二维电子气沟道，因而可比传统硅基功率器件有更高的开关频率。基于gan的高耐压和高频特性制作的平面型结构的algan/gan高迁率晶体管(hemt)，在高压、高频领域存在广泛的应用需求。

目前对于hemt器件的制作，其p-型栅的图案化通常采用离子刻蚀的方法形成，然而由于p-gan或p-algan层与栅电极下的algan层缺乏选择性刻蚀，很难精确控制刻蚀的厚度和均匀性，导致整个晶圆上器件的开启电压和导通电阻的不均匀，而且重复性也较差，并且容易带来刻蚀表面损伤，影响器件的开关性能。因此，目前对于hemt器件的制作要求较高。

综上，目前在hemt器件的制作过程中存在制作要求较高的问题。

技术实现要素：

本申请的目的在于提供一种增强型半导体器件制作方法，所述方法包括：

提供一衬底；

沿所述衬底的一侧制作外延层，其中，所述外延层包括高阻p型掺杂层；

对所述高阻p型掺杂层的目标区域进行激活；

去除源极区域与漏极区域的高阻p型掺杂层；

在所述目标区域制作栅电极，并在所述源极区域与所述漏极区域制作源电极与漏电极。

进一步地，所述沿所述衬底的一侧制作外延层的步骤包括：

沿所述衬底的一侧制作势垒层；

沿所述势垒层远离所述衬底的一侧制作异质结层；

在含h气氛下，沿所述异质结层远离所述衬底的一侧生长高阻p型掺杂层。

进一步地，所述在含h气氛下，沿所述异质结层远离所述衬底的一侧生长高阻p型掺杂层的步骤包括：

在h2和/或nh3气氛下，沿所述异质结层远离所述衬底的一侧生长高阻p型掺杂层。

进一步地，对所述高阻p型掺杂层的目标区域进行激活的步骤包括：

沿所述高阻p型掺杂层远离所述衬底的一侧沉积掩膜层；

去除所述掩膜层中的部分区域，以露出所述高阻p型掺杂层的目标区域；

对所述高阻p型掺杂层的目标区域进行激活。

进一步地，所述对所述高阻p型掺杂层的目标区域进行激活的步骤包括：

利用退火、电子束或激光对所述目标区域进行激活。

进一步地，在所述对所述高阻p型掺杂层的目标区域进行激活的步骤之后，所述方法还包括：

去除全部掩膜层。

进一步地，在所述去除源极区域与漏极区域的高阻p型掺杂层的步骤之前，所述方法还包括：

去除全部或部分未被激活的高阻p型掺杂层。

另一方面，本申请该提供了一种增强型半导体器件，所述增强型半导体器件通过上述的增强型半导体器件制作方法制作而成，所述增强型半导体器件包括：

衬底；

与所述衬底连接的势垒层与异质结层；

与所述异质结层连接且位于目标区域内的p型掺杂层；

与所述目标区域内的p型掺杂层连接的栅电极以及与所述异质结层连接的源电极与漏电极。

进一步地，所述增强型半导体器件还包括的高阻p型掺杂层，所述高阻p型掺杂层与所述异质结层连接，且所述高阻p型掺杂层的高度小于或等于所述目标区域内的p型掺杂层的高度。

进一步地，制作所述势垒层的材料包括gan、algan以及aln。

相对于现有技术，本申请具有以下有益效果：

本申请提供了一种增强型功率器件及其制作方法，首先提供一衬底，然后沿衬底的一侧制作外延层，其中，外延层包括高阻p型掺杂层，再对高阻p型掺杂层的目标区域进行激活，再去除源极区域与漏极区域的高阻p型掺杂层，最后在目标区域制作栅电极，并在源极区域与漏极区域制作源电极与漏电极。由于本申请采用在高阻p型掺杂层中选择目标区域进行激活的方式，使得无需进行传统的刻蚀工艺，因此其制作工艺更加简单，且不会出现由于刻蚀导致的器件表面损伤，提升了器件的可制造性与可靠性。

为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。

图1为本申请实施例提供的增强型功率器件制作方法的一种示例性流程图。

图2为本申请实施例提供的图1中s104的子步骤的示例性流程图。

图3为本申请实施例提供的增强型功率器件的部分结构示意图。

图4为本申请实施例提供的图1中s106的子步骤的示例性流程图。

图5为本申请实施例提供的增强型功率器件在制作掩膜层时的结构示意图。

图6为本申请实施例提供的对掩膜层进行图形化时的结构示意图。

图7为本申请实施例提供的对目标区域进行激活时的结构示意图。

图8为本申请实施例提供的增强型功率器件的结构示意图。

图中：110-衬底；120-势垒层；130-异质结层；140-高阻p型掺杂层；150-掩膜层；160-栅极区域。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

在本申请的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。

hemt器件的导通依赖于相邻氮化物层界面的高浓度二维电子气，通过控制栅极偏压以控制器件的关断。典型的hemt器件是基于algan/gan的异质结结构，当栅极零偏压时，器件是导通的，当栅极加负偏压时，器件才能被关断，这意味着当栅极发生断电的情况下，器件将失去控制，造成漏电或短路，这在实际应用中将导致严重的安全问题。这种栅极加偏压才能被关断的hemt器件，通常被称之为常开型或者耗尽型器件。对于一个理想的功率开关来说，希望在零栅偏压时器件是关断的，栅极加正偏压才能使其导通。这种结构的功率器件被称之为增强型或者常关型器件。实现器件的常关态是ganhemt功率器件研究的核心问题之一。主流的增强型ganhemt器件结构采用制作在algan/gan异质结上的p型栅极(p-gan或者p-algan)耗尽algan/gan界面的二维电子气，实现器件在常态下的关断。

然而，正如背景技术中所述，目前对于hemt器件的制作，其p-型栅的图案化通常采用离子刻蚀的方法形成，然而由于p-gan或p-algan层与栅电极下的algan层缺乏选择性刻蚀，很难精确控制刻蚀的厚度和均匀性，导致整个晶圆上器件的开启电压和导通电阻的不均匀，而且重复性也较差，并且容易带来刻蚀表面损伤，影响器件的开关性能。因此，目前对于hemt器件的制作要求较高。

有鉴于此，为了降低制作要求以及使得制作的hemt器件的可靠性更高，本申请提供了一种新的增强型功率器件制作方法，以利用在高阻p型掺杂层上选择性区域激活的方式，使得制作工艺更加简单、重复性更高且均匀性更高。

下面对本申请提供的增强型功率器件制作方法进行示例性说明，作为一种可选的实现方式，请参阅图1，本申请提供的增强型功率器件制作方法包括：

s102，提供一衬底。

s104，沿衬底的一侧制作外延层，其中，外延层包括高阻p型掺杂层。

s106，对高阻p型掺杂层的目标区域进行激活。

s108，去除源极区域与漏极区域的高阻p型掺杂层。

s110，在目标区域制作栅电极，并在源极区域与漏极区域制作源电极与漏电极。

其中，本申请所述的高阻p型掺杂层，指电阻较高的p型掺杂层，换言之，在高阻p型掺杂层中，空穴活性较低。

同时，本申请在对高阻p型掺杂层进行激活时，仅激活部分目标区域，进而在目标区域上制作栅电极，实现增强型hemt器件的制造。例如，仅激活高阻p型掺杂层的中间区域，且并不对其他区域进行激活，使得在高阻p型掺杂层上，目标区域为激活状态，其他区域仍为高阻区域。

需要说明的是，本申请所述的激活，指激活高阻p型掺杂层中的空穴，使目标区域被激活为空穴导电类型。

可以理解地，由于本申请采用了与传统工艺不同的步骤，使得在激活p型掺杂层中的目标区域后，可以直接进行栅电极的制作，而无需进行刻蚀，避免了传统工艺中的干法刻蚀对表面的刻蚀损伤以及对刻蚀速率的精确控制，使得制造工艺更加简单、可重复性高且均匀性更高，因此通过本申请制作的增强型功率器件，其阈值电压均匀，可靠性更高。

其中，请参阅图2与图3，s104包括：

s1041，沿衬底的一侧制作势垒层。

s1042，沿势垒层远离衬底的一侧制作异质结层。

s1043，在含h气氛下，沿异质结层远离衬底的一侧生长高阻p型掺杂层。

其中，势垒层120材料可以是三族氮化物半导体材料中的gan、algan、aln等。在此基础上，可以使用同质衬底，也可以采用异质衬底。同质衬底即表示衬底110的材料与势垒层120的材料相同，例如当势垒层材料为gan时，衬底110采用gan衬底；当势垒层材料为aln时，衬底110采用aln衬底。

可选的，本申请可采用分子束外延或者金属有机气相外延等方法在衬底110上制作势垒层120。同时，在势垒层120上制作异质结时，也可采用分子束外延或者金属有机气相外延等方法制备。其中，本申请所述异质结为具有二维电子气的异质结结构，例如可以为algan/gan或alinn/gan等异质结结构，本申请对此并不做任何限定。

在制作异质结层130后，可在异质结层130上外延生长高阻形态的p型掺杂层，其中，生长高阻p型掺杂层140的工艺也可以采用分子束外延或者金属有机气相外延方式。

一般地，普通p型掺杂层的材料可以为gan或algan，其掺杂原子可以为mg，在此基础上，本申请采用在含h气氛下，沿异质结层130表面生长p型掺杂层，由于在含h气氛下，mg原子与h原子结合被钝化，即mg原子外围的空穴与氢原子提供的电子结合，导致在p型掺杂层中，空穴为非导电类型，因此制作的p型掺杂层的电阻较高，形成高阻p型掺杂层140。

其中，本申请所述的含h气氛，指在在h2和/或nh3气氛下，换言之，可以为单一的h2气氛，也可以为单一的nh3气氛，也可以为h2与nh3混合气氛。在该气氛下，能够沿异质结层130远离衬底110的一侧生长高阻p型掺杂层140。

同时，作为本申请一种可选的实现方式，请参阅图4-图7，s106包括：

s1061，沿高阻p型掺杂层远离衬底110一侧沉积掩膜层。

s1062，去除掩膜层中的部分区域，以露出高阻p型掺杂层的目标区域。

s1063，对高阻p型掺杂层的目标区域进行激活。

作为一种可选的实现方式，本申请采用掩膜层150实现对目标区域的激活。其中，采用pecvd(plasmaenhancedchemicalvapordeposition，等离子体增强化学的气相沉积法)、lpcvd(lowpressurechemicalvapordeposition，低压力化学气相沉积法)等方法沉积掩膜层150。掩膜层150的材料包括但不限于sinx、sio2等材料。

需要说明的是，由于在生长高阻p型掺杂层140时，其实质为p型掺杂层中的mg原子与h原子结合生成mg-h复合基团，因此实现高阻状态。并且，mg-h复合基团容易在高温状态(一般为大于450°)下分解，进而被激活。因此，本申请在进行沉积掩膜层150的步骤时，沉积温度小于450℃。

在沉积掩膜层150后，可通过光刻、干法/湿法刻蚀等工艺，对掩膜层150进行图形化处理。即去除栅极区域160的掩模层，暴露出栅极区域160的高阻p型掺杂层140的表面。

在进行图形化处理后，即可对栅极区域160的高阻p型掺杂层140进行激活。可以理解地，本申请所述的激活，即分解mg-h复合基团，使得栅极区域160被激活为空穴导电类型。

作为一种可选的实现方式，本申请利用退火、电子束或激光对栅极区域160进行激活，进而能够激活高阻p型掺杂层140中栅极区域160部分中的空穴。由于经过图形化处理后，除栅极区域160外的其它区域均被掩膜阻挡，因此在进行激活时，除栅极区域160外的其它区域不能被激活，仍然保持高电阻状态。

在激活栅极区域160的p型掺杂层后，可采用干法或湿法刻蚀方式去除全部掩膜层150。此时，p型掺杂层中包括两个部分，一部分为栅极区域160，该区域的空穴已经激活。另一部分为栅极区域160以外的区域，该区域的空穴未被激活，仍呈现高阻状态。

然后将高阻p型掺杂层140中的源极区域与漏极区域去除，直至露出异质结层130，然后分别在栅极区域160、源极区域以及漏极区域分别制作电极，以形成栅电极、源电极以及漏电极。

作为本申请一种可选的实现方式，在去除源极区域与漏极区域的高阻p型掺杂层140的步骤之前，该方法还包括：

s107，去除全部或部分未被激活的高阻p型掺杂层。

在本申请中，在激活栅极区域160的p型掺杂层后，对于其它未激活的区域，可有三种处理方式：

第一种，对未被激活的高阻p型掺杂层140不进行处理，对其进行保留。由于其为高阻区域，因为对器件的正常运行并不会造成影响。

第二种，对未被激活的高阻p型掺杂层140进行去除，且高阻p型掺杂层140并未被完全去除，此时，未被激活的高阻p型掺杂层140的厚度小于栅极区域的p型掺杂层。

第三种，对未被激活的高阻p型掺杂层140进行去除，且高阻p型掺杂层140被完全去除。同时，若对未被激活的高阻p型掺杂层140完全去除，则后续无需执行去除源极区域与漏极区域的高阻p型掺杂层140的步骤。

当然，上述实现方式仅为本申请的一种实现方式，本申请还可通过其它方式实现，例如，在制作p型掺杂层后，采用掩膜的方式，对除栅极区域160外的其它区域进行钝化处理，使得除栅极区域160外，其余部分均为高阻p型掺杂层，然后再进行源极区域与漏极区域的处理，同样能够实现本申请的效果。

通过本申请提供的增强型功率器件制作方法可知，由于无需对p型掺杂层进行刻蚀，因此其制作工艺简单、重复性高、均匀性强，且通过此方法制造出的增强型功率器件具有阈值电压均匀，可靠性强的优点。

在上述实施例的基础上，请参阅图8，本申请还提供了一种增强型半导体器件，增强型半导体器件通过上述的增强型半导体器件制作方法制备而成。该增强型半导体器件包括：

衬底110、与衬底110连接的势垒层120与异质结层130、与异质结层130连接且位于目标区域内的p型掺杂层以及与目标区域内的p型掺杂层连接的栅电极以及与异质结层130连接的源电极与漏电极。

其中，作为一种可选的实现方式，该增强型半导体器件还包括的高阻p型掺杂层140，高阻p型掺杂层140与异质结层130连接，且高阻p型掺杂层140的高度小于或等于目标区域内的p型掺杂层的高度。

可选的，制作势垒层120的材料包括gan、algan以及aln，衬底110可选择与势垒层120同质或者异质的衬底，本申请对此并不做任何限定。

综上所述，本申请提供了一种增强型功率器件及其制作方法，首先提供一衬底，然后沿衬底的一侧制作外延层，其中，外延层包括高阻p型掺杂层，再对高阻p型掺杂层的目标区域进行激活，再去除源极区域与漏极区域的高阻p型掺杂层，最后在目标区域制作栅电极，并在源极区域与漏极区域制作源电极与漏电极。由于本申请采用在高阻p型掺杂层中选择目标区域进行激活的方式，使得无需进行传统的刻蚀工艺，因此其制作工艺更加简单，且不会出现由于刻蚀导致的器件表面损伤，提升了器件的可制造性与可靠性。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。