一种低电容低钳位电压瞬态电压抑制器及其制造方法与流程

本发明涉及半导体保护器件的技术领域，尤其涉及一种低电容低钳位电压瞬态电压抑制器及其制造方法，用于高速信号端口的保护器件设计和制造领域。

背景技术：

瞬态电压抑制器（简称tvs）是一种钳位过压保护器件，它能够在很短的时间内将浪涌电压固定在一个比较低的电压水平，使后级集成电路免受过静电放电或浪涌电压的冲击，避免其损坏。

tvs器件主要应用在各类接口电路当中，如手机、平板、电视机、电脑主机中均有大量tvs保护器件，通常tvs器件的io端与电路的io端相连，接地端与电路中的地相连，即tvs器件与被保护芯片为并联关系，当有静电释放或浪涌电压从电路io端进入后，会触发tvs器件优先导通，电流经过tvs器件到地释放，将电压钳位在一个较低的水平，从而有效保护了后级集成电路。

随着现今科技的快速发展，集成电路不断向低电压、低功耗、高速传输的方向发展，对相应的tvs保护器件也提出了更高的性能要求，既要求tvs的钳位电压尽可能的低，又要求电容尽可能的小，通常应用于hdmi3.0/3.1、usb3.1等高速端口，电容要求小于0.5pf，电容较大会导致高频信号在传输过程发生丢包等异常。

技术实现要素：

为解决上述问题，本发明的目的在于：提供一种低电容低钳位电压瞬态电压抑制器。

本发明的再一目的在于：提供一种上述低电容低钳位电压瞬态电压抑制器的制造方法。

本发明目的通过下述方案实现：一种低电容低钳位电压瞬态电压抑制器结构的tvs管，包含n-型的硅衬底n-sub硅片、p型阱pw、p+区、n+区、介质、接地金属层gnd、接电源金属层vcc、信号端io1和io2金属的tvs器件，其特征在于：在n-型的硅衬底n-sub或生长的n-型外延层n-epi上至少包括第一至四p型阱pw1-4，其中，

所述的第一、四p型阱pw1、4结构相同的轻掺杂p型阱，阱内包括p+区和n+区；

所述的第二p型阱pw2内包括n+区的重掺杂乱；以及，

所述的第三p型阱pw3阱内依序包括n+区、p+区和n+区的轻掺杂，第三p型阱pw3内p+区的宽度小于n+区的宽度；

tvs管由n+/pw2/pw3/n+组成双极性晶体管，其基区第二p型阱pw2和第三p型阱pw3通过p+引出与接地端的集电极n+短接在一起；当静电释放或浪涌产生时，由于第二p型阱pw2为重掺杂，故n+/pw2击穿电压较低，n+/pw2结击穿后，电流经过第二p型阱pw2到第三p型阱pw3，再从p+端流出到接地端；同时，又因为第三p型阱pw3为轻掺杂，其较高的电阻使电流从第三p型阱pw3到p+产生的电压差很容易大于0.7v，此时，双极性晶体管效应产生，电流不仅可以从p+端流出，也同时从接地端的n+流出，呈现出显著的负阻特性，即电流-电压曲线发生明显骤回；

所述的第二p型阱pw2和第三p型阱pw3下方增加p-型埋层（p-bl），与n-型衬底搭配，可以形成较宽的耗尽区，大大降低了tvs管底面结的寄生电容，器件整体的电容得以显著下降，比传统结构的器件电容小10%以上；

所述的p+区为超浅结或与n+区结深相同，当tvs管导通时，电流从第二、三p型阱pw2、pw3到达基区p+的路径加长，同时基区p+宽度设置较窄，宽度小于其二侧的n+，两者共同作用下，电流路径上的电阻更大，因此到达基区p+只需很小的电流，就可以触发双极型晶体管效应，提前发生负阻骤回，进一步降低了钳位电压；

所形成的两种二极管中：第一种从io端到vcc端的二极管，是由p+/n-epi/n+形成，n-epi为高阻外延，所述的p+与n-epi形成较宽的空间电荷区，以降低此种二极管的电容；第二种从接地端（gnd）到信号端io的二极管，由p+/pw1/n+和/或p+/pw4/n+形成的二个二极管，第一p型阱pw1和第四p型阱pw4为轻掺杂，因此n+与第一p型阱pw1和第四p型阱pw4间形成较宽的空间电荷区，以降低此种二极管的电容。使器件整体的电容也因此降低。

进一步的，所述的第一、四p型阱pw1、4注入元素为硼，注入剂量为5e11~1e13cm^-2，注入能量为60~100kev；第二p型阱pw2注入元素为硼，注入剂量为1e14~9e14cm^-2，注入能量为60~100kev；第三p型阱pw3注入元素为硼，注入剂量为1e12~1e14cm^-2，注入能量为60~100kev。

进一步的，所述的n-型外延生长掺入磷或砷杂质，其电阻率为50~300ω*cm，外延厚度3~8μm；p+为超浅结，注入元素为硼，注入剂量为1e15~8e15cm^-2，注入能量为40~80kev；n+区为重掺杂，注入元素为磷或砷，注入剂量为2e15~1.2e16cm^-2，注入能量为80~150kev；从io端到vcc端由p+/n-epi/n+形成的二极管中，由p+与n-epi形成更小结面积，二极管具有更小电容，可以降低整个器件的电容。

在上述方案基础上，所述的第三p型阱pw3与第二p型阱pw2设置为环绕形或插指形，以进一步增大电流通路面积，提高了浪涌峰值电流，以获得更佳的静电释放和浪涌保护能力。

在上述方案基础上，本发明提供一种低电容低钳位电压瞬态电压抑制器结构的tvs管，在n-型的硅衬底硅片上生长有一层n-型外延层和p-型埋层p-bl，在n-型外延层表面自左至右依序为包括p+区、n+区的第一p型阱pw1，一侧n-型外延层表面的p+区、n+区，有n+区的第二p型阱pw2，依序包括有n+区、p+区和n+区的第三p型阱pw3，包括p+区、n+区的第四p型阱pw4，另一侧n-型外延层表面的p+区、n+区，第二p型阱pw2和第三p型阱pw3底部连接p-型埋层p-bl；第一p型阱pw1中的p+区和第三p型阱pw3连接金属接地端；n-型外延层表面的n+区和第二p型阱pw2的n+区与接电源金属层vcc连接；第一p型阱pw1中的n+区和一侧n-型外延层表面的p+区连接信号端io1；第四p型阱pw4中的n+区和另一侧n-型外延层表面的p+区连接信号端io2。

其中，所述的n-衬底电阻率为200~300ω*cm。

进一步的，所述的p-型埋层（p-bl）厚度200~500å，离子注入硼或者二氟化硼，注入能量为60~100kev，注入剂量5e11~5e12cm^-2。

优选的，所述p+区的结深比n+区的结深浅。

在上述方案基础上，在n-型衬底上不生长n型外延层，原设在n型外延层上的p+区、n+区直接设在n型衬底表面，形成在n型衬底表面内的p+区、n+区。

进一步的，所述的n型衬底内的p+区、n+区设在n型阱nw内，调整第二、三p型阱pw2、3的形状，使得第三p型阱pw3将第二p型阱pw2包围起来。

进一步的，在所述的第三p型阱pw3底部增加深p-区deepp-。

在上述方案基础上，可在所述的p-型埋层p-bl上表面和第二、三p型阱pw2、3的底部之间增加p+埋层p+bl。

在上述方案基础上，本发明提供另一种低电容低钳位电压瞬态电压抑制器结构的tvs管，在所述的n-型的硅衬底硅片上生长有一层n-型外延层和p-型埋层（p-bl），在n-型外延层表面自左至右依序为包括p+区、n+区的第一p型阱pw1，一侧n-型外延层表面的p+区、n+区，依序包括有n+区、p+区和n+区的第三p型阱pw3，有n+区的第二p型阱pw2，依序包括有n+区、p+区和n+区的第五p型阱pw5，包括p+区、n+区的第四p型阱pw4，另一侧n-型外延层表面的p+区、n+区，第三、二、五p型阱pw3、2、5底部连接p-型埋层p-bl；第一p型阱pw1中的p+区、第三p型阱pw3和第五p型阱pw5连接金属接地端；n-型外延层表面的n+区和第二p型阱pw2的n+区与接电源金属层vcc连接；第一p型阱pw1中的n+区和一侧n-型外延层表面的p+区连接信号端io1；第四p型阱pw4中的n+区和另一侧n-型外延层表面的p+区连接信号端io2。

为进一步降低电容，在所述的n-型外延层表面的p+区周围增加一层轻掺杂的p型阱pw区域，io端到vcc的二极管由p+/轻掺杂pw/n-epi/n+形成，轻掺杂pw与n-型外延层n-epi形成更宽的空间电荷区。

本发明提供一种根据上述的低电容低钳位电压瞬态电压抑制器结构的tvs管制造方法，包括下述步骤：

步骤1：使用n-型衬底硅片，在其上表面中生长一层薄氧化层，通过光刻、离子注入，在进行热过程推进，形成p-型埋层p-bl，再将表面薄氧化层用湿法腐蚀的方式去除。

步骤2：在上述硅片表面，进行生长n-型外延层；

步骤3：在上述硅片外延表面，依次进行pwell1和4光刻、离子注入，第二p型阱pw2光刻、离子注入，pwell3光刻、离子注入，其中，第二、三p型阱pwell2、3位置与p-型埋层p-bl位置对应，第一、四p型阱pw1、4结构相同；

步骤4：将硅片进入高温炉管，对第一至四p型阱pw1-4同时进行推进，使得第二p型阱pw2、第三p型阱pw3与p-型埋层p-bl相连接；

步骤5：在上述表面进行n+选择性注入，通过光刻、离子注入工艺实现，n+注入元素为磷或砷，然后进入炉管进行退火，修复注入损伤；

步骤6：在上述表面进行p+选择性注入，通过光刻、离子注入工艺实现，p+注入元素为硼，其中，pw3内的p+与n+间距设置为0~5μm注入能量少于n+注入，然后进行快速热退火修复注入损伤；

步骤7：在上述表面进行介质淀积形成介质层，然后光刻、刻蚀，形成接触孔，介质层为氧化层、硼磷玻璃，或者是多层绝缘膜质复合层中的一种；

步骤8：进行金属淀积，然后通过光刻、刻蚀，形成正面金属层，所述的金属层是纯铝层、铝硅化合物层或金属复合层结构。

优选的，步骤1中，薄氧化层生长厚度为200~500å，离子注入硼或者二氟化硼，注入能量为60~100kev，注入剂量5e11~5e12cm^-2，注入角度为7度，热过程推进送入高温炉管，温度950℃~1100℃，时间60~120分钟。

优选的，步骤2中，n-型外延生长掺入磷或砷杂质，其电阻率为50~300ω*cm，外延厚度3~8μm。

优选的，步骤3中，第一、四p型阱pw1、4注入元素为硼，注入剂量为5e11~1e13cm^-2，注入能量为60~100kev,注入角度为7度。第二p型阱pw2注入元素为硼，注入剂量为1e14~9e14cm^-2，注入能量为60~100kev,注入角度为7度。第三p型阱pw3注入元素为硼，注入剂量为1e12~1e14cm^-2，注入能量为60~100kev,注入角度为7度。

优选的，步骤4中，炉管温度为1000~1150℃，时间60~120分钟。

优选的，步骤5中，n+注入元素为磷或砷，注入剂量为2e15~1.2e16cm^-2，注入能量为80~150kev，退火工艺温度850℃~950℃，时间30~60分钟。

优选的，步骤6中，p+注入元素为硼，注入剂量为1e15～8e15cm^-2，注入能量为40～80kev；快速热退火温度950～1050℃，时间10～30秒，使得p+结深明显浅于n+结深。

进一步的，步骤6中，第三p型阱pw3内的p+区与n+区间距为0μm，第三p型阱pw3内的p+宽度设置为1~5μm。

更进一步的，步骤6中，第三p型阱pw3内的p+宽度设置为0.5~1.5μm。

优选的，步骤8中，所述的金属复合层结构，从下往上依次为钛、氮化钛、铝硅铜三层结构，其中钛厚度为200~500å，氮化钛厚度为400~1000å，铝硅铜厚度为2~4μm。

本发明的优越性在于：本发明低电容低钳位电压瞬态电压抑制器结构的tvs管为双极型晶体管效应，不仅具有击穿电压和触发电压低，保护响应更快的优点；同时还具有导通电阻和钳位电压都更小的特性，对后级集成电路的保护能力更强。本发明也提供了上述tvs管的制造方法，成品率高。

附图说明

图1本发明实施例1截面示意图；

图2步骤1在n-型衬底硅片上形成p-型埋层（p-bl）的硅片结构示意图；

图3步骤2生长n-型外延层的硅片结构示意图；

图4，步骤3在n-型外延层表面进行pwell1-4注入的硅片结构示意图；

图5，步骤4，将步骤3硅片进入高温炉管，对pwell1-4同时进行推进，使得pwell2、pwell3与p-bl区相连接的硅片结构示意图；

图6在步骤5硅片进行n+选择性注入形成n+结的硅片结构示意图；

图7步骤6对步骤5硅片表面进行p+选择性注入的硅片结构示意图，在pwell1、n-型外延表面n+、pwell4中注入p+结和pwell3的n+深结之间形成，p+结的硅片示意图；

图8步骤7在步骤6硅片上表面进行介质淀积，然后光刻、刻蚀，形成接触孔。介质层可以是氧化层，也可以是硼磷玻璃，也可以是多层绝缘膜质复合层；

图9为实施例2的p+、n+结等深的结构示意图；

图10，为实施例3的p+n+结等深，且不生长外延层的结构示意图；

图11，为实施例4的结构示意图，不生长外延，n型衬底内的p+、n+为设在nwell内,pwell2在pwell3内，且p+、n+结等深，不生长外延层的结构示意图；

图12，为实施例5的结构示意图，不生长外延，n型衬底中的p+、n+为设在nwell内,pwell2在pwell3内，且在pwell3下方连接深p-结的结构示意图；

图13，为实施例6的结构示意图，与实施例1不同的是，在pwell2-3的底部依序有p+型埋层（p+bl）和p-型埋层（p-bl）；

图14，为实施例7的结构示意图，在pwell2左侧增加一个与pwell3结构相同的pwell5，pwell5、2和3的底部与p-型埋层（p-bl）连接；

图15，为实施例8的结构示意图，在pwell2左侧增加一个与pwell3结构相同的pwell5，n型外延上的p+为pwell6、7，pwell5、2和3的底部与p-型埋层（p-bl）连接；

图16电路原理图；

图中标号说明：

n-sub——n-型硅衬底；n-epi——n-型外延层；

p-bl——p-型埋层；

deepp-——深p-区；

pw——p型阱；

pw1-7——第一至七p型阱；

nw——n型阱；

nw1、2——第一、二n型阱；

gnd——接地金属层、vcc——接电源金属层；

d1-4——第一至四二极管；

1——介质层；2——金属层。

具体实施方式

实施例1

一种低电容低钳位电压瞬态电压抑制器结构的tvs管，如图1所示，包括p型阱pw、p+区、n+区、介质、接地金属层gnd、接电源金属层vcc、信号端io1和io2金属的tvs器件，在现有tvs器件结构基础上，在n-型硅衬底n-sub硅片上生长有一层n-型外延层n-epi和p-型埋层p-bl，其中：

在n-型外延层表面自左至右依序为：

包括p+区、n+区的第一p型阱pw1；

一侧n-型外延层表面的p+区、n+区；

有n+区的第二p型阱pw2；

依序包括有n+区、p+区和n+区的第三p型阱pw3；

包括p+区、n+区的第四p型阱pw4；

另一侧n-型外延层表面的p+区、n+区；

在所述的第二p型阱pw2和第三p型阱pw3底部连接p-型埋层p-bl；第一p型阱pw1中的p+区和第三p型阱pw3连接接地金属层gnd；n-型外延层n-epi表面的n+区和第二p型阱pw2的n+区与接电源金属层vcc连接；第一p型阱pw1中的n+区和一侧n-型外延层表面的p+区连接信号端io1；第四p型阱pw4中的n+区和另一侧n-型外延层表面的p+区连接信号端io2。

本实施例中，所述的第一、四p型阱pw1、4结构相同的轻掺杂p型阱，阱内包括p+区和n+区；

所述的第二p型阱pw2内包括n+区的重掺杂乱；以及，

所述的第三p型阱pw3阱内依序包括n+区、p+区和n+区的轻掺杂，第三p型阱pw3内p+区的宽度小于n+区的宽度；

tvs管由n+/pw2/pw3/n+组成双极性晶体管，其基区第二p型阱pw2和第三p型阱pw3通过p+引出与连接接地金属层gnd的集电极n+短接在一起；当静电释放或产生浪涌时，由于第二p型阱pw2为重掺杂，故n+/pw2击穿电压较低，n+/pw2结击穿后，电流经过第二p型阱pw2到第三p型阱pw3，再从p+端流出到接地端；同时，又因为第三p型阱pw3为轻掺杂，其较高的电阻使电流从第三p型阱pw3到p+产生的电压差很容易大于0.7v，此时，双极性晶体管效应产生，电流不仅可以从p+端流出，也同时从接地端的集电极n+流出，呈现出显著的负阻特性，即电流-电压曲线发生明显骤回；

所述的第二p型阱pw2和第三p型阱pw3下方增加p-型埋层p-bl，与n-型衬底n-sub搭配，可以形成较宽的耗尽区，大大降低了tvs管底面结的寄生电容，器件整体的电容得以显著下降，比传统结构的器件电容小10%以上；

所述的p+区为超浅结，当tvs管导通时，电流从第二、三p型阱pw2、pw3到达基区p+的路径加长，同时基区p+宽度设置较窄，宽度小于其二侧的n+区，两者共同作用下，电流路径上的电阻更大，因此到达基区p+只需很小的电流，就可以触发双极型晶体管效应，提前发生负阻骤回，进一步降低了钳位电压；

所形成的两种二极管中：第一种从io1端到vcc端的第一二极管d1以及io2端到vcc端的第三二极管d3，是由p+/n-epi/n+结形成，n-epi为高阻外延，所述的p+与n-epi形成较宽的空间电荷区，以降低此种二极管的电容；第二种从地端（gnd）到io1端的第二二极管d2和接地端gnd到信号端io2的第四二极管d4，即由p+/pw1/n+构成第二二极管d2和p+/pw4/n+构成第四二极管d4，第一p型阱pw1和第四p型阱pw4为轻掺杂，因此n+与第一p型阱pw1和第四p型阱pw4间形成较宽的空间电荷区，以降低此种二极管的电容。使器件整体的电容也因此降低。电路原理图见图16所示。

本实施例中，所述的第一、四p型阱pw1、4注入元素为硼，注入剂量为5e11～1e13cm^-2，注入能量为60～100kev；第二p型阱pw2注入元素为硼，注入剂量为1e14～9e14cm^-2，注入能量为60～100kev；第三p型阱pw3注入元素为硼，注入剂量为1e12～1e14cm^-2，注入能量为60～100kev。

所述的n-型外延层n-epi生长掺入磷或砷杂质，其电阻率为50～300ω*cm，外延厚度3～8μm；p+为超浅结，注入元素为硼，注入剂量为1e15～8e15cm^-2，注入能量为40～80kev；n+区为重掺杂，注入元素为磷或砷，注入剂量为2e15～1.2e16cm^-2，注入能量为80～150kev；从io端到vcc端由p+/n-epi/n+形成的二极管中，由p+与n-epi形成更小结面积。

本实施例按下述步骤制造：

步骤1：见图2所示，使用电阻率为200~300ω*cm的n-型衬底n-sub，在其上表面生长一层薄氧化层，通过光刻、离子注入，在进行热过程推进，形成p-型埋层p-bl，再将表面薄氧化层用湿法腐蚀的方式去除。

作为优选，n-衬底，薄氧化层生长厚度为200~500å。离子注入硼或者二氟化硼，注入能量为60~100kev，注入剂量5e11~5e12cm^-2，注入角度为7度。热过程推进送入高温炉管，温度950℃~1100℃，时间60~120分钟，形成p-型埋层p-bl。

步骤2：如图3所示，在上述硅片表面，进行n-型外延生长。作为优选，n-型外延生长掺入磷或砷杂质，其电阻率为50~300ω*cm，厚度3~8μm的n-型外延层n-epi。

步骤3：在上述硅片外延表面，依次进行第一和第四p型阱pw1、4光刻、离子注入，第二p型阱pw2光刻、离子注入，第三p型阱pw3光刻、离子注入，形成的硅片结构见图4所示。

作为优选，pw1注入元素为硼，注入剂量为5e11~1e13cm^-2，注入能量为60~100kev,注入角度为7度。pw2注入元素为硼，注入剂量为1e14~9e14cm^-2，注入能量为60~100kev,注入角度为7度。pw3注入元素为硼，注入剂量为1e12~1e14cm^-2，注入能量为60~100kev,注入角度为7度。

步骤4：将步骤3的硅片进入高温炉管，对第一至四p型阱pw1-4同时进行推进，使得第二、三p型阱pw2、3与p-型埋层p-bl相连接。见图5所示，作为优选，炉管温度为1000~1150℃，时间60~120分钟。

步骤5：在上述表面进行n+选择性注入，通过光刻、离子注入工艺实现。然后进入炉管进行退火，修复注入损伤，见图6所示。作为优选，n+注入元素为磷或砷，注入剂量为2e15~1.2e16cm^-2，注入能量为80~150kev。退火工艺温度850℃~950℃，时间30~60分钟。

步骤6：在上述表面进行p+选择性注入，通过光刻、离子注入工艺实现。然后进行快速热退火修复注入损伤。本实施例中，p+注入元素为硼，注入剂量为1e15~8e15cm^-2，注入能量为40~80kev。快速热退火温度950~1050℃，时间10~30秒。使得p+结深明显浅于n+结深，见图7所示。

作为优选，第三p型阱pw3内的p+与n+间距设置为0~5μm，更为优选的为0μm。

作为优选，第三p型阱pw3内的p+宽度设置为1~5μm，更为优选的为0.5~1.5μm。

步骤7：在上述表面进行介质淀积，然后光刻、刻蚀，形成接触孔，见图8所示。介质层1可以是氧化层，也可以是硼磷玻璃，也可以是多层绝缘膜质复合层。

步骤8：进行金属淀积，然后用通过光刻、刻蚀，形成正面金属，分别作为接电源金属层2、接地金属层和信号端io1、io2。

作为优选，金属可以是纯铝，也可以是铝硅化合物；更为优选的，为三层复合结构，从下往上依次为钛、氮化钛、铝硅铜三层结构，其中钛厚度为200~500å，氮化钛厚度为400~1000å，铝硅铜厚度为2~4μm。完成后如下图1所示的低电容低钳位电压瞬态电压抑制器结构的tvs管。

实施例2

本实施例与实施例1近似，如图9所示，其他结构与实施例相同，制造方法也相同，只是p+区与n+区的结深相同或接近，包括p型阱pw、p+区、n+区、介质、接地金属层gnd、接电源金属层vcc、信号端io1和io2金属的tvs器件，在现有tvs器件结构基础上，在n-型硅衬底n-sub硅片上生长有一层n-型外延层n-epi和p-型埋层p-bl，其中：

在n-型外延层表面自左至右依序为：

包括p+区、n+区的第一p型阱pw1；

一侧n-型外延层表面的p+区、n+区；

有n+区的第二p型阱pw2；

依序包括有n+区、p+区和n+区的第三p型阱pw3；

包括p+区、n+区的第四p型阱pw4；

另一侧n-型外延层表面的p+区、n+区；

在所述的第二p型阱pw2和第三p型阱pw3底部连接p-型埋层p-bl；第一p型阱pw1中的p+区和第三p型阱pw3连接接地金属层gnd；n-型外延层n-epi表面的n+区和第二p型阱pw2的n+区与接电源金属层vcc连接；第一p型阱pw1中的n+区和一侧n-型外延层表面的p+区连接信号端io1；第四p型阱pw4中的n+区和另一侧n-型外延层表面的p+区连接信号端io2。构成如下图9所示的低电容低钳位电压瞬态电压抑制器结构的tvs管。

实施例3

与实施例1结构相近，使用n-型衬底n-sub，不生长n-型外延层，也没有p-型埋层，如图10所示，包括p型阱pw、p+区、n+区、介质、接地金属层gnd、接电源金属层vcc、信号端io1和io2金属的tvs器件，在现有tvs器件结构基础上，在n-型的硅衬底n-sub表面自左至右依序为：

包括p+区、n+区的第一p型阱pw1；

一侧n-型的硅衬底n-sub表面的p+区、n+区；

有n+区的第二p型阱pw2；

依序包括有n+区、p+区和n+区的第三p型阱pw3；

包括p+区、n+区的第四p型阱pw4；

另一侧n-型硅衬底n-sub表面的p+区、n+区；

第一p型阱pw1中的p+区和第三p型阱pw3连接接地金属层gnd；n-型硅衬底n-sub表面的n+区和第二p型阱pw2的n+区与接电源金属层vcc连接；第一p型阱pw1中的n+区和一侧n-型硅衬底n-sub表面的p+区连接信号端io1；第四p型阱pw4中的n+区和另一侧n-型硅衬底n-sub表面的p+区连接信号端io2，构成一种如下图10所示的低电容低钳位电压瞬态电压抑制器结构的tvs管。

实施例4

使用n-型衬底n-sub，不生长n-型外延层，调整第二p型阱pw2和第三p型阱pw3形状，使得第三p型阱pw3将第二p型阱pw2包围起来，n-型衬底n-sub上的p+区和n+区为在n型阱内，如图11所示，包括p型阱pw、p+区、n+区、介质、接地金属层gnd、接电源金属层vcc、信号端io1和io2金属的tvs器件，在现有tvs器件结构基础上，在n-型的硅衬底n-sub表面自左至右依序为：

包括p+区、n+区的第一p型阱pw1；

包括p+区、n+区的第一n型阱nw1；

有n+区的第二p型阱pw2；

依序包括有n+区、p+区和n+区的第三p型阱pw3，第三p型阱pw3将第二p型阱pw2包围；

包括p+区、n+区的第四p型阱pw4；

包括p+区、n+区的第二n型阱nw2；

第一p型阱pw1中的p+区和第三p型阱pw3连接接地金属层gnd；n型阱nw中的n+区和第二p型阱pw2的n+区与接电源金属层vcc连接；第一p型阱pw1中的n+区和第一n型阱nw1中的p+区连接信号端io1；第四p型阱pw4中的n+区和第二n型阱nw1中的p+区连接信号端io2，构成一种如图11所示的低电容低钳位电压瞬态电压抑制器结构的tvs管。

实施例5

与实施例4相近，只是在第三p型阱pw3连接一深p-区deepp-。

如图12所示，使用n-型衬底，不生长外延，调整pw2和pw3形状，使得pw3将pw2包围起来，同时增加深p-区（deepp-）。

包括p型阱pw、n型阱nw、p+区、n+区、介质、接地金属层gnd、接电源金属层vcc、信号端io1和io2金属的tvs器件，在现有tvs器件结构基础上，在n-型的硅衬底n-sub表面生长一层深p-区deepp-，自左至右依序为：

包括p+区、n+区的第一p型阱pw1；

包括p+区、n+区的第一n型阱nw1；

有n+区的第二p型阱pw2；

依序包括有n+区、p+区和n+区的第三p型阱pw3，第三p型阱pw3将第二p型阱pw2包围，同时底部与深p-区deepp-；

包括p+区、n+区的第四p型阱pw4；

包括p+区、n+区的第二n型阱nw2；

第一p型阱pw1中的p+区和第三p型阱pw3连接接地金属层gnd；n型阱nw中的n+区和第二p型阱pw2的n+区与接电源金属层vcc连接；第一p型阱pw1中的n+区和第一n型阱nw1中的p+区连接信号端io1；第四p型阱pw4中的n+区和第二n型阱nw1中的p+区连接信号端io2，构成一种如图12所示的低电容低钳位电压瞬态电压抑制器结构的tvs管。

实施例6

与实施例近似，增加p+埋层p+bl，使p+bl位于p-bl上方。

如图13所示，包括p型阱pw、p+区、n+区、介质、接地金属层gnd、接电源金属层vcc、信号端io1和io2金属的tvs器件，在现有tvs器件结构基础上，

在n-型硅衬底n-sub硅片先生长p-埋层p-bl，然后相同位置生长p+埋层p+bl，之后生长n-型外延层n-epi，其中：在n-型外延层表面自左至右依序为：

包括p+区、n+区的第一p型阱pw1；

一侧n-型外延层表面的p+区、n+区；

有n+区的第二p型阱pw2；

依序包括有n+区、p+区和n+区的第三p型阱pw3；

包括p+区、n+区的第四p型阱pw4；

另一侧n-型外延层表面的p+区、n+区；

p+区为为超浅结；

在所述的第二p型阱pw2和第三p型阱pw3底部连接p+型埋层p+bl；第一p型阱pw1中的p+区和第三p型阱pw3连接接地金属层gnd；n-型外延层n-epi表面的n+区和第二p型阱pw2的n+区与接电源金属层vcc连接；第一p型阱pw1中的n+区和一侧n-型外延层表面的p+区连接信号端io1；第四p型阱pw4中的n+区和另一侧n-型外延层表面的p+区连接信号端io2，构成一种如图13所示的低电容低钳位电压瞬态电压抑制器结构的tvs管。

本实施例与实施例1相同，从io端到vcc端的二极管，是由p+/n-epi/n+形成，由于p+为超浅结，因此由p+与n-epi形成的结面积也更小，二极管具有更小电容，可以降低整个器件的电容。

实施例7

与实施例1近似，只是通过将第三p型阱pw3与第二p型阱pw2设置为环绕形或插指形结构。

如图14所示，包括p型阱pw、p+区、n+区、介质、接地金属层gnd、接电源金属层vcc、信号端io1和io2金属的tvs器件，在现有tvs器件结构基础上，在n-型硅衬底n-sub硅片上生长有一层n-型外延层n-epi和p-型埋层p-bl，其中：

在n-型外延层表面自左至右依序为：

包括p+区、n+区的第一p型阱pw1；

一侧n-型外延层表面的p+区、n+区；

依序包括有n+区、p+区和n+区的第三p型阱pw3；

有n+区的第二p型阱pw2；

与第三p型阱pw3结构相同的第五p型阱pw5；

包括p+区、n+区的第四p型阱pw4；

另一侧n-型外延层表面的p+区、n+区；

在所述的第二至五p型阱pw2-5底部连接p-型埋层p-bl；第一p型阱pw1中的p+区和第三、五p型阱pw3、5连接接地金属层gnd；n-型外延层n-epi表面的n+区和第二p型阱pw2的n+区与接电源金属层vcc连接；第一p型阱pw1中的n+区和一侧n-型外延层表面的p+区连接信号端io1；第四p型阱pw4中的n+区和另一侧n-型外延层表面的p+区连接信号端io2，构成一种如图14所示的低电容低钳位电压瞬态电压抑制器结构的tvs管。

与实施例1相同，本实施例从io端到vcc端的二极管，是由p+/n-epi/n+形成，由于p+为超浅结，因此由p+与n-epi形成的结面积也更小，二极管具有更小电容，可以降低整个器件的电容。

通过将第三p型阱pw3与第二p型阱pw2设置为环绕形或插指形结构，增大了电流通路面积，提高了浪涌峰值电流，以获得更佳的静电释放和浪涌保护能力。

实施例8

与实施例7相近，只是n-型外延层n-epi表面的p+区周围增加一层轻掺杂的p型阱pw。

如图14所示，包括p型阱pw、p+区、n+区、介质、接地金属层gnd、接电源金属层vcc、信号端io1和io2金属的tvs器件，在现有tvs器件结构基础上，在n-型硅衬底n-sub硅片上生长有一层n-型外延层n-epi和p-型埋层p-bl，其中：在n-型外延层表面自左至右依序为：

包括p+区、n+区的第一p型阱pw1；

一侧n-型外延层表面的p+区、n+区，其中，p+区周围轻掺杂形成第六p型阱pw6；

依序包括有n+区、p+区和n+区的第三p型阱pw3；

有n+区的第二p型阱pw2；

与第三p型阱pw3结构相同的第五p型阱pw5；

包括p+区、n+区的第四p型阱pw4；

另一侧n-型外延层表面的p+区、n+区，其中，p+区周围轻掺杂形成第七p型阱pw76；

在所述的第二至五p型阱pw2-5底部连接p-型埋层p-bl；第一p型阱pw1中的p+区和第三、五p型阱pw3、5连接接地金属层gnd；n-型外延层n-epi表面的n+区和第二p型阱pw2的n+区与接电源金属层vcc连接；第一p型阱pw1中的n+区和第六p型阱pw6中的p+区连接信号端io1；第四p型阱pw4中的n+区和第七p型阱pw7中的p+区连接信号端io2，构成一种如图14所示的低电容低钳位电压瞬态电压抑制器结构的tvs管。

本实施例中，从io端到vcc端的二极管，增加轻掺杂pw4区域，即由p+/pw4/n-epi/n+形成二极管，pw4与n-epi可以形成更宽的空间电荷区，因此电容进一步降低。

本发明特点是：

（1）本发明结构的tvs管是由n+/pw2/pw3/n+组成的双极性晶体管，其基区pw2和pw3通过p+引出与接地端集电极n+短接在一起。当静电释放或浪涌产生时，由于pw2为重掺杂，故n+/pw2击穿电压较低，n+/pw2结击穿后，电流经过pw2到pw3，再从p+端流出到地。同时，又因为pw3为轻掺杂，其电阻较高，因此电流从pw3到p+产生的电压差很容易大于0.7v，此时双极性晶体管效应产生，电流不仅可以从p+端流出，也同时从接地端的n+流出，呈现出显著的负阻特性，即电流-电压曲线发生明显骤回。综上，本发明器件不仅具有击穿电压和触发电压低，保护响应更快的优点；同时还具有导通电阻和钳位电压都更小的特性，对后级集成电路的保护能力更强。

（2）为了降低器件电容，传统技术只考虑降低小电容二极管的电容，但此方法忽略了tvs管的寄生电容，本发明通过在tvs管下方，如在第二、三p型阱pw2、pw3下方）增加p-埋层p-bl，与n-型衬底搭配，可以形成较宽的耗尽区，大大降低了tvs管底面结的寄生电容。器件整体的电容得以显著下降，比传统结构的器件电容小10%以上。

（3）本发明的实施例1、实施例6、实施例7：其p+为超浅结，当tvs管导通时，电流从pw2、pw3到达基区p+的路径加长，同时p+宽度设置较窄，两者共同作用下，电流路径上的电阻更大，因此到达基区p+只需很小的电流，就可以触发双极型晶体管效应，提前发生负阻骤回，进一步降低了钳位电压。

（4）本发明中包含两种二极管：第一种从io端到vcc端的二极管，是由p+/n-epi/n+形成，由于n-epi为高阻外延，因此p+与之形成的空间电荷区较宽，此种二极管的电容得以降低。第二种从地端（gnd）到io端的二极管，是由p+/pw1/n+形成，pw1为轻掺杂，因此n+与之形成的空间电荷区较宽，此种二极管的电容也得以降低。器件整体的电容也因此降低。

本发明实施例为两个io端口，显而易见在此基础上可以增加更多io端口或者移除io端口，此类变化仍在本发明的保护范围内。

上面所述只是为了说明本发明的技术思想和技术特征，应该理解为本发明并不局限于以上实施例，在本发明权利要求所限定的精神和范围内可对其进行许多改变，重复，修改，甚至等效，仍将落入本发明的保护范围内。