半导体装置的制作方法

[0001]
本发明实施例涉及一种半导体技术，尤其涉及一种半导体装置及其制造 方法。


背景技术：

[0002]
半导体装置用于各种电子应用中，诸如个人电脑、手机、数字相机及其 他电子设备。半导体装置通常通过以下方式制造：依序沉积绝缘层或介电层、 导电层及半导体材料层于半导体基底上，并使用光刻于各种材料层上进行图 案化，以在其上形成电路部件及元件。
[0003]
半导体工业通过不断减小最小特征部件尺寸来继续提高各种电子部件 (例如，晶体管、二极管、电阻器、电容器等)的集积密度，此能够容许将 更多的部件集积至一给定区域内。然而，随着最小特征部件尺寸的减小，出 现了其他应予以解决的问题。


技术实现要素：

[0004]
本发明实施例的目的在于提供一种半导体装置，以解决上述至少一个问 题。
[0005]
一种半导体装置的制造方法包括：形成一鳍部于一基底上方，鳍部包括 第一侧壁及与第一侧壁相对的第二侧壁；形成一隔离区与鳍部相邻；形成一 虚置结构于鳍部上；形成一栅极间隔件于虚置结构的侧壁上；利用一第一蚀 刻工艺回蚀刻与虚置结构相邻的鳍部以形成一第一凹槽；利用一第二蚀刻工 艺重新塑形第一凹槽形状而形成一重新塑形凹槽，其中与第一侧壁相邻的重 新塑形凹槽的多个第一区及与第二侧壁相邻的重新塑形凹槽的第二区延伸 于栅极间隔件下方至一第一距离，其中位于重新塑形凹槽的第一区与重新塑 形凹槽的第二区之间的重新塑形凹槽的多个第三区延伸于栅极间隔件下方 至一第二距离，其中第一距离大于第二距离；以及外延生长一源极/漏极区于 重新塑形凹槽内。
[0006]
一种半导体装置的制造方法包括：图案化一基底以形成一条带，条带包 括第一半导体材料；沿着条带的侧壁形成一隔离区，条带的一上部延伸于隔 离区的上表面上方；沿着条带的上部的侧壁及上表面形成一虚置结构，对条 带的一部分进行一第一蚀刻工艺以形成一凹槽，凹槽露出条带的一通道区的 一侧壁；对通道区的侧壁进行一第二蚀刻工艺，其中在进行第二蚀刻工艺之 后，通道区的侧壁具有一圆化轮廓；以及外延生长一源极/漏极区于凹槽内。
[0007]
根据一个实施例，一种半导体装置包括一鳍部、一隔离区、一栅极结构、 一栅极间隔件及一外延区。鳍部位于一基底上方，鳍部包括第一端及第二端， 其中鳍部的第一端具有凸形轮廓；一隔离区，与鳍部相邻；一栅极结构，沿 着鳍部的侧壁，且位于鳍部的上表面上；一栅极间隔件，侧向相邻于栅极结 构；以及一外延区，与鳍部的第一端相邻。
[0008]
本发明实施例的有益效果在于，通过形成鳍部的通道区(其端部具有圆 化或锥形轮廓)，可缩短鳍部的总通道长度，而降低鳍部的通道电阻。由于 在鳍部端部蚀刻鳍部的侧壁(例如，边缘区域)比在鳍部端部蚀刻鳍部的中 心区域更多，因此缩短了总通道长度。然而，由于鳍部端部的中心区域朝着 外延源极/漏极区突出，因此某些短通道效应可能不像
具有平坦端部的鳍部那 样严重。因此，对短通道效应的敏感性较小而改善鳍式场效应晶体管 (finfet)装置的通道电阻。
附图说明
[0009]
图1示出根据一些实施例的鳍式场效应晶体管(finfet)示例的三维示 意图。
[0010]
图2、图3、图4、图5、图6、图7、图8a、图8b、图9a、图9b、图 9c、图10a、图10b、图10c、图11a、图11b、图11c、图11d、图12a、 图12b、图12c、图12d、图12e、图13a、图13b、图14a、图14b、图 15a、图15b、图16a、图16b、图16c、图17a、图17b、图18a及图18b 示出根据一些实施例的制造鳍式场效应晶体管(finfet)的中间阶段的剖面 示意图或平面示意图。
[0011]
附图标记如下：
[0012]
50:基底
[0013]
50n,50p,89:区域
[0014]
51:分割线
[0015]
52:鳍部
[0016]
54:绝缘材料
[0017]
56:隔离区
[0018]
58:通道区
[0019]
60:虚置介电层
[0020]
62:虚置栅极层
[0021]
64:掩模层
[0022]
72:虚置栅极
[0023]
74:掩模
[0024]
80:栅极密封间隔件
[0025]
82:源极/漏极区
[0026]
86:栅极间隔件
[0027]
87:接触蚀刻停止层
[0028]
88:第一层间介电(ild)层
[0029]
90:凹槽
[0030]
92:栅极介电层
[0031]
94:栅极电极
[0032]
94a:衬层
[0033]
94b:功函数调整层
[0034]
94c:填充材料
[0035]
96:栅极掩模
[0036]
108:第二层间介电(ild)层
[0037]
110:栅极接触电极
[0038]
112:源极/漏极接触电极
[0039]
120:凹槽
[0040]
122:重新塑形凹槽
[0041]
d1,d2:距离
[0042]
l1,l2,l3:长度
具体实施方式
[0043]
以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特 征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求 简化本公开内容。当然，这些仅为范例说明并非用以限定本发明。举例来说， 若是以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上 或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是 直接接触的实施例，亦包含了还可将附加的特征部件形成于上述第一特征部 件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可 能未直接接触的实施例。另外，本公开内容在各个不同范例中会重复标号及 /或文字。重复是为了达到简化及明确目的，而非自行指定所探讨的各个不同 实施例及/或配置之间的关系。
[0044]
再者，在空间上的相关用语，例如“下方”、“之下”、“下”、“上方”、“上
”ꢀ
等等在此处用以容易表达出本说明书中所示出的附图中元件或特征部件与 另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所示出 的方位外，还涵盖装置于使用或操作中的不同方位。此装置可具有不同方位 (旋转90度或其他方位)且此处所使用的空间上的相关符号同样有相应的 解释。
[0045]
本文在特定的上下文中讨论了各种实施例，即于鳍式场效晶体管内形成 外延源极/漏极区之前对半导体鳍部进行重新塑形。然而，各种实施例可应用 于诸如平面晶体管的其他半导体装置/工艺。在一些实施例中，在鳍部中形成 用于外延源极/漏极区的凹槽，使得每个鳍部于凹槽处具有圆化或锥形端。在 一些实施例中，进行第一蚀刻工艺以在鳍部内形成凹槽，然后进行第二蚀刻 工艺以使凹槽重新塑形(并因而使鳍部重新塑形)。在重新塑形蚀刻中，鳍 部的侧面蚀刻比鳍部的中心蚀刻多，而形成圆化的端部轮廓。以这种方式， 可减小鳍部的总通道长度。通过在外延源极/漏极区形成具有圆化轮廓的鳍 部，可在不明显增加短通道效应的情况下降低鳍部的通道电阻。
[0046]
图1示出根据一些实施例的鳍式场效应晶体管(finfet)示例的三维示 意图。鳍式场效应晶体管(finfet)包括一鳍部52，位于一基底50(例如， 半导体基底)上。隔离区56设置于基底50内，且鳍部52突出于相邻的隔 离区56上方及之间。尽管将隔离区56描述/示出为与基底50分离，然而如 本文所用，术语“基底”仅表示半导体基底或包括隔离区的半导体基底。另 外，尽管鳍部52被示为与基底50一样的单一连续材料，然而鳍部52及/或 基底50可包括单一材料或多种材料。在本文中，鳍部52表示于相邻隔离区 56之间延伸的部分。
[0047]
栅极介电层92沿着鳍部52的侧壁且位于鳍部52的上表面上方，而栅 极电极94位于栅极介电层92上。源极/漏极区82设置于鳍部52相对于栅极 介电层92及栅极电极94的两侧上。图1更示出后续附图中使用的参考剖面。 剖面a-a沿着栅极电极94的纵轴，且在垂直于鳍式场效应晶体管(finfet) 的源极/漏极区82之间的电流流动方向的方向上。剖面b-b垂直于剖面a-a， 且沿着鳍部52的纵轴并沿着鳍式场效应晶体管(finfet)的源极/漏极区82 之间的电流流动的方向。剖面e-e平行于剖面a-a，并延伸穿过鳍式场效应 晶体管(finfet)的源极/漏极区。为了清楚起见，后续附图参考这些参考 剖面。
cvd,fcvd)(例如，基于 cvd的材料于远端等离子体系统中进行的沉积及后固化，以使其转化为另 一种材料(例如氧化物)、相似物或其组合。也可使用通过任何可接受的方 法所形成的其他绝缘材料。在所示的实施例中，绝缘材料54为通过流动式 cvd(fcvd)工艺形成的氧化硅。一旦形成绝缘材料54，就可进行退火工 艺。在一实施例中，形成绝缘材料54，使多余的绝缘材料54覆盖鳍部52。 尽管绝缘材料54示出为单层，然而一些实施例中可使用多层。举例来说， 在一些实施例中，首先可沿着基底50及鳍部52的表面形成衬层(未示出)。 之后，可在衬层上形成先前所述的填充材料。
[0055]
在图5中，对绝缘材料54进行一去除工艺，以去除鳍部52上方多余的 绝缘材料54。在一些实施例中，可利用平坦化工艺(例如，化学机械研磨 (cmp)工艺)的、回蚀刻工艺、其组合或相似方法。平坦化工艺使鳍部 52露出，鳍部52及绝缘材料54的上表面在平坦化工艺完成之后为水平切齐 的。在掩模保留于鳍部52上的实施例中，平坦化工艺可露出掩模或去除掩 模，使得在平坦化工艺完成之后，掩模或鳍部52以及绝缘材料54的上表面 水平切齐的。
[0056]
在图6中，回蚀刻绝缘材料54，以形成浅沟槽隔离(shallow trenchisolation,sti)区56。绝缘材料54凹陷，使得区域50n及区域50p中鳍部 52的上部自相邻的sti区56之间突出。再者，sti区56的上表面可具有平 坦表面(如图所示)、凸表面、凹表面(例如，碟化)或其组合。sti区56 的上表面可通过适当的蚀刻而形成为平坦的、凸的及/或凹的。sti区56可 使用可接受的蚀刻工艺来进行回蚀刻，例如对绝缘材料54的材料具有选择 性的蚀刻工艺(例如，以更快于鳍部52的材料的速率来蚀刻绝缘材料54的 材料)。举例来说，氧化物，其可使用例如稀释氢氟酸(dilute hydrofluoric, dhf)进行去除。
[0057]
关于图2至图6所示出的工艺仅为如何形成鳍部52的一示例。在一些 实施例中，鳍部可通过外延生长工艺形成。举例来说，可形成一介电层于基 底50的上表面上，且可蚀刻穿过介电层形成沟槽而露出下方的基底50。可 在沟槽中外延生长同质外延结构，且可回蚀刻介电层使得同质外延结构自介 电层突出而形成鳍部。另外，在一些实施例中，异质外延结构也可用于鳍部52。举例来说，可回蚀刻图5中的鳍部52，且可在凹陷的鳍部52上外延生 长与鳍部52不同的材料。鳍部52包括凹陷的材料以及位于凹陷材料上方的 外延生长材料。在另一实施例中，可形成介电层于基底50的上表面上，且 可蚀刻穿过介电层而形成沟槽。然后可使用与基底50不同的材料外延生长 异质外延结构于沟槽内，并且可回蚀刻介电层，使得异质外延结构自介电层 突出以形成鳍部52。在一些实施例中，同质外延或异质外延结构若为外延生 长材料，则可在生长工艺期间原位掺杂外延生长材料。尽管原位掺杂及注入 掺杂可一起使用，然而可取消之前及之后的注入。
[0058]
再者，在区域50n(例如，nmos区域)中外延生长的材料不同于区域 50p(例如，pmos区域)中外延生长的材料是有利的。在各个实施例中， 鳍部52的上部可由硅锗(si
x
ge
1-x
，其中x可在0-1的范围内)、碳化硅、纯 锗或实质上纯的锗、iii-v族化合物半导体、ii-vi化合物半导体或相似物形 成。举例来说，用于形成iii-v化合物半导体的可用材料包括但不限于砷化 铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、铟铝砷化物、锑化镓、 锑化铝、磷化铝、磷化镓或相似物。
[0059]
在图6中，可形成适当的井区(未示出)于鳍部52及/或基底50内。在 一些实施例中，可形成p井区于区域50n内，且可形成n井区于50p区域 内。在一些实施例中，可形成p井
区或n井区于区域50n及区域50p两者 内。
[0060]
在具有不同井区类型的实施例中，可使用光刻胶或其他掩模(未示出) 来进行用于区域50n及区域50p的不同注入步骤。举例来说，可在区域50n 内的鳍部52及sti区56上方形成光刻胶。图案化光刻胶以露出基底50的 区域50p，例如pmos区域。可通过使用旋涂技术来形成光刻胶，且可使用 可接受的光刻技术来对光刻胶进行图案化。一旦图案化光刻胶，便于区域50p 内进行n型杂质注入，且光刻胶可作为掩模，以实质上防止n型杂质注入于 区域50n(如，nmos区域)内。n型杂质可为注入至上述区域中的磷、砷、 锑或相似物，其浓度等于或小于10
18
cm-3
，例如约在10
16
cm-3
至10
18
cm-3
之间。 进行注入之后，可通过可接受的灰化工艺去除光刻胶。
[0061]
在区域50p进行注入之后，在区域50p内的鳍部52及sti区56上方形 成光刻胶。图案化光刻胶以露出基底50的区域50n，例如nmos区域。可 通过使用旋涂技术来形成光刻胶，且使用可接受的光刻技术来对光刻胶进行 图案化。一旦图案化光刻胶，便于区域50n内进行p型杂质注入，且光刻胶 可作为掩模，以实质上防止p型杂质注入至区域50p(如pmos区域)内。 p型杂质可为注入上述区域内的硼、氟化硼、铟或相似物，其浓度等于或小 于10
18
cm-3
，例如约在10
16
cm-3
至10
18
cm-3
之间。在进行注入之后，可通过可 接受的灰化工艺来去除光刻胶。
[0062]
在区域50n及区域50p的注入之后，可进行退火以修复注入损坏并活化 注入的p型及/或n型杂质。在一些实施例中，外延鳍部的生长材料可在生长 期间进行原位掺杂，而排除注入。然而也可一起使用原位掺杂及注入。
[0063]
在图7中，形成虚置介电层60于鳍部52上。虚置介电层60可为氧化 硅、氮化硅、其组合或相似物，且可根据可接受的技术进行沉积或热生长。 形成虚置栅极层62于虚置介电层60上，且形成掩模层64于虚置栅极层62 上。可于虚置介电层60上方沉积虚置栅极层62，然后通过蚀刻将其平坦化， 例如通过cmp。掩模层64可沉积于虚置栅极层62上。虚置栅极层62可为 导电或非导电材料，且可选自包括非晶硅、多晶硅(polysilicon-silicon)、多 晶硅锗(poly-sige)、金属氮化物、金属硅化物、金属氧化物及金属。可通 过物理气相沉积(physical vapor deposition,pvd)、cvd、溅镀沉积或本领 域中已知且用于沉积所选材料的其他技术来沉积虚置栅极层62。虚置栅极层 62可由对于隔离区的蚀刻具有高蚀刻选择比的其他材料制成。掩模层64可 包括氮化硅、氮氧化硅或相似物。在上述示例中，在区域50n及区域50p 上形成单个虚置栅极层62及单个掩模层64。需注意的是出于说明目的，所 示出的虚置介电层60仅覆盖鳍部52。在一些实施例中，可沉积虚置介电层 60，使得虚置介电层60覆盖sti区56，sti区域延伸于虚置栅极层62及 sti区56之间。
[0064]
图8a至图18b示出实施例装置制造中的各种附加步骤。图8a至图18b 示出区域50n或区域50p中的特征部件。举例来说，图8a至图18b所示的 结构可用于区域50n及区域50p两者。在每个附图所对照的内容中描述了区 域50n及区域50p的结构上的差异(若存在)。
[0065]
在图8a及图8b中，可使用可接受的光刻及蚀刻技术来对掩模层64(请 参照图7)进行图案化，以形成掩模74。然后，可将掩模74的图案转移至 虚置栅极层62。在一些实施例(未示出)中，也可通过可接受的蚀刻技术将 掩模74的图案转移至虚置介电层60，以形成虚置栅极72。虚置栅极72覆 盖鳍部52的对应通道区58。掩模74的图案可用于将每个虚置栅极72与相 邻的虚置栅极72物理性隔开。虚置栅极72也可具有实质上垂直于各个外延 鳍部52
的长度方向的长度方向。位于虚置栅极72上的掩模74也称作“虚 置栅极结构”或“虚置栅极堆叠”。
[0066]
在图8a及图8b中，可形成栅极密封间隔件80于虚置栅极72、掩模 74及/或鳍部52的露出表面上。栅极密封间隔件80可通过进行热氧化或沉 积，然后进行异向性蚀刻形成。栅极密封间隔件80可由氧化硅、氮化硅、 氮氧化硅或相似物形成。
[0067]
在形成栅极密封间隔件80之后，可进行用于轻掺杂源极/漏极(lightlydoped source/drain,ldd)区(未明确示出)的注入。在具有不同装置类型的 实施例中，相似于以上于图6中讨论的注入，于区域50n上方形成掩模，例 如光刻胶，同时露出区域50p，而适当类型(例如，p型)的杂质可注入于 区域50p内露出的鳍部52内，然后去除掩模。随后，可于区域50p上方形 成掩模，例如光刻胶，同时露出区域50n，且可将适当类型(例如，n型) 的杂质注入于区域50n内露出的鳍部52内，然后去除掩模。所述n型杂质 可为先前讨论的任何n型杂质，且所述p型杂质可为先前讨论的任何p型杂 质。轻掺杂的源极/漏极区可具有约10
15
cm-3
至约10
19
cm-3
的杂质浓度。退火 可用于修复注入损坏并活化注入的杂质。
[0068]
在图9a、图9b及图9c中，沿着虚置栅极72及掩模74的侧壁在栅极 密封间隔件80上形成栅极间隔件86。图9c示出多个鳍部52及多个虚置栅 极结构(示出掩模74)的平面示意图。图9b所示的示例剖面示意图标记于 图9c中。为清楚起见，图9c中未明确显示某些特征部件。在一些实施例 中，可通过顺应性沉积绝缘材料，后续进行异向性蚀刻绝缘材料来形成栅极 间隔件86。栅极间隔件86的绝缘材料可为氧化硅、氮化硅、氧氮化硅、碳 氮化硅、其组合或相似物。
[0069]
需注意的是以上内容总体上叙述了形成间隔件及ldd区域的工艺。也 可采用其他工艺及顺序。举例来说，可采用更少或更多的间隔件，可采用不 同顺序的步骤(例如，形成栅极间隔件86之前未蚀刻栅极密封间隔件80， 产生“l形”栅极密封间隔件，可形成及去除间隔件等等)。在一些实施例 中，栅极间隔件86可包括多层，再者，可使用不同的结构及步骤来形成n 型及p型装置。可在形成栅极密封间隔件80之前形成n型装置，而可在形 成栅极密封间隔件80之后形成用于p型装置的ldd区域。
[0070]
图10a-图10c至图12a-图12e中，根据一些实施例，形成外延源极/ 漏极区82于鳍部52内。图10a、图11a及图12a示出参考剖面a-a。图 10b、图11b及图12b示出参考剖面b-b。图10c、图11c、图11d及图12c 示出平面示意图。图12d及图12e示出参考剖面e-e。形成外延源极/漏极 区82于鳍部52内(请参照图12a-图12e)，使得每个虚置栅极72设置于对 应的相邻外延源极/漏极区82对之间。在一些实施例中，外延源极/漏极区 82可延伸穿过ldd区域。在一些实施例中，栅极密封间隔件80及栅极间 隔件86用于将外延源极/漏极区82与虚置栅极72隔开。
[0071]
首先请参图10a-图c，在鳍部52上进行第一图案化工艺，以在鳍部52 的源极/漏极区内形成凹槽120。在形成凹槽120的工艺中，区域50n或区域 50p可通过掩模(未示出)遮蔽，或者可在区域50n及区域50p内同时形成 凹槽120。第一图案化工艺可依于相邻的虚置栅极结构之间(于鳍部52的内 部区域内)或于隔离区56与相邻的虚置栅极结构之间(于鳍部52的端部区 域内)形成凹槽120的方式进行。在一些实施例中，第一图案化工艺可包括 使用虚置栅极结构、栅极间隔件86及/或隔离区56作为组合掩模的合适的异 向性干蚀刻工艺。在一些实施例中，形成的凹槽120可具有自鳍部52的上 表面起约40nm至约80nm之间的
垂直深度。
[0072]
在一些实施例中，在进行第一图案化工艺之后，凹槽120的上侧壁(例 如，位于或靠近鳍部52的通道区58处的侧壁)于上视角度中可与栅极间隔 件86的底边缘大致上对准，如图10b-图10c所示。在其他实施例中，在第 一图案化工艺之后，凹槽120的上侧壁可偏离栅极间隔件86的底边缘。举 例来说，凹槽120可延伸于栅极间隔件86下方(例如，“底切”)或可延伸 于虚置栅极结构下方。在一些实施例中，在第一图案化工艺之后，凹槽120 的上侧壁于上视角度中可具有大致平坦的轮廓，如图10c所示。举例来说， 延伸于凹槽120之间的通道区58可具有大致平坦的端部。在其他实施例中， 在第一图案化工艺之后，凹槽120的上侧壁可具有与图10c所示的形状不同 的形状。在一些实施例中，在第一图案化工艺之后，凹槽120之间的通道区 58可具有约10nm至约50nm之间的长度l1。
[0073]
在一些实施例中，第一图案化工艺包括等离子体蚀刻工艺。在等离子体 蚀刻工艺中使用的工艺气体可包括h2、hcl、hbr、cl2、ch4、c2h4、sf6、 相似物、其他气体或其组合。在一些实施例中，诸如n2、ar、he、xe、或 相似物可用于将工艺气体(例如，蚀刻气体或其他气体)载入工艺反应室内。 工艺气体可以约在10sccm至约3000sccm之间的速率流入工艺反应室。举例 来说，蚀刻气体可以约10sccm至约1000sccm之间的速率(例如约100sccm) 流入工艺反应室或等离子体产生室。载气可以约100sccm至约35000sccm之 间的速率(例如约5000sccm)流入工艺反应室。在一些实施例中，等离子 体蚀刻工艺约在50℃至400℃之间的温度下进行，例如约330℃。工艺反应 室中的压力可约在1mtorr至约600mtorr之间，例如约100mtorr。在一些实 施例中，等离子体蚀刻工艺包括多个步骤。
[0074]
现在请参照图11a-图11d，根据一些实施例，在鳍部52上进行第二图 案化工艺，以自凹槽120形成重新塑形凹槽122。图11d示出如图11c所示 的单个鳍部52的特写平面示意图。第二图案化工艺包括蚀刻工艺(例如， 异向性蚀刻工艺)，蚀刻工艺蚀刻凹槽120的表面，以增加凹槽120的尺寸 并改变凹槽120的形状。第二图案化工艺可称作重新塑形凹槽122。在一些 实施例中，第二图案化工艺可自凹槽120的表面蚀刻至约0.1nm至约5nm之 间，以形成重新塑形凹槽122。第二图案化工艺对于凹槽120的一些表面的 蚀刻程度多于上述凹槽120的其他表面的蚀刻程度。举例来说，第二图案化 工艺对于凹槽120的侧壁蚀刻程度多于凹槽120的底表面的蚀刻程度。在一 些实施例中，可控制第二图案化工艺对于凹槽120的侧壁蚀刻程度大于底表 面的蚀刻程度、大约等于底表面的蚀刻程度或者小于底表面的蚀刻程度。在 一些实施例中，重新塑形凹槽122可具有自鳍部52的上表面起算约0.1nm 至约10nm之间的垂直深度。
[0075]
在一些实施例中，第二图案化工艺对栅极间隔件86相邻的凹槽120的 表面区域(“边缘区域”)的蚀刻程度大于对远离栅极间隔件86的凹槽120 的表面区域的蚀刻程度(“中心区域”)。换句话说，第二图案化工艺对靠近 鳍部52侧壁的鳍部52的区域的蚀刻程度大于第二图案化工艺对远离鳍部52 侧壁的鳍部52的区域的蚀刻程度。在此方式中，在第二图案化工艺之后， 重新塑形凹槽122的边缘区域可在栅极间隔件86下方比重新塑形凹槽122 的中心区域延伸得更远。这样在第二图案化工艺之后，重新塑形凹槽122的 上侧壁可具有圆形，例如，(“u形”)或锥形轮廓的平面示意图，如图11c
-ꢀ
图11d所示。举例来说，在重新塑形凹槽122之间延伸的通道区58可具有 圆化或锥形的端部。在一些实施例中，重新塑形凹槽122的边缘区域延伸于 虚置栅极结构下方。
[0076]
参照图11d，在一些实施例中，重新塑形凹槽122的中心区域在栅极间 隔件86下方延伸距离d1，而重新塑形凹槽122的边缘区域在栅极间隔件86 下方延伸距离d2，距离d2大于距离d1。在一些实施例中，距离d1约在 0nm至10nm之间。在一些实施例中，距离d2可比距离d1约在0.1nm至 5nm之间。在一些实施例中，在第二图案化工艺之后，在重新塑形凹槽122 之间的通道区58可具有约在10nm至45nm之间的中心长度l2及小于长度 l2且约在9.5nm至40nm之间的边缘长度l3。
[0077]
在某些情形下，减小通道区的长度可降低通道区的电阻(例如，“通道 电阻”)，这可改善装置性能。举例来说，较低的通道电阻会增加鳍式场效应 晶体管(finfet)装置的导通电流。通过使用第二图案化工艺来减小通道区 58的边缘长度l3，进而降低通道区58的电阻。另外，通过形成具有圆化端 部的通道区58，相对较长的通道区58中心长度l2容许对短通道效应进行 更多控制。以此方式，通过如上所述形成具有圆化端部的通道区58，可降低 通道区58的电阻，而不会不期望地增加短通道效应。
[0078]
在一些实施例中，第二图案化工艺包括等离子体蚀刻工艺。在等离子体 蚀刻工艺中使用的工艺气体可包括h2、hcl、hbr、cl2ch4、c2h4、sf6、相 似物、其他气体或其组合。在一些实施例中，诸如n2、ar、he、xe、或相 似物可用于将工艺气体(例如，蚀刻剂气体或其他气体)载入工艺反应室内。 工艺气体可以约10sccm至约3000sccm之间的速率流入工艺反应室。举例来 说，蚀刻气体可以约10sccm至约1000sccm之间的速率(例如，约100sccm) 流入工艺反应室或等离子体产生室。载气可以约10sccm至约35000sccm之 间的速率(例如，约500sccm)流入工艺反应室。在一些实施例中，等离子 体蚀刻工艺在约50℃至约400℃之间的温度下进行，例如约330℃。工艺反 应室内的压力可在约1mtorr至约600mtorr之间，例如约100mtorr。在一些 实施例中，等离子体蚀刻工艺进行时间约5秒至约300秒之间。在一些实施 例中，等离子体蚀刻工艺包括多个步骤，其可包括具有不同的等离子体蚀刻 工艺参数或不同的蚀刻气体混合物。
[0079]
选择用于第二图案化工艺的等离子体蚀刻工艺参数及蚀刻气体，使得凹 槽120的边缘区域的速率蚀刻大于凹槽120的中心区域的速率蚀刻。举例来 说，边缘区域的速率蚀刻为中心区域的速率蚀刻的约100％至约300％之间。 在一些情形下，鳍部52的半导体材料与栅极间隔件86的介电材料之间的界 面处的缺陷及界面状态会导致界面附近的半导体材料的速率蚀刻大于块材 半导体材料的速率蚀刻。举例来说，包括本文所述的等离子体蚀刻工艺对边 缘区域与中心区域具有蚀刻选择比。以此方式，可控制第二图案化工艺以控 制边缘区域与中心区域上方的蚀刻选择比，因而控制通道区58的形状。
[0080]
现在请参照图12a、图12b及图12c，在鳍部52内形成外延源极/漏极 区82，使得每一虚置栅极结构都设置于外延源极/漏极区82的各个相邻对之 间。在一些实施例中，外延源极/漏极区82可延伸至鳍部52内，并且也可穿 过鳍部52。在一些实施例中，栅极间隔件86用于通过适当的横向距离将外 延源极/漏极区82与虚置栅极结构隔开，使外延源极/漏极区82在后续形成 用于最终鳍式场效应晶体管(finfet)的栅极时不会发生短路。如图12c 所示，由于重新塑形凹槽122的形状，在栅极间隔件86下方处，与鳍部52 的边缘区域相邻的外延源极/漏极区82的部分比与鳍部52的中芯区域相邻的 外延源极/漏极区82的部分延伸得更远。
[0081]
然后，区域50n内的外延源极/漏极区82外延生长于重新塑形凹槽120 内。外延源
极/漏极区82可包括适合于n型鳍式场效应晶体管(finfet)的 任何可接受的材料。举例来说，若鳍部52为硅，则区域50n内的外延源极/ 漏极区82可包括于鳍部52的通道区58内施加拉伸应变的材料，例如硅、 碳化硅、磷掺杂碳化硅、磷化硅、相似物或其组合。区域50n内的外延源极 /漏极区82可具有自鳍部52的对应表面升高的表面并且可具有切面(facet)。
[0082]
区域50p(例如，pmos区域)内的外延源极/漏极区82可通过遮蔽区 域50n(例如，nmos区域)并于重新塑形凹槽122内外延生长外延源极/ 漏极区82来形成。外延源极/漏极区82可包括适合于p型鳍式场效应晶体管(finfet)的任何可接受的材料。举例来说，若鳍部52为硅，则区域50p 内的外延源极/漏极区82可包括于通道区58内施加压缩应变的材料，例如硅 锗、硼掺杂硅锗、锗、锗锡、相似物或其组合。区域50p内的外延源极/漏 极区82也可具有自鳍部52的对应表面升高的表面并且可具有切面。
[0083]
外延源极/漏极区82及/或鳍部52可注入掺杂物以形成源极/漏极区，其 相似于先前讨论用于形成轻掺杂源极/漏极区，然后进行退火的工艺。外延源 极/漏极区82可具有约10
19
cm-3
至约10
21
cm-3
之间的杂质浓度。外延源极/漏 极区82的n型及/或p型杂质可为先前讨论的任何杂质。在一些实施例中， 外延源极/漏极区82可于生长期间进行原位掺杂。
[0084]
形成外延源极/漏极区82于区域50n及区域50p内所进行的外延工艺使 外延源极/漏极区的上表面具有切面，这些切面横向向外扩展超出鳍部52的 侧壁。在一些实施例中，这些切面导致同一鳍式场效应晶体管(finfet)的 相邻外延源极/漏极区82合并，如图12c及图12d所示。在其他实施例中， 在外延工艺完成之后，相邻的外延源极/漏极区82保持分离，如图12e所示。 在图12d及图12e所示的实施例中，形成栅极间隔件86，以覆盖鳍部52的 侧壁的一部分，上述侧壁延伸于sti区56上方，进而阻止了外延生长。在 一些其他实施例中，可调整用于形成栅极间隔件86的间隔件蚀刻以去除间 隔件材料，而容许外延生长的区域延伸至sti区56的表面。
[0085]
在图13a及图13b中，第一层间介电(interlayer dielectric,ild)层88 沉积于图12a-图12e所示的结构上。第一层间介电(ild)层88可由介电 材料形成，且可通过诸如cvd、等离子体增强cvd(plasma-enhanced cvd, pecvd)或fcvd的任何合适的方法来沉积。介电材料可包括磷硅酸盐玻 璃(phospho-silicate glass,psg)、硼硅酸盐玻璃(boro-silicate glass,bsg)、 硼掺杂磷硅酸盐玻璃(boron-doped phospho-silicate glass,bpsg)、未掺杂硅 酸盐玻璃(undoped silicate glass,usg)或相似物。可使用通过任何可接受的 方法形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(contact etch stop layer,cesl)87设置于第一层间介电(ild)层88、外延源极/漏极区 82、掩模74及栅极间隔件86之间。接触蚀刻停止层(cesl)87可包括介 电材料，例如蚀刻速率与上方第一层间介电(ild)层88的材料不同的氮化 硅、氧化硅、氮氧化硅或相似物。
[0086]
在图14a及图14b中，可进行平坦化工艺(例如，cmp)以使第一层 间介电(ild)层88的上表面与虚置栅极72或掩模74的上表面切齐。平坦 化工艺也可去除虚置栅极72上的掩模74，以及沿着掩模74的侧壁形成的栅 极密封间隔件80及栅极间隔件86的一部分。在进行平坦化工艺之后，虚置 栅极72的上表面、栅极密封间隔件80的上表面、栅极间隔件86的上表面 以及第一层间介电(ild)层88的上表面为切齐的。因此，虚置栅极72的 上表面露出于第一层间介电(ild)层88。在一些实施例中，可保留掩模74， 在这种情形下，平坦化工艺使第一层间介电(ild)层88的上表面与掩模 74的上表面切齐。
[0087]
在图15a及图15b中，在一或多个蚀刻步骤中去除了虚置栅极72及掩 模74(若存在)，进而形成了凹槽90。也可去除虚置介电层60位于凹槽90 内的部分。在一些实施例中，仅去除虚置栅极72，且虚置介电层60余留于 凹槽90且因凹槽9而露出。在一些实施例中，虚置介电层60自芯片的第一 区(例如，核心逻辑区)的凹槽90去除，并保留于芯片第二区(例如，输 入/输出区)的凹槽90内。在一些实施例中，通过异向性干蚀刻工艺去除虚 置栅极72。举例来说，蚀刻工艺可包括使用反应气体的干蚀刻工艺，上述反 应气体选择性蚀刻虚置栅极72而未蚀刻第一层间介电(ild)层88或栅极 间隔件86。每一凹槽90露出通道区58及/或位于通道区58上方。每一通道 区58设置于外延源极/漏极区82的相邻对之间。在上述去除期间，当蚀刻虚 置栅极72时，虚置介电层60可作为蚀刻停止层。然后可在去除虚置栅极72 之后选择性去除虚置介电层60。
[0088]
在图16a及图16b中，形成栅极介电层92及栅极电极94作为替代栅 极。第16c图示出图16b中区域89的详细示意图。栅极介电层92顺应性 沉积于凹槽90内，例如沉积于鳍部52的上表面及侧壁上以及栅极密封间隔 件80/栅极间隔件86的侧壁上。栅极介电层92也可形成于第一层间介电 (ild)层88的上表面上。根据一些实施例，栅极介电层92包括氧化硅、 氮化硅或其多层。在一些实施例中，栅极介电层92包括高k值介电材料， 且在这些实施例中，栅极介电层92可具有大于约7.0的k值，且包括金属氧 化物或包括铪、铝、锆、镧、锰、钡、钛、铅及其组合的硅酸盐。栅极介电 层92的形成方法可包括分子束沉积(molecular-beam deposition,mbd)、ald、pecvd或相似方法。在一部分的虚置栅极介电60保留于凹槽90内 的实施例中，栅极介电层92包括虚置栅极介电60的材料(例如，sio2)。
[0089]
栅极电极94对应沉积于栅极介电层92上方，并填充凹槽90的其余部 分。栅极电极94可包括含金属的材料，例如氮化钛、氧化钛、氮化钽、碳 化钽、钴、钌、铝、钨、其组合或多层。举例来说，尽管在图16b中示出单 层栅极电极94，然而栅极电极94可包括任意数量的衬层94a、任意数量的 功函数调整层94b以及填充材料94c，如图16c所示。在填充凹槽90之后， 可进行平坦化工艺(例如，cmp)以去除栅极介电层92及栅极电极94材料 的多余部分，而这些多余部分位于第一层间介电(ild)层88的上表面上。 栅极电极94及栅极介电层92的材料的余留部分因此形成最终鳍式场效应晶 体管(finfet)的替代栅极。栅极电极94及栅极介电层92可统称为“栅极 堆叠”。栅极及栅极堆叠可沿着鳍部52的通道区58的侧壁延伸。
[0090]
区域50n及区域50p内的栅极介电层92的形成可同时发生，使得每一 区域内的栅极介电层92由相同的材料形成，而栅极电极94的形成可同时发 生，使得每一区域内的栅极电极94由相同的材料形成。在一些实施例中， 每一区域中的栅极介电层92可通过不同的工艺形成，使得栅极介电层92为 不同的材料，及/或每一区域中的栅极电极94可通过不同的工艺形成，使得 栅极电极94为不同的材料。当使用不同的工艺时，可使用各种掩模步骤来 遮蔽及露出适当的区域。
[0091]
在图17a及图17b中，第二层间介电(ild)层108沉积于第一层间介 电(ild)层88上。在一些实施例中，第二层间介电(ild)层108为通过 流动式cvd方法形成的可流动膜层。在一些实施例中，第二层间介电(ild) 层108由介电材料形成，诸如psg、bsg、bpsg、usg或相似物，且可通 过任何合适的方法来沉积，诸如cvd及pecvd。根据一些实施例，在形成 第二层间介电(ild)层108之前，回蚀刻栅极堆叠(包括栅极介电层92及 相应的叠置栅极电极94)，以在栅极堆叠正上方及两相对的栅极间隔件86 部分之间形成凹槽，如图17a及图17b
所示。在凹槽中填入包括一或多层 介电材料(例如，氮化硅、氮氧化硅或相似物)的栅极掩模96，然后进行平 坦化工艺以去除延伸于第一层间介电(ild)层88上的介电材料的多余部分。 后续形成的栅极接触电极110(图18a及图18b)穿过栅极掩模96以接触 凹入的栅极电极94的上表面。
[0092]
在图18a及图18b中，根据一些实施例，形成的栅极接触电极110及 源极/漏极接触电极112穿过第二层间介电(ild)层108及第一层间介电 (ild)层88。穿过第二层间介电(ild)层108及第一层间介电(ild)层 88而形成用于源极/漏极接触电极112的开口，并且穿过第二层间介电(ild) 层108及栅极掩模96而形成用于栅极接触电极110的开口。可使用可接受 的光刻及蚀刻技术来形成开口。形成一衬层(例如，扩散阻挡层、粘着层或 相似物)以及一导电材料于开口内。衬层可包括钛、氮化钛、钽、氮化钽或 相似物。导电材料可为铜、铜合金、银、金、钨、钴、铝、镍或相似物。可 进行平坦化工艺(例如，cmp)以自第二层间介电(ild)层108的表面去 除多余的材料。余留的衬层及导电材料形成源极/漏极接触电极112及栅极接 触电极110于开口内。可进行退火工艺以在外延源极/漏极区82与源极/漏极 接触电极112之间的界面处形成硅化物。源极/漏极接触电极112物理性及电 耦接至外延源极/漏极区82，并且栅极接触电极110物理性及电耦接至栅极 电极106。源极/漏极接触电极112及栅极接触电极110可由不同的工艺形成， 或者可由相同的工艺形成。尽管所示出的为形成于同一的剖面，然而应当理 解，源极/漏极接触电极112及栅极接触电极110中的每一者可形成于不同的 剖面，避免接触电极发生短路。
[0093]
本文讨论的各种实施例容许改进鳍式场效应晶体管(finfet)效能。通 过形成鳍部的通道区(其端部具有圆化或锥形轮廓)，可缩短鳍部的总通道 长度，而降低鳍部的通道电阻。由于在鳍部端部蚀刻鳍部的侧壁(例如，边 缘区域)比在鳍部端部蚀刻鳍部的中心区域更多，因此缩短了总通道长度。 然而，由于鳍部端部的中心区域朝着外延源极/漏极区突出，因此某些短通道 效应可能不像具有平坦端部的鳍部那样严重。因此，对短通道效应的敏感性 较小而改善鳍式场效应晶体管(finfet)装置的通道电阻。
[0094]
根据一个实施例，一种半导体装置的制造方法包括：形成一鳍部于一基 底上方，鳍部包括第一侧壁及与第一侧壁相对的第二侧壁；形成一隔离区与 鳍部相邻；形成一虚置结构于鳍部上；形成一栅极间隔件于虚置结构的侧壁 上；利用一第一蚀刻工艺回蚀刻与虚置结构相邻的鳍部，以形成一第一凹槽； 利用一第二蚀刻工艺重新塑形第一凹槽形状而形成一重新塑形凹槽，其中与 第一侧壁相邻的重新塑形凹槽的多个第一区及与第二侧壁相邻的重新塑形 凹槽的第二区延伸于栅极间隔件下方至一第一距离，其中位于重新塑形凹槽 的第一区与重新塑形凹槽的第二区之间的重新塑形凹槽的多个第三区延伸 于栅极间隔件下方至一第二距离，其中第一距离大于第二距离；以及外延生 长一源极/漏极区于重新塑形凹槽内。在一实施例中，第一凹槽的多个侧壁具 有一平坦轮廓。在一实施例中，第一距离比第二距离大0.1nm至5nm。在一 实施例中，第二蚀刻工艺包括使用h2、hcl、hbr、cl2、ch4、c2h4或sf6作为蚀刻气体的等离子体蚀刻工艺。在一实施例中，在进行第二蚀刻工艺之 后，鳍部的一通道区具有凸形轮廓的侧壁。在一实施例中，第一凹槽延伸于 栅极间隔件下方。在一实施例中，在重新塑形凹槽的第三区中生长的源极/ 漏极区的部分比在重新塑形凹槽的第一区中生长的源极/漏极区的部分更远 离虚置结构。在一实施例中，第二蚀刻工艺对于与鳍部的第一侧壁相邻的鳍 部部分的蚀刻速率大于第二蚀刻工艺对于位于鳍部的
第一侧壁与鳍部的第 二侧壁之间的鳍部部分的蚀刻速率。在一实施例中，在进行第二蚀刻工艺 之后，重新塑形凹槽的第一区延伸于虚置结构下方。
[0095]
根据一个实施例，一种半导体装置的制造方法包括：图案化一基底以形 成一条带，条带包括第一半导体材料；沿着条带的侧壁形成一隔离区，条带 的一上部延伸于隔离区的上表面上方；沿着条带的上部的侧壁及上表面形成 一虚置结构，对条带的一部分进行一第一蚀刻工艺以形成一凹槽，凹槽露出 条带的一通道区的一侧壁；对通道区的侧壁进行一第二蚀刻工艺，其中在进 行第二蚀刻工艺之后，通道区的侧壁具有一圆化轮廓；以及外延生长一源极 /漏极区于凹槽内。在一实施例中，第二蚀刻工艺对与虚置结构相邻的通道区 的露出部分的蚀刻速率大于远离虚置结构的通道区的露部分的蚀刻速率。在 一实施例中，在进行第一蚀刻工艺之后，通道区的侧壁为平坦的。在一实施 例中，第一蚀刻工艺包括一第一等离子体蚀刻工艺，且第二蚀刻工艺包括不 同于第一等离子体蚀刻工艺的一第二等离子体蚀刻工艺。在一实施例中，第 二等离子体蚀刻工艺包括使用h2、hcl、hbr、cl2、ch4、c2h4或sf6的蚀 刻。在一实施例中，在第二蚀刻工艺之后，凹槽具有凹形侧壁。在一实施例 中，在第二蚀刻工艺之后，凹槽延伸于虚置结构下方。
[0096]
根据一个实施例，一种半导体装置包括：一鳍部，位于一基底上方，鳍 部包括第一端及第二端，其中鳍部的第一端具有凸形轮廓；一隔离区，与鳍 部相邻；一栅极结构，沿着鳍部的侧壁，且位于鳍部的上表面上；一栅极间 隔件，侧向相邻于栅极结构；以及一外延区，与鳍部的第一端相邻。在一实 施例中，鳍部的第二端包括一凸形轮廓。在一实施例中，于鳍部的侧壁处测 量的第一端与第二端之间的第一距离比于鳍部的中心处测量的第一端与第 二端之间的第二距离小0.1nm至6nm。在一实施例中，与鳍部的第一端的中 心相邻的外延区部分比与鳍部的第一端的边缘相邻的外延区部分更远离栅 极结构。
[0097]
以上概略说明了本发明数个实施例的特征，使所属技术领域中技术人员 对于本公开的型态可更为容易理解。本领域技术人员应了解到可轻易利用本 公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例 的目的及/或获得相同的优点。本领域技术人员也可理解与上述等同的结构并 未脱离本公开的精神及保护范围内，且可在不脱离本公开的精神及范围内， 当可作更动、替代与润饰。