包括阻挡层的半导体器件的制作方法

[0001]
与示例实施方式一致的器件和方法涉及包括阻挡层的半导体器件及形成该半导体器件的方法。


背景技术：

[0002]
已经对包括在磁隧道结(mtj)结构上的上绝缘层和上互连的半导体器件进行了研究。形成上互连的工艺可以包括多个等离子体蚀刻工艺。在形成上互连的工艺中，mtj结构可能被损坏。


技术实现要素：

[0003]
本发明构思的示例实施方式针对提供有利于提高批量生产效率并且具有优异的电性能的半导体器件，以及形成该半导体器件的方法。
[0004]
根据示例实施方式，提供了一种半导体器件，该半导体器件包括在衬底上的层间绝缘层中的多个磁隧道结(mtj)结构。阻挡层在层间绝缘层和所述多个mtj结构上。上绝缘层在阻挡层上，该阻挡层包括具有比上绝缘层高的吸收常数的材料。上互连在上绝缘层上；上插塞连接到上互连和所述多个mtj结构的mtj并延伸到上绝缘层和阻挡层中。
[0005]
根据示例实施方式，提供了一种半导体器件，其包括在衬底上的逻辑电路区。可变电阻区在逻辑电路区上，该可变电阻区包括在层间绝缘层中的多个可变电阻元件。互连区在可变电阻区上。互连区包括在第一阻挡层上的第一上绝缘层和在第一蚀刻停止层上的第一阻挡层。第一阻挡层包括具有比第一上绝缘层和第一蚀刻停止层高的吸收常数的材料。第一上互连在第一上绝缘层上，并且第一上插塞连接到所述多个可变电阻元件中的相应一个和第一上互连并且延伸到第一上绝缘层、第一阻挡层和第一蚀刻停止层中。
[0006]
根据示例实施方式，提供了一种半导体器件，该半导体器件包括在衬底上的层间绝缘层中的多个mtj结构。蚀刻停止层在层间绝缘层和所述多个mtj结构上。至少一个阻挡层在蚀刻停止层上，并且包括非磁性金属层。第一上绝缘层在所述至少一个阻挡层上。上互连在第一上绝缘层上。上插塞连接到所述多个mtj结构中的相应一个和上互连并且延伸到第一上绝缘层、所述至少一个阻挡层和蚀刻停止层中。
附图说明
[0007]
图1至图8是示出根据本发明构思的实施方式的半导体器件的截面图。
[0008]
图9至图16是示出根据本发明构思的一示例实施方式的形成半导体器件的方法的截面图。
具体实施方式
[0009]
尽管在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件和/或层，但是这些元件、组件和/或层不应受这些术语限制。这些术语仅用于区分一个元件、组
件和/或层与另一元件、组件和/或层。因此，在不脱离本公开的范围的情况下，下面讨论的第一元件、组件或层可以被称为第二元件、组件或层。
[0010]
类似地，为了便于描述，在这里可以使用诸如“下”、“上”等空间关系术语来描述一个元件或特征与其它元件(们)或特征(们)的如图所示的关系。将理解的是，除了图中描绘的取向之外，空间关系术语还旨在涵盖器件在使用或操作中的其它不同取向。器件可以以另外的方式取向(旋转90度或在其它取向)，并且这里使用的空间关系描述语被相应地解释。另外，当一元件被称为“在”两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者可以存在一个或更多个其它居间元件。
[0011]
图1至图8是示出根据本发明构思的实施方式的半导体器件的截面图。
[0012]
当在本说明书中与数值结合地使用术语“基本上”时，其旨在使相关数值包括所述数值附近的
±
10％的容许量。当指定范围时，该范围包括在其间的诸如0.1％的增量的所有值。
[0013]
参照图1，根据本发明构思的一实施方式的半导体器件可以包括在衬底21上的逻辑电路区lc。逻辑电路区lc可以包括诸如开关元件、存储器控制器、应用处理器、微处理器或其组合的各种逻辑电路。
[0014]
在一实施方式中，逻辑电路区lc可以包括多个有源区23、器件隔离层25、多个源极/漏极区27、栅极电介质层28、多个栅电极29、多个栅极间隔物31、多个栅极盖层32、第一下绝缘层33、源极插塞34、源极线35、第二下绝缘层37、多个下插塞38以及多个下互连39。所述多个源极/漏极区27、栅极电介质层28和栅电极29可以组成多个晶体管30。所述多个晶体管30中的每个可以包括鳍型场效应晶体管(finfet)、多桥沟道(mbc)晶体管、纳米线晶体管、垂直晶体管、凹陷沟道晶体管、三维(3d)晶体管、平面晶体管或其组合。
[0015]
衬底21可以包括诸如硅晶片或绝缘体上硅(soi)晶片的半导体衬底。所述多个晶体管30可以在衬底21中和/或在衬底21上。例如，所述多个晶体管30中的一些可以在衬底21中且其余的晶体管在衬底21上，所有的所述多个晶体管30可以在衬底21上，或者所有的所述多个晶体管30可以在衬底21中。所述多个晶体管30中的一些可以用作开关元件。有源区23可以由器件隔离层25限定在衬底21中。所述多个栅电极29可以在有源区23上。栅极电介质层28可以在所述多个栅电极29和有源区23之间。所述多个源极/漏极区27可以形成在与所述多个栅电极29中的每个的两侧的有源区23中。所述多个栅极间隔物31可以在所述多个栅电极29的侧壁上。所述多个栅极盖层32可以在所述多个栅电极29上。
[0016]
第一下绝缘层33可以在所述多个源极/漏极区27和器件隔离层25上。源极线35可以在第一下绝缘层33上。源极插塞34可以在第一下绝缘层33中。源极插塞34可以穿过第一下绝缘层33，并与所述多个源极/漏极区27中的相应一个接触。第二下绝缘层37可以在第一下绝缘层33上。所述多个下插塞38和所述多个下互连39可以在第一下绝缘层33和第二下绝缘层37中。所述多个下插塞38和所述多个下互连39中的一些可以电连接到所述多个源极/漏极区27中的相应一个。
[0017]
所述多个栅电极29、源极插塞34、源极线35、所述多个下插塞38和所述多个下互连39中的每个可以由导电材料形成，并且该导电材料可以是：金属，诸如铝(al)、铜(cu)、镍(ni)、钴(co)、银(ag)、铂(pt)、钌(ru)、钨(w)、钽(ta)和/或钛(ti)；导电陶瓷(例如金属氮化物，诸如氮化钛物(tin)、锆氮化物(zrn)、铪氮化物(hfn)、钒氮化物(vn)、铌氮化物
(nbn)、钽氮化物(tan)、mon和/或钨氮化物(wn))；金属氧化物，诸如锆氧化物(zno)、铟氧化物(in2o3)、氟掺杂的锡氧化物(fto)、铟锡氧化物(ito)和/或铝掺杂的锌氧化物(azo)；和/或金属硅化物，诸如镍硅化物(nisi)、镁硅化物(mg2si)、二硅化钼(mosi2)和/或二硅化钨(wsi2)；多晶硅；导电碳；或其组合。栅极电介质层28可以是绝缘体。例如，栅极电介质层28可以是硅氧化物，硅氮化物，硅氮氧化物，诸如硅酸铪(hfsio4)、硅酸锆(zrsio4)、铪氧化物(hfo2)和/或锆氧化物(zro2)的高k电介质材料，或其组合。所述多个栅极间隔物31可以是绝缘体，诸如硅氧化物、硅氮化物、硅氮氧化物或其组合。所述多个栅极盖层32可以包括硅氮化物。器件隔离层25、第一下绝缘层33和第二下绝缘层37中的每个可以是绝缘体，并且可以是硅氧化物、硅氮化物、硅氮氧化物、低k电介质或其组合。
[0018]
可变电阻区vr可以在逻辑电路区lc上。可变电阻区vr可以包括在所述多个层间绝缘层48和58中的多个可变电阻元件45和55。所述多个可变电阻元件45和55可以包括磁阻随机存取存储器(mram)、电阻式ram(rram)、铁电ram(feram)或其组合。在一实施方式中，可变电阻区vr可以包括多个第一下电极41、多个第一可变电阻元件45、多个第一上电极46、第一存储间隔物47、第一层间绝缘层48、第一中间互连49、多个第二下电极51、多个第二可变电阻元件55、多个第二上电极56、第二存储间隔物57、第二层间绝缘层58、多个第二中间互连59和第三层间绝缘层60。
[0019]
半导体器件可以包括非易失性存储器件，诸如mram或交叉点(x点)存储器。半导体器件可以包括嵌入式mram(emram)。在一实施方式中，所述多个第一可变电阻元件45和所述多个第二可变电阻元件55中的每个可以包括磁隧道结(mtj)结构。所述多个第一可变电阻元件45和所述多个第二可变电阻元件55中的每个可以包括平面内mtj(imtj)或垂直mtj(pmtj)。例如，所述多个第一可变电阻元件45中的每个可以包括第一参考层42、第一隧道层43和第一存储层44。所述多个第二可变电阻元件55中的每个可以包括第二参考层52、第二隧道层53和第二存储层54。
[0020]
所述多个第一下电极41、所述多个第一可变电阻元件45、所述多个第一上电极46以及第一存储间隔物47可以在第一层间绝缘层48中。所述多个第一可变电阻元件45可以在所述多个第一下电极41和所述多个第一上电极46之间。第一存储间隔物47可以在所述多个第一下电极41、所述多个第一可变电阻元件45和所述多个第一上电极46的侧表面上。
[0021]
所述多个第一下电极41中的每个可以经由所述多个下插塞38和/或所述多个下互连39连接到所述多个源极/漏极区27。所述多个第一可变电阻元件45中的每个可以经由所述多个第一下电极41、所述多个下插塞38和/或所述多个下互连39连接到所述多个晶体管30。所述多个第一可变电阻元件45中的每个可以包括第一参考层42、在第一参考层42上的第一存储层44以及在第一参考层42和第一存储层44之间的第一隧道层43。
[0022]
第一中间互连49可以在第一层间绝缘层48上并且连接到所述多个第一上电极46。第二层间绝缘层58可以覆盖第一层间绝缘层48和第一中间互连49。
[0023]
所述多个第二下电极51、所述多个第二可变电阻元件55、所述多个第二上电极56和第二存储间隔物57可以在第二层间绝缘层58中。所述多个第二可变电阻元件55可以在所述多个第二下电极51和所述多个第二上电极56之间。第二存储间隔物57可以在所述多个第二下电极51、所述多个第二可变电阻元件55和所述多个第二上电极56的侧表面上。所述多个第二下电极51可以连接到第一中间互连49。所述多个第二可变电阻元件55中的每个可以
包括第二参考层52、在第二参考层52上的第二存储层54、以及在第二参考层52和第二存储层54之间的第二隧道层53。
[0024]
第三层间绝缘层60可以在第二层间绝缘层58上。所述多个第二中间互连59可以在第三层间绝缘层60中并且连接到所述多个第二上电极56。
[0025]
所述多个第一下电极41、所述多个第一上电极46、第一中间互连49、所述多个第二下电极51、所述多个第二上电极56以及所述多个第二中间互连59中的每个可以包括诸如金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或其组合的导电材料。所述多个第一下电极41、所述多个第一上电极46、第一中间互连49、所述多个第二下电极51、所述多个第二上电极56以及所述多个第二中间互连59的导电材料可以是与下互连39相同或不同的材料。第一参考层42和第二参考层52中的每个可以包括被钉扎层、被固定层或其组合。第一参考层42和第二参考层52中的每个可以包括铁磁材料。第一参考层42和第二参考层52中的每个可以包括合成反铁磁(saf)结构。saf结构可以包括两个磁性层和插设在这两个磁性层之间的间隔物层。例如，saf结构可以包括顺序堆叠的钴/铁/硼(cofeb)层、钌(ru)层和钴铁(cofe)层。
[0026]
第一存储层44和第二存储层54中的每个可以包括自由层。第一存储层44和第二存储层54中的每个可以包括cofe、cofeb或其组合。第一存储层44和第二存储层54中的每个可以包括saf结构。第一隧道层43和第二隧道层53中的每个可以对应于隧道势垒层。第一隧道层43和第二隧道层53中的每个可以包括金属氧化物，诸如镁氧化物(mgo)、钌氧化物(ruo)、钒氧化物(vo)、钨氧化物(wo)、钽氧化物(tao)、铪氧化物(hfo)、钼氧化物(moo)或其组合。例如，第一隧道层43和第二隧道层53中的每个可以是mgo层。
[0027]
第一存储间隔物47和第二存储间隔物57中的每个可以包括具有比第一层间绝缘层48、第二层间绝缘层58和第三层间绝缘层60高的吸收常数k的材料。吸收常数k可以是材料的导热系数。吸收常数k也可以是材料对于例如紫外线(uv)的光的波长的光学吸收系数。
[0028]
第一层间绝缘层48、第二层间绝缘层58和第三层间绝缘层60中的每个可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质或其组合。
[0029]
互连区be可以在可变电阻区vr上。在一实施方式中，互连区be可以包括第一蚀刻停止层71、第一阻挡层72、第一上绝缘层73、第二阻挡层74、第二上绝缘层75、第三阻挡层76、第一上插塞77、第一上互连79、第二蚀刻停止层81、第四阻挡层82、第三上绝缘层83、第四上绝缘层85、第二上插塞87、第二上互连89、第三蚀刻停止层91、第五阻挡层92、第五上绝缘层93、第六上绝缘层95和第三上插塞97。
[0030]
第一蚀刻停止层71可以覆盖第三层间绝缘层60和所述多个第二中间互连59。第一阻挡层72、第一上绝缘层73、第二阻挡层74、第二上绝缘层75和第三阻挡层76可以顺序地堆叠在第一蚀刻停止层71上。第一上插塞77可以在第一蚀刻停止层71、第一阻挡层72、第一上绝缘层73、第二阻挡层74、第二上绝缘层75和第三阻挡层76中。第一上互连79可以在第三阻挡层76上。第一上插塞77可以穿过第一蚀刻停止层71、第一阻挡层72、第一上绝缘层73、第二阻挡层74、第二上绝缘层75和第三阻挡层76，并且与所述多个第二中间互连59中的相应一个以及第一上互连79接触。
[0031]
第一上插塞77和第一上互连79中的每个可以包括导电材料，诸如金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或其组合。第一上绝缘层73和第二上绝缘层75
中的每个可以包括绝缘体，诸如硅氧化物、硅氮化物、硅氮氧化物、低k电介质或其组合。在一实施方式中，第一上绝缘层73可以包括使用原硅酸四乙酯(teos)形成的硅氧化物层。第二上绝缘层75可以包括比第一上绝缘层73相对更可流动的材料层。第二上绝缘层75可以包括使用可流动的teos(fteos)形成的硅氧化物层。
[0032]
第一蚀刻停止层71可以包括相对于第一上绝缘层73、第二上绝缘层75、第一阻挡层72、第二阻挡层74和第三阻挡层76具有蚀刻选择性的材料。在一实施方式中，第一蚀刻停止层71可以包括硅碳氮化物(sicn)。
[0033]
第一阻挡层72、第二阻挡层74和第三阻挡层76中的每个可以包括具有比第一蚀刻停止层71、第一上绝缘层73和第二上绝缘层75高的吸收常数k的材料。第一阻挡层72、第二阻挡层74和第三阻挡层76中的每个可以包括硅氮氧化物(sion)。第一阻挡层72、第二阻挡层74和第三阻挡层76中的每个可以包括在250℃至350℃的工艺温度下形成的硅氮氧化物层。第一阻挡层72、第二阻挡层74和第三阻挡层76中的每个可以比第一蚀刻停止层71厚。第一阻挡层72、第二阻挡层74和第三阻挡层76中的每个可以具有10nm至100nm的厚度。
[0034]
在一实施方式中，第一存储间隔物47和第二存储间隔物57中的每个可以包括具有比第一蚀刻停止层71、第一上绝缘层73和第二上绝缘层75高的吸收常数k的材料。第一存储间隔物47和第二存储间隔物57中的每个可以包括硅氮氧化物。
[0035]
第二蚀刻停止层81、第四阻挡层82、第三上绝缘层83和第四上绝缘层85可以顺序地堆叠在第三阻挡层76和第一上互连79上。第二上插塞87可以在第二蚀刻停止层81、第四阻挡层82、第三上绝缘层83和第四上绝缘层85中。第二上互连89可以在第四上绝缘层85上。第二上插塞87可以穿过第二蚀刻停止层81、第四阻挡层82、第三上绝缘层83和第四上绝缘层85，并且与第一上互连79和第二上互连89接触。
[0036]
第三蚀刻停止层91、第五阻挡层92、第五上绝缘层93和第六上绝缘层95可以顺序地堆叠在第四上绝缘层85和第二上互连89上。第三上插塞97可以在第三蚀刻停止层91、第五阻挡层92、第五上绝缘层93和第六上绝缘层95中。第三上插塞97可以穿过第三蚀刻停止层91、第五阻挡层92、第五上绝缘层93和第六上绝缘层95并且与第二上互连89接触。
[0037]
第二上插塞87、第二上互连89和第三上插塞97中的每个可以由诸如金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或其组合的导体形成。第三上绝缘层83和第五上绝缘层93中的每个可以包括与第一上绝缘层73的构造相似的构造。第三上绝缘层83和第五上绝缘层93中的每个可以包括使用teos形成的硅氧化物层。
[0038]
第四上绝缘层85和第六上绝缘层95中的每个可以包括与第二上绝缘层75的构造相似的构造。例如，第四上绝缘层85和第六上绝缘层95中的每个可以包括使用fteos形成的硅氧化物层。
[0039]
第二蚀刻停止层81和第三蚀刻停止层91中的每个可以包括与第一蚀刻停止层71的构造相似的构造。例如，第二蚀刻停止层81和第三蚀刻停止层91中的每个可以包括硅碳氮化物。第四阻挡层82和第五阻挡层92中的每个可以包括与第一阻挡层72、第二阻挡层74和第三阻挡层76的构造相似的构造。例如，第四阻挡层82和第五阻挡层92中的每个可以包括具有比第二蚀刻停止层81、第三上绝缘层83、第四上绝缘层85、第三蚀刻停止层91、第五上绝缘层93和第六上绝缘层95高的吸收常数k的材料。第四阻挡层82和第五阻挡层92中的每个可以包括硅氮氧化物。
[0040]
第一钝化层113、输入/输出(i/o)端子115、第二钝化层117、开口119w和凸块129可以在互连区be之上。凸块129可以包括柱结构125和在柱结构125上的焊料127。柱结构125可以包括阻挡层121、籽晶层122和柱123。i/o端子115可以包括凸块、接合垫或接合指。
[0041]
第一钝化层113可以覆盖第六上绝缘层95。第一钝化层113可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质或其组合。第一钝化层113可以包括使用teos形成的硅氧化物层。
[0042]
i/o端子115可以在第一钝化层113中。i/o端子115可以与第三上插塞97接触。i/o端子115可以经由第三上插塞97、第二上互连89、第二上插塞87、第一上互连79和第一上插塞77连接到所述多个第二中间互连59中的相应一个。i/o端子115可以电连接到所述多个第一可变电阻元件45和所述多个第二可变电阻元件55中的至少相应一个。i/o端子115可以是导体，诸如金属、金属氮化物、金属硅化物、金属氧化物、导电碳或其组合。例如，i/o端子115可以包括铝(al)、铜(cu)、镍(ni)、钴(co)、银(ag)、铂(pt)、钌(ru)、钨(w)、钨氮化物(wn)、钛(ti)、钛氮化物(tin)、钽(ta)、钽氮化物(tan)或其组合。
[0043]
第二钝化层117可以覆盖i/o端子115和第一钝化层113。第二钝化层117可以是绝缘体，诸如硅氧化物、硅氮化物、硅氮氧化物、低k电介质、光敏聚酰亚胺(pspi)或其组合。开口119w可以穿过第二钝化层117。凸块129可以在第二钝化层117上。凸块129可以穿过开口119w延伸到第二钝化层117中并且与i/o端子115的上表面接触。
[0044]
阻挡层121可以包括ti、tin、ta、tan或其组合。籽晶层122可以包括铜(cu)。柱123可以包括导电材料，诸如镍(ni)、铜(cu)、铝(al)、银(ag)、铂(pt)、钌(ru)、锡(sn)、金(au)、钨(w)、钨氮化物(wn)、钛(ti)、钛氮化物(tin)、钽(ta)、钽氮化物(tan)或其组合。焊料127可以包括sn、ag、cu、ni、au或其组合。例如，焊料127可以是诸如sn-ag-cu的共晶合金的层。
[0045]
第一上插塞77、第一上互连79、第二上插塞87、第二上互连89、第三上插塞97和i/o端子115的形成可以包括多个图案化工艺。所述多个图案化工艺可以包括使用等离子体的蚀刻工艺。第一阻挡层72、第二阻挡层74、第三阻挡层76、第四阻挡层82和第五阻挡层92可以防止在所述多个图案化工艺期间对所述多个第一可变电阻元件45和所述多个第二可变电阻元件55的损伤。
[0046]
参照图2，根据本发明构思的一实施方式的半导体器件可以包括衬底21、有源区23、器件隔离层25、多个源极/漏极区27、栅极电介质层28、多个栅电极29、多个栅极间隔物31、多个栅极盖层32、第一下绝缘层33、源极插塞34、源极线35、第二下绝缘层37、多个下插塞38、多个第一下电极41、多个第一可变电阻元件45、多个第一上电极46、第一存储间隔物47、第一层间绝缘层48、多个第二中间互连59、第三层间绝缘层60、第一蚀刻停止层71、第一阻挡层72、第一上绝缘层73、第二阻挡层74、第二上绝缘层75、第三阻挡层76、第一上插塞77、第一上互连79、第三蚀刻停止层91、第五阻挡层92、第五上绝缘层93、第六上绝缘层95、第三上插塞97、第一钝化层113、i/o端子115、第二钝化层117和开口119w。相同的附图标记表示相同的元件，并且将不重复其详细描述。
[0047]
所述多个第一可变电阻元件45可以经由所述多个第一下电极41和所述多个下插塞38连接到所述多个晶体管30。所述多个晶体管30中的每个可以用作开关元件。开口119w可以穿过第二钝化层117。i/o端子115的上表面可以在开口119w内被部分地暴露。
[0048]
第一上插塞77的与第一阻挡层72相邻的部分的横向宽度可以大于第一上插塞77
的与第一上绝缘层73相邻的部分的横向宽度。第一上插塞77的与第一蚀刻停止层71相邻的部分的横向宽度可以大于第一上插塞77的与第一阻挡层72相邻的部分的横向宽度。第一上插塞77的与第二阻挡层74相邻的部分的横向宽度可以大于第一上插塞77的与第二上绝缘层75相邻的部分的横向宽度。第一上插塞77的与第三阻挡层76相邻的部分的横向宽度可以大于第一上插塞77的与第二上绝缘层75相邻的部分的横向宽度。
[0049]
参照图3，第一上插塞77a的与第一阻挡层72相邻的部分的横向宽度可以基本上等于第一上插塞77a的与第一上绝缘层73相邻的部分的横向宽度。第一上插塞77a的与第一蚀刻停止层71相邻的部分的横向宽度可以大于第一上插塞77a的与第一阻挡层72相邻的部分的横向宽度。第一上插塞77a的与第二阻挡层74相邻的部分的横向宽度可以基本上等于第一上插塞77a的与第二上绝缘层75相邻的部分的横向宽度。第一上插塞77a的与第三阻挡层76相邻的部分的横向宽度可以基本上等于第一上插塞77a的与第二上绝缘层75相邻的部分的横向宽度。
[0050]
另外，第三上插塞97a的与第五阻挡层92相邻的部分的横向宽度可以基本上等于第三上插塞97a的与第五上绝缘层93相邻的部分的横向宽度，并且可以基本上等于第三上插塞97a的与第六上绝缘层95相邻的部分的横向宽度。第三上插塞97a的与第三蚀刻停止层91相邻的部分的横向宽度可以大于第三上插塞97a的与第五阻挡层92相邻的部分的横向宽度。
[0051]
参照图4，第一阻挡层72、第一上绝缘层73和第二上绝缘层75可以顺序地堆叠在第一蚀刻停止层71上。第一上互连79可以在第二上绝缘层75上。第一上插塞77b可以穿过第一蚀刻停止层71、第一阻挡层72、第一上绝缘层73和第二上绝缘层75。第一上插塞77b的与第一蚀刻停止层71相邻的部分的横向宽度可以大于第一上插塞77b的与第一阻挡层72相邻的部分的横向宽度以及第一上插塞77b的与第二上绝缘层75相邻的部分的横向宽度。第一上插塞77b的与第一阻挡层72相邻的部分的横向宽度也可以大于第一上插塞77b的与第一上绝缘层73和第二上绝缘层75相邻的部分的横向宽度。
[0052]
参照图5，第一阻挡层72、第一上绝缘层73、第二阻挡层74和第二上绝缘层75可以顺序地堆叠在第一蚀刻停止层71上。第一上互连79可以在第二上绝缘层75上。第一上插塞77c可以穿过第一蚀刻停止层71、第一阻挡层72、第一上绝缘层73、第二阻挡层74和第二上绝缘层75。第一上插塞77c的与第一蚀刻停止层71相邻的部分的横向宽度可以大于第一上插塞77c的与第一阻挡层72相邻的部分的横向宽度以及第一上插塞77c的与第二上绝缘层75相邻的部分的横向宽度。第一上插塞77c的与第一阻挡层72相邻的部分的横向宽度也可以大于第一上插塞77c的与第一上绝缘层73和第二上绝缘层75相邻的部分的横向宽度，第一上插塞77c的与第二阻挡层74相邻的部分的横向宽度也可以大于第一上插塞77c的与第一上绝缘层73和第二上绝缘层75相邻的部分的横向宽度。
[0053]
参照图6，第一阻挡层72、第一上绝缘层73、第二上绝缘层75和第三阻挡层76可以顺序地堆叠在第一蚀刻停止层71上。第一上互连79可以在第三阻挡层76上。第一上插塞77d可以穿过第一蚀刻停止层71、第一阻挡层72、第一上绝缘层73、第二上绝缘层75和第三阻挡层76。第一上插塞77d的与第一蚀刻停止层71相邻的部分的横向宽度可以大于第一上插塞77d的与第一阻挡层72相邻的部分的横向宽度以及第一上插塞77d的与第二上绝缘层75相邻的部分的横向宽度。第一上插塞77d的与第一阻挡层72相邻的部分的横向宽度也可以大
于第一上插塞77d的与第一上绝缘层73和第二上绝缘层75相邻的部分的横向宽度，第一上插塞77d的与第三阻挡层76相邻的部分的横向宽度也可以大于第一上插塞77d的与第一上绝缘层73和第二上绝缘层75相邻的部分的横向宽度。
[0054]
参照图7，第一阻挡层72、第一上绝缘层73和第二上绝缘层75可以顺序地堆叠在第一蚀刻停止层71上。第一上互连79可以在第二上绝缘层75上。第一上插塞77b可以穿过第一蚀刻停止层71、第一阻挡层72、第一上绝缘层73和第二上绝缘层75。第三蚀刻停止层91、第五上绝缘层93和第六上绝缘层95可以顺序地堆叠在第二上绝缘层75和第一上互连79上。
[0055]
第三上插塞97a可以在第三蚀刻停止层91、第五上绝缘层93和第六上绝缘层95中。第三上插塞97a可以穿过第三蚀刻停止层91、第五上绝缘层93和第六上绝缘层95并且与第一上插塞77b接触。
[0056]
参照图8，第一阻挡层72、第一上绝缘层73、第二阻挡层74a和第二上绝缘层75可以顺序地堆叠在第一蚀刻停止层71上。第一上互连79可以在第二上绝缘层75上。第一上插塞77c可以穿过第一蚀刻停止层71、第一阻挡层72、第一上绝缘层73、第二阻挡层74a和第二上绝缘层75。接触间隔物277可以围绕第一上插塞77c的侧表面。
[0057]
第二阻挡层74a可以包括非磁性金属层。接触间隔物277可以插设在第一上插塞77c和第二阻挡层74a之间、在第一上插塞77c和第一阻挡层72之间以及在第一上插塞77c和第一蚀刻停止层71之间。间隔物277可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质、高k电介质或其组合。
[0058]
图9至图16是示出根据本发明构思的一示例实施方式的形成半导体器件的方法的截面图。
[0059]
参照图9，可以在衬底21上在逻辑电路区lc中形成有源区23、器件隔离层25、多个源极/漏极区27、栅极电介质层28、多个栅电极29、多个栅极间隔物31、多个栅极盖层32、第一下绝缘层33、源极插塞34、源极线35、第二下绝缘层37和多个下插塞38。
[0060]
参照图10，可以在逻辑电路区lc上的可变电阻区vr中形成多个第一下电极41、多个第一可变电阻元件45和多个第一上电极46。所述多个第一可变电阻元件45中的每个可以包括如上讨论的第一参考层42、第一隧道层43和第一存储层44。
[0061]
参照图11，可以在所述多个第一下电极41、所述多个第一可变电阻元件45和所述多个第一上电极46的侧表面上形成第一存储间隔物47。可以形成第一层间绝缘层48以覆盖第二下绝缘层37。第一层间绝缘层48的上表面和所述多个第一上电极46的上表面可以基本共面。可以在第一层间绝缘层48上形成多个第二中间互连59和第三层间绝缘层60。所述多个第二中间互连59中的每个可以连接到所述多个第一上电极46中的相应一个。
[0062]
参照图12，可以在可变电阻区vr上的互连区be中顺序地堆叠第一蚀刻停止层71、第一阻挡层72、第一上绝缘层73、第二阻挡层74、第二上绝缘层75和第三阻挡层76。可以在第三阻挡层76上形成掩模图案298。
[0063]
第一上绝缘层73和第二上绝缘层75中的每个可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质或其组合。在一实施方式中，第一上绝缘层73可以包括使用teos形成的硅氧化物层。第二上绝缘层75可以包括比第一上绝缘层73相对地更可流动的材料层。第二上绝缘层75可以包括使用fteos形成的硅氧化物层。第一上绝缘层73和第二上绝缘层75可以例如通过teos和fteos的分解来形成。teos和fteos可以经由化学气相沉积(cvd)工艺被
分别沉积在第一阻挡层72和第二阻挡层74上。
[0064]
第一蚀刻停止层71可以包括相对于第一上绝缘层73、第二上绝缘层75、第一阻挡层72、第二阻挡层74和第三阻挡层76具有蚀刻选择性的材料。在一实施方式中，第一蚀刻停止层71可以包括硅碳氮化物。
[0065]
第一阻挡层72、第二阻挡层74和第三阻挡层76中的每个可以包括具有比第一蚀刻停止层71、第一上绝缘层73和第二上绝缘层75高的吸收常数k的材料。第一阻挡层72、第二阻挡层74和第三阻挡层76中的每个可以包括硅氮氧化物。第一阻挡层72、第二阻挡层74和第三阻挡层76中的每个可以包括硅氮氧化物层，其使用在250℃至350℃的工艺温度下执行的低温沉积工艺形成。第一阻挡层72、第二阻挡层74和第三阻挡层76中的每个可以比第一蚀刻停止层71厚。第一阻挡层72、第二阻挡层74和第三阻挡层76中的每个可以具有10nm至100nm的厚度。
[0066]
参照图13，可以使用掩模图案298作为蚀刻掩模来形成穿过第三阻挡层76、第二上绝缘层75、第二阻挡层74、第一上绝缘层73和第一阻挡层72的接触孔77h。第一蚀刻停止层71可以在接触孔77h的底部暴露。
[0067]
参照图14，可以通过蚀刻第一蚀刻停止层71来扩大接触孔77h。所述多个第二中间互连59可以在接触孔77h的底部暴露。可以在第一蚀刻停止层71的蚀刻期间形成第一至第四底切区uc1、uc2、uc3和uc4。第一底切区uc1可以与第一蚀刻停止层71相邻地形成。第二底切区uc2可以与第一阻挡层72相邻地形成。第三底切区uc3可以与第二阻挡层74相邻地形成。第四底切区uc4可以与第三阻挡层76相邻地形成。可以去除掩模图案298，暴露第三阻挡层76的上表面。例如，掩模图案298可以由于第一蚀刻停止层71的蚀刻而被去除，或者掩模图案298在所述蚀刻之后在单独的工艺中被去除。
[0068]
参照图15，可以在接触孔77h的内部形成第一上插塞77。第一上互连79可以在第三阻挡层76上形成并且与第一上插塞77接触。
[0069]
第一上插塞77和第一上互连79的形成可以包括多个图案化工艺。所述多个图案化工艺可以包括使用等离子体的蚀刻工艺。第一阻挡层72、第二阻挡层74和第三阻挡层76可以防止或减少在所述多个图案化工艺期间对所述多个第一可变电阻元件45的损伤。
[0070]
参照图16，可以在第三阻挡层76和第一上互连79上顺序地堆叠第三蚀刻停止层91、第五阻挡层92、第五上绝缘层93和第六上绝缘层95。第三上插塞97可以形成为穿过第六上绝缘层95、第五上绝缘层93、第五阻挡层92和第三蚀刻停止层91，并且与第一上互连79接触。
[0071]
第三上插塞97的形成可以包括图案化工艺。图案化工艺可以包括使用等离子体的蚀刻工艺。第一阻挡层72、第二阻挡层74、第三阻挡层76和第五阻挡层92可以防止在图案化工艺期间对所述多个第一可变电阻元件45的损伤。
[0072]
根据本发明构思的示例实施方式，可以提供一种半导体器件，该半导体器件包括多个可变电阻元件、至少一个阻挡层、上绝缘层、多个上插塞以及多个上互连。所述至少一个阻挡层可以包括具有比上绝缘层高的吸收常数k的材料。所述至少一个阻挡层可以防止在形成所述多个上插塞和所述多个上互连的工艺期间对所述多个可变电阻元件的损伤。可以实现有利于提高批量生产效率并且具有优异的电性能的半导体器件。
[0073]
尽管已经参考附图描述了本发明构思的实施方式，但是本领域技术人员应当理
解，可以在不脱离本发明构思的范围并且不改变其必要特征的情况下进行各种修改。因此，上述实施方式应仅在描述性意义上考虑，而不是出于限制目的。
[0074]
本申请要求于2019年8月9日向韩国知识产权局(kipo)提交的韩国专利申请第10-2019-0097396号的优先权和权益，其公开内容通过引用整体合并于此。